JPS63131400A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPS63131400A JPS63131400A JP61276636A JP27663686A JPS63131400A JP S63131400 A JPS63131400 A JP S63131400A JP 61276636 A JP61276636 A JP 61276636A JP 27663686 A JP27663686 A JP 27663686A JP S63131400 A JPS63131400 A JP S63131400A
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- Japan
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- transistor
- hold
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- sample
- input signal
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- 239000003990 capacitor Substances 0.000 claims description 9
- 238000005070 sampling Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はサンプルホールド回路に関する。
（従来の技術）
入力信号を一連の決められた時点で測定する回路として
サンプルホールド回路（Ｓａａ＋ｐｌｅ−ａｎｄ−ｈｏ
！ｄ ｃｉｒｃｕｉｔ）がある。この回路の出力は、次
の測定が行われるまですぐ前の測定値のままであるとい
う特性を有するものである。
サンプルホールド回路（Ｓａａ＋ｐｌｅ−ａｎｄ−ｈｏ
！ｄ ｃｉｒｃｕｉｔ）がある。この回路の出力は、次
の測定が行われるまですぐ前の測定値のままであるとい
う特性を有するものである。
従来より行われているサンプルホールド回路の一例を第
５図を用いて説明する。入力信号ｖ１は入力端子１より
入力される。又サンプル−ホールドタイミングは、トラ
ンジスタＱ、Ｑ３の各々ノヘースに加えられるサンプル
ホールドパルスＳＰ及び極性反転した口に同期して行わ
れる。
５図を用いて説明する。入力信号ｖ１は入力端子１より
入力される。又サンプル−ホールドタイミングは、トラ
ンジスタＱ、Ｑ３の各々ノヘースに加えられるサンプル
ホールドパルスＳＰ及び極性反転した口に同期して行わ
れる。
つまり、これらのトランジスタＱ２Ｑ３が差動型制御ス
イッチとして働くのである。尚１１．Ｉ２は定電流源で
ある。簡単にこの回路の動作を説明すると、 ■ サンプルホールドパルスＳＰがハイレベルの時（Ｓ
Ｐはローレベル）Ｑ２がオン、Ｑ３がオフ状態となり、
その結果入力端子１に加えられた入力信号Ｖ、は抵抗Ｒ
１及びトランジスタＱｌを通してコンデンサＣ１に充電
される。この期間がサンプリング期間である。又、 ■ サンプルホールドパルスＳＰがローレベルの時（Ｓ
Ｐはハイレベル）Ｑ２がオフ、Ｑ３がオン状態となり、
その結果Ｑ１はオフ状態になると共に入力信号Ｖ、がＲ
ｌＸＩ、だけ電圧降下を起こした後Ｑ１のベース、に入
力されるためにＱｌのベースエミッタ間か逆バイアス状
態となりコンデンサＣ１の電荷はそのまま保持される。
イッチとして働くのである。尚１１．Ｉ２は定電流源で
ある。簡単にこの回路の動作を説明すると、 ■ サンプルホールドパルスＳＰがハイレベルの時（Ｓ
Ｐはローレベル）Ｑ２がオン、Ｑ３がオフ状態となり、
その結果入力端子１に加えられた入力信号Ｖ、は抵抗Ｒ
１及びトランジスタＱｌを通してコンデンサＣ１に充電
される。この期間がサンプリング期間である。又、 ■ サンプルホールドパルスＳＰがローレベルの時（Ｓ
Ｐはハイレベル）Ｑ２がオフ、Ｑ３がオン状態となり、
その結果Ｑ１はオフ状態になると共に入力信号Ｖ、がＲ
ｌＸＩ、だけ電圧降下を起こした後Ｑ１のベース、に入
力されるためにＱｌのベースエミッタ間か逆バイアス状
態となりコンデンサＣ１の電荷はそのまま保持される。
この期間がホールド期間である。
以上の■、■の動作をサンプリング周期に従って繰り返
すサンプルホールド回路において、ホールド時に入力信
号が変化した場合Ｑ１のオフ状態は変化しないものの、
Ｑｌのベースにおける入力信号の変化かＱｌのベース−
エミッタ間寄生容量Ｃｂｃを通して出力信号Ｖ。に洩れ
込みホールド特性を著しく悪化させるという欠点があっ
た。このことは第６図に示すようにＶ、を入力信号、Ｓ
Ｐをサンプルホールドパルス、■ をサンプリング後の
出力信号とすると、出力信号Ｖ の丸印を付した部分が
容” Ｃｂｅの洩れ込みによるホールド特性の劣化であ
る。
すサンプルホールド回路において、ホールド時に入力信
号が変化した場合Ｑ１のオフ状態は変化しないものの、
Ｑｌのベースにおける入力信号の変化かＱｌのベース−
エミッタ間寄生容量Ｃｂｃを通して出力信号Ｖ。に洩れ
込みホールド特性を著しく悪化させるという欠点があっ
た。このことは第６図に示すようにＶ、を入力信号、Ｓ
Ｐをサンプルホールドパルス、■ をサンプリング後の
出力信号とすると、出力信号Ｖ の丸印を付した部分が
容” Ｃｂｅの洩れ込みによるホールド特性の劣化であ
る。
（発明が解決しようとする問題点）
上述したように従来のサンプルホールド回路は、ホール
ド時に入力信号がベース−エミッタ間容量Ｃｂｏを通し
て出力に洩れ込むという問題点があり、この洩れ込みか
ホールド特性を著しく劣化させていた。
ド時に入力信号がベース−エミッタ間容量Ｃｂｏを通し
て出力に洩れ込むという問題点があり、この洩れ込みか
ホールド特性を著しく劣化させていた。
そこで本発明はこの様な洩れ込みを防止して良好なホー
ルド特性をもつサンプルホールド回路を提供することを
目的とする。
ルド特性をもつサンプルホールド回路を提供することを
目的とする。
［発明の構成］
（間圀点を解決するための手段）
本発明は上記問題点を解決するために以下の様な構成に
なっている。
なっている。
すなわち、入力端子とベース接続された第１のトランジ
スタと、この第１のトランジスタのエミッタ電流をオン
オフ制御するスイッチング素子と第１のトランジスタの
エミッタに接続されたホールド用コンデンサとを有し、
サンプルホールドパルスに同期してスイッチング素子を
Ｆ目１１ｉ的にオンオフする事により入力信号を抜き出
してホールド用コンデンサにホールドするサンプルホー
ルド回路であってホールド時に入力信号がホールド電圧
に洩れ込む事を防止するために、ホールド時に第１のト
ランジスタがオフする様な一定電圧を第１のトランジス
タのベースに与えるものである。
スタと、この第１のトランジスタのエミッタ電流をオン
オフ制御するスイッチング素子と第１のトランジスタの
エミッタに接続されたホールド用コンデンサとを有し、
サンプルホールドパルスに同期してスイッチング素子を
Ｆ目１１ｉ的にオンオフする事により入力信号を抜き出
してホールド用コンデンサにホールドするサンプルホー
ルド回路であってホールド時に入力信号がホールド電圧
に洩れ込む事を防止するために、ホールド時に第１のト
ランジスタがオフする様な一定電圧を第１のトランジス
タのベースに与えるものである。
（作 用）
ホールド時のみ定電圧源として動作するトランジスタを
付加することにより人力信号を受けるトランジスタのベ
ース電圧が人力信号の変化にかかわらず一定になり、こ
れによりホールド時に入力信号が人力信号を受けるトラ
ンジスタのペースエミッタ間容量を通してホールド信号
に洩れ込むのを防止できる。
付加することにより人力信号を受けるトランジスタのベ
ース電圧が人力信号の変化にかかわらず一定になり、こ
れによりホールド時に入力信号が人力信号を受けるトラ
ンジスタのペースエミッタ間容量を通してホールド信号
に洩れ込むのを防止できる。
（実施例）
以下、本発明の一実施を図面に参照して詳述する。第１
図は、本発明の実施例に係るサンプルホールド回路の構
成図である。
図は、本発明の実施例に係るサンプルホールド回路の構
成図である。
■ サンプル時の動作を再度説明すると、サンプルホー
ルドパルスＳＰが端子３より入力され、このパルスＳＰ
の反転されたパルス介が端子４より入力される。ＳＰが
ハイレベル（暮はローレベル）の時、トランジスタＱ２
がオン。
ルドパルスＳＰが端子３より入力され、このパルスＳＰ
の反転されたパルス介が端子４より入力される。ＳＰが
ハイレベル（暮はローレベル）の時、トランジスタＱ２
がオン。
Ｑ３がオフ状態となり、その結果入力端子１に加えられ
た入力信号Ｖ１は抵抗Ｒ１及びトランジスタＱ１を通し
てコンデンサＣ１に充電される。
た入力信号Ｖ１は抵抗Ｒ１及びトランジスタＱ１を通し
てコンデンサＣ１に充電される。
■ 次にサンプルホールドパルスＳＰかローレベル（Ｓ
Ｐがハイレベル）になった時、つまりホールド時の動作
を説明する。
Ｐがハイレベル）になった時、つまりホールド時の動作
を説明する。
ホールド時にはトランジスタＱ３がオンとなり、その結
果トランジスタＱ８が導通状態となる事によりトランジ
スタＱ８が定電圧源として動作し、ホールド期間中トラ
ンジスタＱｌのベース電圧を一定に保持する。トランジ
スタＱ８のベース電圧をＶ 、ベース−エミッタ間電圧
をＶ とするｌ Ｂ
Ｆ２とトランジスタＱｌのベース電圧はＶｊ−”ＢＦ２
となり一定となる。つまり、定電流工ｌはトランジスタ
Ｑ８のエミッタ電ｉｆＥ Ｉ Ｅ５と抵抗Ｒ１を流れる
電流ＩＲ１との和として ’ １ ＝ ＩＥ５＋ＩＲ１ −Ｉ ＋ （Ｖ、 −（Ｖ −Ｖ ）ｌ／Ｒ
ＩＥ５ ｌ Ｉ ＢＥ５
上式で表されるが、入力信号Ｖ、が変化しても■。５の
変化となるだけで １ ＞ｆＶ −（Ｖ −Ｖ ）ｌ／Ｒ１１１
１８Ｅ５ の条件が満足している限りトランジスタＱ８はオン状態
を保ちトランジスタＱ１のベース電圧を一定にする。こ
の様にトランジスタＱ８を付は加える事によりホールド
時に入力信号の電圧変化がＱｌのベースに伝わる事を防
ぐ事ができる。従ってこのトランジスタＱ８を付は加え
る事は、ホールド時に入力信号がトランジスタＱ１のベ
ース−エミッタ間８全Ｃｂｏを通してホールド信号に洩
れる事を防ぎ、良好なホールド特性を与える効果がある
。
果トランジスタＱ８が導通状態となる事によりトランジ
スタＱ８が定電圧源として動作し、ホールド期間中トラ
ンジスタＱｌのベース電圧を一定に保持する。トランジ
スタＱ８のベース電圧をＶ 、ベース−エミッタ間電圧
をＶ とするｌ Ｂ
Ｆ２とトランジスタＱｌのベース電圧はＶｊ−”ＢＦ２
となり一定となる。つまり、定電流工ｌはトランジスタ
Ｑ８のエミッタ電ｉｆＥ Ｉ Ｅ５と抵抗Ｒ１を流れる
電流ＩＲ１との和として ’ １ ＝ ＩＥ５＋ＩＲ１ −Ｉ ＋ （Ｖ、 −（Ｖ −Ｖ ）ｌ／Ｒ
ＩＥ５ ｌ Ｉ ＢＥ５
上式で表されるが、入力信号Ｖ、が変化しても■。５の
変化となるだけで １ ＞ｆＶ −（Ｖ −Ｖ ）ｌ／Ｒ１１１
１８Ｅ５ の条件が満足している限りトランジスタＱ８はオン状態
を保ちトランジスタＱ１のベース電圧を一定にする。こ
の様にトランジスタＱ８を付は加える事によりホールド
時に入力信号の電圧変化がＱｌのベースに伝わる事を防
ぐ事ができる。従ってこのトランジスタＱ８を付は加え
る事は、ホールド時に入力信号がトランジスタＱ１のベ
ース−エミッタ間８全Ｃｂｏを通してホールド信号に洩
れる事を防ぎ、良好なホールド特性を与える効果がある
。
次にトランジスタＱ４のベース電流補償回路１０につい
て説明する。この回路はコンデンサＣとトランジスタＱ
４のベース間にトランジスりＱ６のコレクタに接続され
る。トランジスタＱ４のコレクタは、トランジスタのエ
ミッタと接続される。又、トランジスタＱ６のベースと
Ｑ５のベースが接続され、各々のベース間にトランジス
タＱ７のベース（コレクタ）が接続される。
て説明する。この回路はコンデンサＣとトランジスタＱ
４のベース間にトランジスりＱ６のコレクタに接続され
る。トランジスタＱ４のコレクタは、トランジスタのエ
ミッタと接続される。又、トランジスタＱ６のベースと
Ｑ５のベースが接続され、各々のベース間にトランジス
タＱ７のベース（コレクタ）が接続される。
つまりこの補償回路によりトランジスタＱ４のベース電
流を補償することにより、ホールド電圧の変化は押えら
れる。どの程度補償されるのかを示す。トランジスタＱ
４のコレクタ電流を１ （−１２βバ１＋β））、ト
ランジスタＱ５のベース電流をＩｂ （−１，／（１＋
β）−１゜β／′（１＋β）’）、 トランジスタＱ
６のベース７代流を無視するとトランジスタＱ６のコレ
クタ電流■ はトランジスタＱ５のベース電流と等しい
のでＩ ｓａｉ、（−１，、βバ１＋β）２）となる
。
流を補償することにより、ホールド電圧の変化は押えら
れる。どの程度補償されるのかを示す。トランジスタＱ
４のコレクタ電流を１ （−１２βバ１＋β））、ト
ランジスタＱ５のベース電流をＩｂ （−１，／（１＋
β）−１゜β／′（１＋β）’）、 トランジスタＱ
６のベース７代流を無視するとトランジスタＱ６のコレ
クタ電流■ はトランジスタＱ５のベース電流と等しい
のでＩ ｓａｉ、（−１，、βバ１＋β）２）となる
。
したがってトランジスタＱ４のベース電流ＩｄはＩ
−１２７（１＋β）−（１＋β／β）ＩＣとなる。β−
２０とすると、 Ｉｄ’ｐ１．０５１゜ つまり、約５９６の誤差でトランジスタＱ４のベース゛
電流を補償する事ができる。これによりホールド電圧の
変化は著しく押えられるのである。
−１２７（１＋β）−（１＋β／β）ＩＣとなる。β−
２０とすると、 Ｉｄ’ｐ１．０５１゜ つまり、約５９６の誤差でトランジスタＱ４のベース゛
電流を補償する事ができる。これによりホールド電圧の
変化は著しく押えられるのである。
次に第２図の実施例について説明する。
第１図と全く同じであるものについては説明は省略する
。ホールド時にトランジスタＱ１のベースに与える電圧
とホールド電圧との間に相関を持たせ、常にその差が一
定になる様にしたのがこの実施例である。つまり、出力
端子２とトランジスタＱ９のベースを接続し、このＱ９
のエミッタと、トランジスタＱ１のベースとを接続する
。この様にすると、トランジスタＱ２とＱ３で（１′４
成されるスイッチのスイッチング速度が有限であるため
にホールド時に生じるスイッチングノイズを入力信号レ
ベルによらず一定にする事ができる。
。ホールド時にトランジスタＱ１のベースに与える電圧
とホールド電圧との間に相関を持たせ、常にその差が一
定になる様にしたのがこの実施例である。つまり、出力
端子２とトランジスタＱ９のベースを接続し、このＱ９
のエミッタと、トランジスタＱ１のベースとを接続する
。この様にすると、トランジスタＱ２とＱ３で（１′４
成されるスイッチのスイッチング速度が有限であるため
にホールド時に生じるスイッチングノイズを入力信号レ
ベルによらず一定にする事ができる。
又、第３図に示すｔ、ｉに第２図のサンプルホールド回
路Ｓ／Ｈを２回路設け、一方の入力に第４図（ａ）に示
す入力信号Ｖ１、他方の入力に一定電圧■ を与え、第
４図（ｂ）に示すサンプリングパルスＳＰでサンプリン
グされホールドされた各々の出力を減算する事により第
４図（Ｃ）に示すＳ／Ｈ出力のサンプリングノイズを除
去する場合にホールド時に生じるサンプリングノイズが
各々のサンプルホールド出力で入力信号レベルに依らず
一定であるのでノイズ部を減算する事で完全に除去でき
る。つまり第２図の実施例ではホールド時に入力信号が
出力に洩れ込むのを防止するだけでなくスイッチング速
度が有限であるために生じるサンプリングノイズを軽減
する効果もある。
路Ｓ／Ｈを２回路設け、一方の入力に第４図（ａ）に示
す入力信号Ｖ１、他方の入力に一定電圧■ を与え、第
４図（ｂ）に示すサンプリングパルスＳＰでサンプリン
グされホールドされた各々の出力を減算する事により第
４図（Ｃ）に示すＳ／Ｈ出力のサンプリングノイズを除
去する場合にホールド時に生じるサンプリングノイズが
各々のサンプルホールド出力で入力信号レベルに依らず
一定であるのでノイズ部を減算する事で完全に除去でき
る。つまり第２図の実施例ではホールド時に入力信号が
出力に洩れ込むのを防止するだけでなくスイッチング速
度が有限であるために生じるサンプリングノイズを軽減
する効果もある。
［発明の効果］
以上の様に本発明によればホールド時に人力信号が出力
に洩れる事を防ぎ良好なホールド特性を持たせる事がで
きるばかりでなく、スイッチング速度が有限であるたぬ
にホールド時に生じるサンプリングノイズを軽減する事
もできる。
に洩れる事を防ぎ良好なホールド特性を持たせる事がで
きるばかりでなく、スイッチング速度が有限であるたぬ
にホールド時に生じるサンプリングノイズを軽減する事
もできる。
第１図及び第２図は本発明の一実施例を示す回路構成図
、第３図は本発明の詳細な説明するためのブロック図、
第４図は入出力される波形図、第５図は従来のサンプル
ホールド回路の一例を示す回路構成図、第Ｓ図は第５図
の回路乃作を説明するための入出力波形図である。 １・・・入力端子、２・・・出力端子、３・・・サンプ
ルホールドパルスＳＰが入力される入力端子、４・・・
逆極性のサンプルホールドパルス菖か人力される入力端
子。
、第３図は本発明の詳細な説明するためのブロック図、
第４図は入出力される波形図、第５図は従来のサンプル
ホールド回路の一例を示す回路構成図、第Ｓ図は第５図
の回路乃作を説明するための入出力波形図である。 １・・・入力端子、２・・・出力端子、３・・・サンプ
ルホールドパルスＳＰが入力される入力端子、４・・・
逆極性のサンプルホールドパルス菖か人力される入力端
子。
Claims (3)
- （１）ベースが抵抗を介し入力端に接続された第１のト
ランジスタと、 この第１のトランジスタのベースに、エミッタが接続さ
れた第２のトランジスタと、 前記第１のトランジスタのエミッタ電流を制御するスイ
ッチング素子と、 このスイッチング素子と前記第１のトランジスタのエミ
ッタ間に一端が接続され、他端が接地されたコンデンサ
と、 このコンデンサに供給される電荷をホールド電圧として
出力する手段とを具備し、 このコンデンサの前記入力信号ホールド時に、前記第１
のトランジスタはオフ動作を行なうことを特徴とするサ
ンプルホールド回路。 - （２）第２のトランジスタのベースが、定電圧源に接続
されてなることを特徴とする特許請求の範囲第１項記載
のサンプルホールド回路。 - （３）第２のトランジスタのベースが、ホールド電圧と
して出力する手段と接続されてなることを特徴とする特
許請求の範囲第１項記載のサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276636A JP2557860B2 (ja) | 1986-11-21 | 1986-11-21 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276636A JP2557860B2 (ja) | 1986-11-21 | 1986-11-21 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131400A true JPS63131400A (ja) | 1988-06-03 |
| JP2557860B2 JP2557860B2 (ja) | 1996-11-27 |
Family
ID=17572206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276636A Expired - Lifetime JP2557860B2 (ja) | 1986-11-21 | 1986-11-21 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557860B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108574480A (zh) * | 2018-07-04 | 2018-09-25 | 中国电子技术标准化研究院 | 频率检测启动复位电路及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62270100A (ja) * | 1986-05-19 | 1987-11-24 | Fuji Photo Film Co Ltd | サンプルホ−ルド回路 |
-
1986
- 1986-11-21 JP JP61276636A patent/JP2557860B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62270100A (ja) * | 1986-05-19 | 1987-11-24 | Fuji Photo Film Co Ltd | サンプルホ−ルド回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108574480A (zh) * | 2018-07-04 | 2018-09-25 | 中国电子技术标准化研究院 | 频率检测启动复位电路及方法 |
| CN108574480B (zh) * | 2018-07-04 | 2024-05-03 | 中国电子技术标准化研究院 | 频率检测启动复位电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557860B2 (ja) | 1996-11-27 |
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