JPH0632237B2 - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
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- JPH0632237B2 JPH0632237B2 JP61112695A JP11269586A JPH0632237B2 JP H0632237 B2 JPH0632237 B2 JP H0632237B2 JP 61112695 A JP61112695 A JP 61112695A JP 11269586 A JP11269586 A JP 11269586A JP H0632237 B2 JPH0632237 B2 JP H0632237B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックレンジを改善したサンプル・ホ
ールド回路に関する。
ールド回路に関する。
（従来例） 従来のサンプル・ホールド回路は第２図に示すものがあ
る。まず構成を説明すると、Q1,Q2,Q3,Q4はNPN型のトラ
ンジスタであり、トランジスタQ4のベース端子が信号入
力端子１に、そのコレクタ端子が電源Vccに、更にその
エミッタ端子が抵抗２を介してトランジスタQ3のベース
端子にそれぞれ接続されている。トランジスタQ3のコレ
クタ端子は電源Vccに、そのエミッタ端子はトランジス
タQ1のコレクタ端子及びバッファアンプ３の入力端子に
それぞれ接続され、更にトランジスタQ3のエミッタ端子
とグランド端子間にホールドコンデンサＣが接続されて
いる。
る。まず構成を説明すると、Q1,Q2,Q3,Q4はNPN型のトラ
ンジスタであり、トランジスタQ4のベース端子が信号入
力端子１に、そのコレクタ端子が電源Vccに、更にその
エミッタ端子が抵抗２を介してトランジスタQ3のベース
端子にそれぞれ接続されている。トランジスタQ3のコレ
クタ端子は電源Vccに、そのエミッタ端子はトランジス
タQ1のコレクタ端子及びバッファアンプ３の入力端子に
それぞれ接続され、更にトランジスタQ3のエミッタ端子
とグランド端子間にホールドコンデンサＣが接続されて
いる。
トランジスタQ1,Q2は、共にエミッタ端子が定電流源回
路４に接続されると共に、コレクタ端子がトランジスタ
Q3のベース・エミッタ端子間に並列に接続され、ベース
端子に接続される制御信号入力端子５，６からの制御信
号，によりオン・オフ動作が制御されることで、定
電流源回路４へ流れ込む電流の切替えを行なう切替回路
を構成している。
路４に接続されると共に、コレクタ端子がトランジスタ
Q3のベース・エミッタ端子間に並列に接続され、ベース
端子に接続される制御信号入力端子５，６からの制御信
号，によりオン・オフ動作が制御されることで、定
電流源回路４へ流れ込む電流の切替えを行なう切替回路
を構成している。
定電流源回路７はトランジスタQ4のバイアス電流を設定
するのに設けられ、バッファアンプ３はホールドコンデ
ンサＣの両端電圧（以下、ホールド電圧という）VHDを
インピーダンス変換して出力端子８に出力するようにな
っている。
するのに設けられ、バッファアンプ３はホールドコンデ
ンサＣの両端電圧（以下、ホールド電圧という）VHDを
インピーダンス変換して出力端子８に出力するようにな
っている。
次にかかる構成のサンプル・ホールド回路の作動を説明
する。
する。
制御信号入力端子５及び６に供給される制御信号，
はサンプル期間及びホールド期間を設定するもので、第
３図に示すように、相互に同時に同一レベルとならない
矩形波信号であり、次表に示すように、制御信号が
“Ｌ”レベルで且つ制御信号が“Ｈ”レベルとなる時
をサンプリング期間Ts、制御信号，、“Ｈ”レベルで
且つ制御信号が“Ｌ”レベルとなる時をホールド期間
THに設定している。
はサンプル期間及びホールド期間を設定するもので、第
３図に示すように、相互に同時に同一レベルとならない
矩形波信号であり、次表に示すように、制御信号が
“Ｌ”レベルで且つ制御信号が“Ｈ”レベルとなる時
をサンプリング期間Ts、制御信号，、“Ｈ”レベルで
且つ制御信号が“Ｌ”レベルとなる時をホールド期間
THに設定している。
即ち、サンプリング期間Tsにおいては、トランジスタQ2
は“Ｌ”レベルの制御信号によりオフ、トランジスタ
Q1は“Ｈ”レベルの制御信号によりオンとなるのでト
ランジスタQ3もオンとなり、したがって信号入力端子１
に入力信号V1が印加されると、ホールドコンデンサＣの
両端には、入力信号V1からトランジスタQ3，Q4の夫々の
ベース・エミッタ間電圧Vbe3，Vbe4を差し引いた電圧即
ちV1−Vbe3−Vbe4が発生する。
は“Ｌ”レベルの制御信号によりオフ、トランジスタ
Q1は“Ｈ”レベルの制御信号によりオンとなるのでト
ランジスタQ3もオンとなり、したがって信号入力端子１
に入力信号V1が印加されると、ホールドコンデンサＣの
両端には、入力信号V1からトランジスタQ3，Q4の夫々の
ベース・エミッタ間電圧Vbe3，Vbe4を差し引いた電圧即
ちV1−Vbe3−Vbe4が発生する。
一方、ホールド期間THにおいては、逆にトランジスタQ2
がオン、トランジスタQ1がオフとなるので、定電流源回
路４へ流れ込む電流は抵抗２及びトランジスタQ2を介し
て流れ込み、この時に抵抗２に発生する電圧降下でもっ
て図中の接続点Pcの電位が降下することによりトランジ
スタQ3をオフする。
がオン、トランジスタQ1がオフとなるので、定電流源回
路４へ流れ込む電流は抵抗２及びトランジスタQ2を介し
て流れ込み、この時に抵抗２に発生する電圧降下でもっ
て図中の接続点Pcの電位が降下することによりトランジ
スタQ3をオフする。
このように、トランジスタQ1とQ3が同時にオフとなるこ
とで、前記サンプリング期間Ts中にホールドコンデンサ
Ｃに発生した電圧は、充電又は放電されることなく一定
のホールド電圧VHDとして保持され、このホールド電圧V
HDに等しい出力電圧が出力端子８に出力される。
とで、前記サンプリング期間Ts中にホールドコンデンサ
Ｃに発生した電圧は、充電又は放電されることなく一定
のホールド電圧VHDとして保持され、このホールド電圧V
HDに等しい出力電圧が出力端子８に出力される。
ここで、ホールド期間TH中は、入力信号V1の電圧が変化
してもホールド電圧VHDが変動しないことが必要であ
り、この条件を満足するために抵抗２の抵抗値Rs及び定
電流源回路４の設定電流Iaを所定値に設定して、この期
間TH中は常にトランジスタQ3が順バイアスとならないよ
うにしている。
してもホールド電圧VHDが変動しないことが必要であ
り、この条件を満足するために抵抗２の抵抗値Rs及び定
電流源回路４の設定電流Iaを所定値に設定して、この期
間TH中は常にトランジスタQ3が順バイアスとならないよ
うにしている。
即ち、トランジスタQ3がオンするためのベース・エミッ
タ間電圧をVbe3、接続点Pcの電位をVpcとした場合、接
続点Pc，PH間電圧VPC−VPHは常に、 (VPC−VPH）＝(VPC−VHD）＜Vbe3……(1) となることが条件である。特に、上記式(1)で明らかな
ように、ホールド電圧VHDが低い電圧レベルの時に入力
信号V1がVccの電源電圧に近い振幅となった時にもし接
続点Pcの電位VPCもそれにつれて上昇したならばトラン
ジスタQ3はオンしてしまうが、これを防止するため、入
力信号V1が最大振幅VIMAXとなってもトランジスタQ3が
オンしないようにするため、抵抗２及び定電流源回路４
のそれぞれの値Rs，Iaは次式(2)の関係に設定してあ
る。
タ間電圧をVbe3、接続点Pcの電位をVpcとした場合、接
続点Pc，PH間電圧VPC−VPHは常に、 (VPC−VPH）＝(VPC−VHD）＜Vbe3……(1) となることが条件である。特に、上記式(1)で明らかな
ように、ホールド電圧VHDが低い電圧レベルの時に入力
信号V1がVccの電源電圧に近い振幅となった時にもし接
続点Pcの電位VPCもそれにつれて上昇したならばトラン
ジスタQ3はオンしてしまうが、これを防止するため、入
力信号V1が最大振幅VIMAXとなってもトランジスタQ3が
オンしないようにするため、抵抗２及び定電流源回路４
のそれぞれの値Rs，Iaは次式(2)の関係に設定してあ
る。
Vsig＝VIMAX−VIMIN (Rs×Ia)＞Vbe3＋Vsig……(2) （発明が解決しようとする問題点） しかしながら、このような従来のサンプル・ホールド回
路にあっては、周知のようにトランジスタを飽和領域で
作動させると動作が遅くなり、又発振等の問題を生じ易
いので、非飽和領域で作動させる必要がある。ところ
が、第２図の回路において、ホールド期間TH中にトラン
ジスタQ2のベース端子に制御信号による“Ｈ”レベル
の電圧が印加されている時に、接続点Pcの電位即ちトラ
ンジスタQ2のコレクタ電位が該信号の電圧レベルより
低下した場合にトランジスタQ2は飽和し、次のサンプリ
ング期間Tsに移った時点で、制御信号の“Ｌ”レベル
によるオフ動作が高速で行なわれなくなる問題を生ず
る。このような問題はホールド期間TH中に入力信号V1の
振幅が低電圧レベルに低下した時に生ずる。トランジス
タQ2を飽和させないためには、入力信号V1の最低電圧V
IMINは、制御信号の“Ｈ”レベルの電圧をVH、トラン
ジスタQ4の順バイアス電圧（ベース・エミッタ間の電
圧）をVbe4で示せば、次式(3)の右辺に示される電圧以
上でなければならない。
路にあっては、周知のようにトランジスタを飽和領域で
作動させると動作が遅くなり、又発振等の問題を生じ易
いので、非飽和領域で作動させる必要がある。ところ
が、第２図の回路において、ホールド期間TH中にトラン
ジスタQ2のベース端子に制御信号による“Ｈ”レベル
の電圧が印加されている時に、接続点Pcの電位即ちトラ
ンジスタQ2のコレクタ電位が該信号の電圧レベルより
低下した場合にトランジスタQ2は飽和し、次のサンプリ
ング期間Tsに移った時点で、制御信号の“Ｌ”レベル
によるオフ動作が高速で行なわれなくなる問題を生ず
る。このような問題はホールド期間TH中に入力信号V1の
振幅が低電圧レベルに低下した時に生ずる。トランジス
タQ2を飽和させないためには、入力信号V1の最低電圧V
IMINは、制御信号の“Ｈ”レベルの電圧をVH、トラン
ジスタQ4の順バイアス電圧（ベース・エミッタ間の電
圧）をVbe4で示せば、次式(3)の右辺に示される電圧以
上でなければならない。
VIMIN≧VH＋Rs×Ia＋Vbe4……(3) このように、従来は入力可能な入力信号V1の下限が上記
式(3)で制限を受けてしまい、大振幅の入力信号を高速
で処理することができなかった。
式(3)で制限を受けてしまい、大振幅の入力信号を高速
で処理することができなかった。
（問題点を解決するための手段） 本発明はこのような問題点に鑑みてなされたものであっ
て、ダイナミックレンジの広いサンプル・ホールド回路
を提供することを目的とする。
て、ダイナミックレンジの広いサンプル・ホールド回路
を提供することを目的とする。
この目的を達成するために、一方の入力端子に入力信号
が供給されホールド期間中に電力増幅素子を遮断状態に
する抵抗と、該抵抗の出力端子に入力端子が接続され電
力増幅を行なうトランジスタ等の前記電力増幅素子と、
該電力増幅素子の出力端子に接続され所定電圧をホール
ドするホールドコンデンサと、該電力増幅素子の出力端
子に入力端子例えばトランジスタのコレクタ端子が接続
されると共に出力端子例えばトランジスタのエミッタ端
子が接続されホールド期間中に遮断するスイッチングト
ランジスタ等の第１スイッチング素子及び、該抵抗の出
力端子に入力端子例えばコレクタ端子が接続されると共
に該第１のスイッチング素子の出力端子に出力端子例え
ばエミッタ端子が共通に接続されホールド期間中に導通
するトランジスタ等の第２スイッチング素子を有し、該
第１，第２スイッチング素子の開閉動作を互いに排他的
に行なわせる切替回路とを具備するサンプル・ホールド
回路において、前記第２スイッチング素子の閉成時に、
入力端子の電圧が該第２スイッチング素子の飽和電圧に
略等しいことを検して該第２スイッチング素子の入出力
端子間を所定電圧に保持する電圧保持回路を具備し、該
第２スイッチング素子を飽和領域で作動させないように
したことを技術的要点とする。
が供給されホールド期間中に電力増幅素子を遮断状態に
する抵抗と、該抵抗の出力端子に入力端子が接続され電
力増幅を行なうトランジスタ等の前記電力増幅素子と、
該電力増幅素子の出力端子に接続され所定電圧をホール
ドするホールドコンデンサと、該電力増幅素子の出力端
子に入力端子例えばトランジスタのコレクタ端子が接続
されると共に出力端子例えばトランジスタのエミッタ端
子が接続されホールド期間中に遮断するスイッチングト
ランジスタ等の第１スイッチング素子及び、該抵抗の出
力端子に入力端子例えばコレクタ端子が接続されると共
に該第１のスイッチング素子の出力端子に出力端子例え
ばエミッタ端子が共通に接続されホールド期間中に導通
するトランジスタ等の第２スイッチング素子を有し、該
第１，第２スイッチング素子の開閉動作を互いに排他的
に行なわせる切替回路とを具備するサンプル・ホールド
回路において、前記第２スイッチング素子の閉成時に、
入力端子の電圧が該第２スイッチング素子の飽和電圧に
略等しいことを検して該第２スイッチング素子の入出力
端子間を所定電圧に保持する電圧保持回路を具備し、該
第２スイッチング素子を飽和領域で作動させないように
したことを技術的要点とする。
（実施例） 第１図は本発明によるサンプル・ホールド回路の一実施
例を示す回路図であり、第２図と同一又は同等の部分に
ついては同一符号を附けている。
例を示す回路図であり、第２図と同一又は同等の部分に
ついては同一符号を附けている。
まず、構成を第２図の回路との相違点に基づいて説明す
る。
る。
抵抗２の出力端子とトランジスタQ3のベース端子を接続
する接続点Pcと電源Vcc間に電圧保持回路９が設けられ
ている。電圧保持回路９は、電源Vccとグランド端子間
に直列に接続された抵抗10及びツェナーダイオードZD
と、該抵抗10とツェナーダイオードZDの接続点PBにベー
ス端子が接続されると共に電源Vccにコレクタ端子、接
続点Pcにエミッタ端子がそれぞれ接続されるNPN型のト
ランジスタQ5を具備している。
する接続点Pcと電源Vcc間に電圧保持回路９が設けられ
ている。電圧保持回路９は、電源Vccとグランド端子間
に直列に接続された抵抗10及びツェナーダイオードZD
と、該抵抗10とツェナーダイオードZDの接続点PBにベー
ス端子が接続されると共に電源Vccにコレクタ端子、接
続点Pcにエミッタ端子がそれぞれ接続されるNPN型のト
ランジスタQ5を具備している。
ツェナーダイオードZDは抵抗10を介して供給される電流
により接続点PBに一定の電圧VBを発生し、この電圧VBは
次式(4)に示すように、トランジスタQ5がオンするのに
必要なベース・エミッタ間電圧Vbe5とスイッチングトラ
ンジスタQ2に印加される制御信号の“Ｈ”レベル時の
電圧VHの和にほぼ等しい電圧に設定されている。
により接続点PBに一定の電圧VBを発生し、この電圧VBは
次式(4)に示すように、トランジスタQ5がオンするのに
必要なベース・エミッタ間電圧Vbe5とスイッチングトラ
ンジスタQ2に印加される制御信号の“Ｈ”レベル時の
電圧VHの和にほぼ等しい電圧に設定されている。
VBVH＋Vbe5……(4) 例えば、この実施例では制御信号，の“Ｈ”レベル
における電圧VHを0.6Ｖ、上記ベース・エミッタ間電圧V
be5を約0.7Ｖとして、電圧VBを約1.3Ｖに設定してい
る。
における電圧VHを0.6Ｖ、上記ベース・エミッタ間電圧V
be5を約0.7Ｖとして、電圧VBを約1.3Ｖに設定してい
る。
次に、かかる構成のサンプル・ホールド回路の作動を説
明する。
明する。
制御信号が“Ｌ”レベル、制御信号が“Ｈ”レベル
となるサンプリング期間においては、トランジスタQ3，
Q1がオン、トランジスタQ2がオフとなるので、入力端子
１に供給された入力信号V1の電圧にほぼ等しい電圧がホ
ールドコンデンサＣの一端PHに発生する。
となるサンプリング期間においては、トランジスタQ3，
Q1がオン、トランジスタQ2がオフとなるので、入力端子
１に供給された入力信号V1の電圧にほぼ等しい電圧がホ
ールドコンデンサＣの一端PHに発生する。
次に、制御信号φ−が“Ｈ”レベル、制御信号φが
“Ｌ”レベルとなるホールド期間においては、トランジ
スタQ1がオフ、トランジスタQ2がオンとなり、抵抗２を
介して定電流源回路４に流れ込む電流Iaにより発生する
該抵抗２の電圧降下でもって接続点Pcの電位が下がり、
トランジスタQ3もオフする。
“Ｌ”レベルとなるホールド期間においては、トランジ
スタQ1がオフ、トランジスタQ2がオンとなり、抵抗２を
介して定電流源回路４に流れ込む電流Iaにより発生する
該抵抗２の電圧降下でもって接続点Pcの電位が下がり、
トランジスタQ3もオフする。
したがって、ホールドコンデンサＣに蓄積された電荷は
放電又は充電されることなく一定に保持され、ホールド
期間THの間は接続点PHの電圧が一定のホールド電圧VHD
となる。
放電又は充電されることなく一定に保持され、ホールド
期間THの間は接続点PHの電圧が一定のホールド電圧VHD
となる。
尚、抵抗２の抵抗値Rs及び定電流源回路４の設定電流Ia
は、前記式(2)の条件を満足して、ホールド期間TH中に
トランジスタQ3がオンしないように設定されている。
は、前記式(2)の条件を満足して、ホールド期間TH中に
トランジスタQ3がオンしないように設定されている。
このホールド期間TH中に、低電圧レベルの入力信号V1が
供給され、それに伴って接続点Pcの電圧VPCがスイッチ
ングトランジスタQ2のベース端子電圧（制御信号の
“Ｈ”レベル即ちVH）にほぼ等しいとトランジスタQ5の
ベース・エミッタ間が順バイアスとなり、トランジスタ
Q5はオンする。
供給され、それに伴って接続点Pcの電圧VPCがスイッチ
ングトランジスタQ2のベース端子電圧（制御信号の
“Ｈ”レベル即ちVH）にほぼ等しいとトランジスタQ5の
ベース・エミッタ間が順バイアスとなり、トランジスタ
Q5はオンする。
これにより、接続点Pcの電圧VPCが電圧VH以上の時には
抵抗２及びスイッチングトランジスタQ2を介してのみ定
電流源回路４へ流れ込んでいた電流Iaは、抵抗２とトラ
ンジスタQ5よりの合計の電流となってスイッチングトラ
ンジスタQ2を通り定電流源回路４へ流れる。
抵抗２及びスイッチングトランジスタQ2を介してのみ定
電流源回路４へ流れ込んでいた電流Iaは、抵抗２とトラ
ンジスタQ5よりの合計の電流となってスイッチングトラ
ンジスタQ2を通り定電流源回路４へ流れる。
したがって、入力信号V1が更に低電圧レベルに低下して
も、トランジスタQ5による電流の供給により、接続点Pc
の電圧は電圧VH以下に下がらなくなり、スイッチングト
ランジスタQ2は飽和しない。
も、トランジスタQ5による電流の供給により、接続点Pc
の電圧は電圧VH以下に下がらなくなり、スイッチングト
ランジスタQ2は飽和しない。
次に、電圧保持回路９を設けたことにより、ダイナミッ
クレンジが拡大したことについて説明する。
クレンジが拡大したことについて説明する。
まず、上述したように、ホールド期間THにおいては、接
続点Pcは電圧VHとはならないので、このホールド期間TH
の間にトランジスタQ3が常にオフ状態に保たれるために
は、ホールド電圧VHDが電圧VH以上であることが必要と
なる。したがってこの条件に従えば、ホールドコンデン
サＣに蓄えられるホールド電圧VHDの最低電圧はVHであ
り、更に入力信号V1について換言すれば入力信号V1の最
低電圧VIMINは次式(5)で表わされる。
続点Pcは電圧VHとはならないので、このホールド期間TH
の間にトランジスタQ3が常にオフ状態に保たれるために
は、ホールド電圧VHDが電圧VH以上であることが必要と
なる。したがってこの条件に従えば、ホールドコンデン
サＣに蓄えられるホールド電圧VHDの最低電圧はVHであ
り、更に入力信号V1について換言すれば入力信号V1の最
低電圧VIMINは次式(5)で表わされる。
VIMIN≧Vbe4＋Vbe3＋VH……(5) 尚、上記式(5)において、サンプリング期間Tsにトラン
ジスタQ3に流れるベース電流は極めて小さいので、この
サンプリング期間Tsにおける抵抗２の電圧降下は無視す
ることができるため、この電圧降下は省略している。
ジスタQ3に流れるベース電流は極めて小さいので、この
サンプリング期間Tsにおける抵抗２の電圧降下は無視す
ることができるため、この電圧降下は省略している。
ここで、従来のサンプル・ホールド回路による入力信号
の最低電圧レベルと、上記式(5)とを比較すると、従来
の最低電圧は前記式(3)に示したようにVH＋Rs×Ia＋Vbe
4であり、この実施例ではVH＋Vbe3＋Vbe4である。ただ
し、電圧Rs×Iaは常に電圧Vbe3以上に設定してあるの
で、大小関係は、 Rs×Ia＞Vbe3……(6) であり、更に上記式(6)の関係から VH＋Rs×Ia＋Vbe4＞VH＋Vbe4＋Vbe3……(7) となるので、従来の入力信号V1の最低電圧よりもこの実
施例によるほうが低くすることができ、その結果、ダイ
ナミックレンジを拡大することができる。
の最低電圧レベルと、上記式(5)とを比較すると、従来
の最低電圧は前記式(3)に示したようにVH＋Rs×Ia＋Vbe
4であり、この実施例ではVH＋Vbe3＋Vbe4である。ただ
し、電圧Rs×Iaは常に電圧Vbe3以上に設定してあるの
で、大小関係は、 Rs×Ia＞Vbe3……(6) であり、更に上記式(6)の関係から VH＋Rs×Ia＋Vbe4＞VH＋Vbe4＋Vbe3……(7) となるので、従来の入力信号V1の最低電圧よりもこの実
施例によるほうが低くすることができ、その結果、ダイ
ナミックレンジを拡大することができる。
以上説明したように、この実施例によれば、スイッチン
グトランジスタQ2の飽和動作が除かれ、しかもダイナミ
ックレンジが拡大したので、大振幅の入力信号までも高
速でサンプル・ホールド処理することができる。
グトランジスタQ2の飽和動作が除かれ、しかもダイナミ
ックレンジが拡大したので、大振幅の入力信号までも高
速でサンプル・ホールド処理することができる。
尚、この実施例では、第１図に示す電力保持回路９に備
えた基準電源として抵抗10及びツェナーダイオードZDを
用いたが、これに限らず、ツェナーダイオードZDのかわ
りに、順方向接続された複数のダイオードを用いてもよ
く、又、バッテリー電源等を用いてもよい。
えた基準電源として抵抗10及びツェナーダイオードZDを
用いたが、これに限らず、ツェナーダイオードZDのかわ
りに、順方向接続された複数のダイオードを用いてもよ
く、又、バッテリー電源等を用いてもよい。
更に、この実施例ではNPN型のトランジスタを用いたサ
ンプル・ホールド回路を提供する場合について説明して
いるが、PNP型のトランジスタを用いたり、他のタイプ
例えばMOS型のトランジスタについても適用できる。
ンプル・ホールド回路を提供する場合について説明して
いるが、PNP型のトランジスタを用いたり、他のタイプ
例えばMOS型のトランジスタについても適用できる。
（発明の効果） 以上説明したように本発明のサンプル・ホールド回路に
よれば、サンプリング動作及びホールド動作の切替え制
御を行なうスイッチング素子を飽和する前に所定のバイ
アス電圧に保持して強制的に飽和させないようにする電
圧保持回路を設け、常に該スイッチング素子を非飽和領
域で作動させるようにしたので、該切替え動作が高速と
なり、しかも、スイッチング素子の飽和が除かれたこと
により入力信号の最大振幅を大きくすることができる。
よって、ダイナミックレンジが大きく高速動作が可能な
サンプル・ホールド回路を提供することができる。
よれば、サンプリング動作及びホールド動作の切替え制
御を行なうスイッチング素子を飽和する前に所定のバイ
アス電圧に保持して強制的に飽和させないようにする電
圧保持回路を設け、常に該スイッチング素子を非飽和領
域で作動させるようにしたので、該切替え動作が高速と
なり、しかも、スイッチング素子の飽和が除かれたこと
により入力信号の最大振幅を大きくすることができる。
よって、ダイナミックレンジが大きく高速動作が可能な
サンプル・ホールド回路を提供することができる。
第１図は本発明によるサンプル・ホールド回路の一実施
例を示す回路図、第２図は従来のサンプル・ホールド回
路の一例を示す回路図、第３図は第２図の回路で用いら
れる制御信号の波形図である。 １；信号入力端子 ２，10；抵抗 ３；バッファアンプ ４，７；定電流源回路 ５，６；制御信号入力端子 ８；出力端子 ９；電圧保持回路 Q1，Q2；スイッチングトランジスタ Q3，Q4，Q5；トランジスタ PC，PH，PB；接続点 Ｃ；ホールドコンデンサ ZD；ツェナーダイオード
例を示す回路図、第２図は従来のサンプル・ホールド回
路の一例を示す回路図、第３図は第２図の回路で用いら
れる制御信号の波形図である。 １；信号入力端子 ２，10；抵抗 ３；バッファアンプ ４，７；定電流源回路 ５，６；制御信号入力端子 ８；出力端子 ９；電圧保持回路 Q1，Q2；スイッチングトランジスタ Q3，Q4，Q5；トランジスタ PC，PH，PB；接続点 Ｃ；ホールドコンデンサ ZD；ツェナーダイオード
Claims (1)
- 【請求項１】一方の入力端子に入力信号が供給されホー
ルド期間中に電力増幅素子を遮断状態にするための抵抗
と、該抵抗の出力端子に入力端子が接続され電力増幅を
行なう前記電力増幅素子と、該電力増幅素子の出力端子
に接続され所定電圧をホールドするホールドコンデンサ
と、該電力増幅素子の出力端子に入力端子が接続される
と共に出力端子が定電流回路に接続されホールド期間中
に遮断する第１スイッチング素子及び、前記抵抗の出力
端子に入力端子が接続されると共に該第１スイッチング
素子の出力端子に出力端子が共通に接続されホールド期
間中に導通する第２スイッチング素子を有し、該第１，
第２スイッチング素子の開閉動作を互いに排他的に行な
わせる切替回路とを具備するサンプル・ホールド回路に
おいて、前記第２スイッチング素子の閉成時に、入力端
子の電圧が該第２スイッチング素子の飽和電圧に略等し
いことを検出して該第２スイッチング素子の入出力端子
間を所定電圧に保持する電圧保持回路を具備したことを
特徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112695A JPH0632237B2 (ja) | 1986-05-19 | 1986-05-19 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112695A JPH0632237B2 (ja) | 1986-05-19 | 1986-05-19 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62270100A JPS62270100A (ja) | 1987-11-24 |
| JPH0632237B2 true JPH0632237B2 (ja) | 1994-04-27 |
Family
ID=14593173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112695A Expired - Fee Related JPH0632237B2 (ja) | 1986-05-19 | 1986-05-19 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632237B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557860B2 (ja) * | 1986-11-21 | 1996-11-27 | 株式会社東芝 | サンプルホ−ルド回路 |
| US4873457A (en) * | 1988-07-05 | 1989-10-10 | Tektronix, Inc. | Integrated sample and hold circuit |
| JP2723650B2 (ja) * | 1990-04-06 | 1998-03-09 | 日本電気アイシーマイコンシステム株式会社 | 信号切替回路 |
-
1986
- 1986-05-19 JP JP61112695A patent/JPH0632237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62270100A (ja) | 1987-11-24 |
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