JPH09186559A

JPH09186559A - 発振回路及びクロック再生回路

Info

Publication number: JPH09186559A
Application number: JP7344159A
Authority: JP
Inventors: Susumu Chiaki; 進千秋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-12-28
Filing date: 1995-12-28
Publication date: 1997-07-15

Abstract

(57)【要約】【課題】発振周波数の可変範囲を広くとることがで
き、ＣＬＶ方式のディスクをＣＡＶ回転させて再生を行
うためのクロック再生回路に最適な発振回路を提供す
る。【解決手段】複数段の遅延素子ＤＬ₁〜ＤＬ₃₁が直列
接続されてなる遅延回路１と、上記遅延回路１の遅延出
力ｄ₁，ｄ₃・・・ｄ₂₉，ｄ₃₁を選択して該遅延回路１
の入力段に帰還する選択回路２とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数段の遅延素子
をリング状に接続してなる発振回路及びこの発振回路を
用いたクロック再生回路に関する。

【０００２】

【従来の技術】従来より、例えば図１２に示すように、
インバータを遅延素子として用い、奇数個のインバータ
ＤＬ１〜ＤＬ１５をリング状に接続してなる発振回路が
所謂リングオシレータとして知られている。

【０００３】この発振回路では、図１３に示すように、
遅延素子の総遅延量Σｄｌｙが発振周波数の半周期（Ｔ
_OSC／２）となる。遅延量は、遅延素子に与えられる制
御電圧によって変化する。

【０００４】例えばＭＯＳ−ＩＣは駆動電圧によって動
作速度が変化するので、ＭＯＳ−ＩＣインバータを遅延
素子として用いた場合、制御電圧を上げると遅延量が減
り、制御電圧を下げると遅延量が増える。

【０００５】ここで、仮に遅延素子に与える制御電圧が
２Ｖで遅延素子１段の遅延量ｄｌｙが２ｎｓｅｃとする
と、総遅延段数＝１５での総遅延量Σｄｌｙは３０ｎｓ
ｅｃであり、これが発振回路の発振周波数の半周期（Ｔ
_OSC／２）となるから、発振周波数は１６．７ＭＨｚと
なる。また、制御電圧が４Ｖで遅延素子１段の遅延量ｄ
ｌｙが１ｎｓｅｃとすると、総遅延段数＝１５での総遅
延量Σｄｌｙは１５ｎｓｅｃであり、これが発振回路の
発振周波数の半周期（Ｔ_OSC／２）となるから、発振周
波数は３３．３ＭＨｚとなる。すなわち、上記遅延素子
への電圧制御可能範囲により、この発振回路の発振周波
数の可変範囲が決まる。この例では、遅延素子への電圧
制御可能範囲が２Ｖ〜４Ｖである場合、この発振回路の
発振周波数は、１６．７ＭＨｚ〜３３．３ＭＨｚとな
り、発振周波数可変範囲は２倍である。

【０００６】しかしながら、遅延素子へ印加する制御電
圧すなわち電源電圧はシステムの電源電圧（例えば５
Ｖ）以上には上げることができず、また、素子の特性や
ノイズの影響などを考えると遅延素子への電源電圧はあ
まり下げることはできない。

【０００７】また、一般に、同心円状又は渦巻状に形成
されたトラックをレーザビームで走査して各種データの
記録／再生を行う光ディスクシステムでは、光ディスク
を線速度一定(CLV:Constant Linear Velocity)に回転駆
動して、データの記録／再生を行うＣＬＶ方式や、光デ
ィスクを角速度一定(CAV:Constant Angular Velocity)
に回転駆動して、データの記録／再生を行うＣＡＶ方
式、さらに、空間的な記録密度をディスクの内外周でほ
ぼ一定にして記録効率を上げるようにしたＭＣＡＶ(Mod
ified CAV)方式などが知られている。また、トラックに
沿って連続的に設けられたプリグルーブを用いてトラッ
キング制御などを行うコンティニアスサーボ方式や、ト
ラック上に離散的に設けられたサーボエリアを利用して
トラッキング制御などを行うサンプルサーボ方式のもの
が知られている。

【０００８】さらに、光ディスクとしては、再生専用の
所謂ＲＯＭディスク、追記型ディスク、光磁気(MO)ディ
スクなどの記録可能なＲＡＭディスク、ＲＯＭ領域とＲ
ＡＭ領域とを有する所謂ハイブリッドディスクなどが知
られている。

【０００９】

【発明が解決しようとする課題】ところで、ＣＬＶ方式
のディスクは、データの記録密度がディスクの内外周で
一定であるので、効率が良く大容量が可能である。従
来、このＣＬＶ方式のディスクは、内外周で回転数を変
えることにより再生クロックを一定に保って再生を行っ
ていた。

【００１０】また、上記ＣＬＶ方式のディスクをＣＡＶ
回転させて再生を行う方法が提案されている。すなわ
ち、上記ＣＬＶ方式のディスクをＣＡＶ回転させて再生
を行うようにすれば、回転数を変化させないので消費電
力の点で有利であり、ポータブル用に向いた再生装置を
実現することができ、また、回転数を変化させないので
アクセス速度が速く、データストレージ用に向いた再生
装置を実現することがでる。

【００１１】しかし、ＣＬＶ方式のディスクをＣＡＶ回
転させて再生を行うためには、データ再生周波数が内外
周で連続的に変化するので、クロック再生用のフェーズ
ロックドループ(PLL: Phase Locked Loop)で抽出される
再生クロックも連続的に変わりため、上記ＰＬＬを構成
する発振器は発振周波数を連続的に可変できる必要があ
る。

【００１２】また、大容量のディスクでは、記録領域を
広く取るので、内外周の半径差が大きく再生クロック周
波数の可変範囲を２．４倍以上とる必要がある。なお、
時間的に効率よく無駄なく再生するには、全記録領域に
亘って連続再生できることが望ましい。

【００１３】発振器の発振クロックを逓倍するなどなど
して周波数可変とする方法もあるが、得られる周波数が
連続でなく離散的になる。また、この場合、回路規模も
大きくなってしまう。

【００１４】リングオシレータのように電圧制御により
周波数可変とする方法もあるが、可変範囲を広く取るこ
とは難しい。

【００１５】また、ＭＣＡＶ方式のディスクでは、可変
周波数は離散的で良いのであるが、容量を効率よく増や
すためにはゾーン数を多く取る必要があり、ゾーン毎に
周波数が異なる再生クロックを必要とする。各ゾーンの
再生クロックは、互いに整数倍の周波数関係にはなら
ず、例えば１倍、１．２倍、１．４倍等のようになって
しまうので、クロック発生手段に大きな回路規模を必要
とする。

【００１６】そこで、本発明は、上述の如き従来の問題
点に鑑み、発振周波数の可変範囲を広くとることができ
る発振回路を提供することにある。

【００１７】また、本発明の他の目的は、ＣＬＶ方式の
ディスクをＣＡＶ回転させて再生を行うためのクロック
再生回路を提供することにある。

【００１８】また、ＭＣＡＶ方式のディスクの再生を行
うためのクロック再生回路を提供することにある。

【００１９】

【課題を解決するための手段】本発明に係る発振回路
は、複数段の遅延素子が直列接続されてなる遅延回路
と、上記遅延回路の各段の遅延出力を選択して該遅延回
路の入力に帰還する選択回路とを備えることを特徴とす
る。

【００２０】また、本発明に係る発振回路は、上記遅延
素子としてインバータを用い、上記選択回路により上記
遅延回路の奇数段目の遅延出力を該遅延回路の入力に選
択的に帰還することを特徴とする。

【００２１】さらに、本発明に係る発振回路は、上記遅
延回路の各段のインバータに与える制御電圧によって発
振周波数が連続的に可変されることを特徴とする。

【００２２】本発明に係るクロック再生回路は、複数段
の遅延素子としてインバータが直列接続されてなる遅延
回路の各奇数段目の遅延出力を選択回路により選択して
該遅延回路の入力に帰還するようにした発振回路と、上
記選択回路を制御する制御部と、上記発振回路の遅延回
路の各段の遅延量を変化させる制御電圧を各段のインバ
ータに与える位相ロックループとを有すること特徴とす
る。

【００２３】本発明に係るクロック再生回路は、複数段
の遅延素子としてインバータが直列接続されてなる遅延
回路の各奇数段目の遅延出力を選択回路により選択して
該遅延回路の入力に帰還するようにした第１の発振回路
と、上記発振回路の遅延回路の各段の遅延量を変化させ
る制御電圧を各段のインバータに与える第１の位相ロッ
クループと、複数段の遅延素子としてインバータが直列
接続されてなる遅延回路の各奇数段目の遅延出力を選択
回路により選択して該遅延回路の入力に帰還するように
した第２の発振回路と、上記発振回路の遅延回路の各段
の遅延量を変化させる制御電圧を各段のインバータに与
える第２の位相ロックループと、上記第１及び第２の発
振回路における各選択回路で各遅延回路の遅延段数を交
互に切り換える制御を行う制御部とを有すること特徴と
する。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００２５】本発明に係る発振回路１０は、例えば図１
に示すように構成される。この発振回路１０は、複数段
の遅延素子ＤＬ_nが直列接続されてなる遅延回路１と、
上記遅延回路１の遅延出力ｄ_nを選択して該遅延回路１
の入力段に帰還する選択回路２とからなる。

【００２６】具体的には、上記遅延回路１は、３１個の
遅延素子ＤＬ₁〜ＤＬ₃₁が直列接続されてなる。上記各
遅延素子ＤＬ₁〜ＤＬ₃₁は、それぞれＣＭＯＳ−ＩＣの
インバータからなる。なお、上記各遅延素子ＤＬ₁〜Ｄ
Ｌ₃₁の１段当たりの遅延量ｄｌｙは、例えば制御電圧が
２Ｖのときに２ｎｓｅｃで、制御電圧が４Ｖのときに１
ｎｓｅｃとする。

【００２７】また、上記選択回路２は、選択制御信号Ｓ
ＥＬに応じて上記遅延回路１の奇数段目すなわち入力ｄ
₀に対して正相の遅延出力ｄ₁，ｄ₃・・・ｄ₂₉，ｄ₃₁
を選択して該遅延回路１の入力段に帰還するようになっ
ている。

【００２８】このような構成の発振回路１０では、図２
に上記遅延回路１の遅延段数（横軸）と発振周波数（縦
軸）の関係を示してあるように、上記選択回路２により
上記遅延回路１の例えば１５段目の遅延出力ｄ₁₅を選択
して該遅延回路１の入力段に帰還するようにすると、制
御電圧が２Ｖのとき上記遅延回路１の総遅延量Σｄｌｙ
が３０ｎｓｅｃであり、これが発振周波数の半周期（Ｔ
_OSC／２）となるから、１６．７ＭＨｚの周波数で発振
し、また、制御電圧が４Ｖのときに総遅延量Σｄｌｙが
１５ｎｓｅｃであり、３３．３ＭＨｚの周波数で発振す
る。さらに、上記選択回路２で上記遅延回路１の例えば
３１段目の遅延出力ｄ₃₁を選択することにより、上記発
振回路１０は、制御電圧が２Ｖのとき上記遅延回路１の
総遅延量Σｄｌｙが６２ｎｓｅｃとなって８．０６ＭＨ
ｚの周波数で発振し、また、上記選択回路２で上記遅延
回路１の例えば７段目の遅延出力ｄ₇を選択することに
より、上記発振回路１０は、制御電圧が４Ｖのときに総
遅延量Σｄｌｙが７ｎｓｅｃとなって７１．４ＭＨｚの
周波数で発振する。

【００２９】ここで、図２において、□は制御電圧が２
Ｖの状態を示し、■は制御電圧が４Ｖの状態を示してい
る。この発振回路１０では、各遅延段数において、制御
電圧が２Ｖ〜４Ｖ間での範囲で発振周波数を連続的に可
変することができる。従って、この発振回路１０では、
上記遅延回路１の７段目の遅延出力ｄ₇ ，１３段目の遅
延出力ｄ₁₃，２１段目の遅延出力ｄ₂₁又は３１段目の遅
延出力ｄ₃₁を選択できるようにしておくことによって、
８．０６ＭＨｚ〜７１．４ＭＨｚの広い周波数範囲に亘
って、発振周波数を連続的に可変することができる。

【００３０】また、上記発振回路１０は、各遅延素子Ｄ
Ｌ₁〜ＤＬ₃₁に与える制御電圧によって発振周波数を可
変制御することができるので、電圧制御型発振器(VCO:
Voltage Controled Oscillator) として機能し、位相固
定ループ(PLL: Phase LockedLoop)を形成することによ
って、例えば図３に示すように、クロック再生回路２０
として用いることができる。

【００３１】図３に示したクロック再生回路２０は、上
記発振回路１０をＶＣＯとして用いてＰＬＬによるデジ
タルオーディオディスクのクロック再生回路を構成した
ものであって、デジタルオーディオディスクからの再生
ＲＦ信号が供給されるエッジ検出回路１１と、このエッ
ジ検出回路１１の検出出力が供給される同期信号検出部
１２及び位相比較部１３と、上記位相比較部１３の比較
出力が供給されるループフィルタ(LPF: Loop Filter)１
４を備える。上記発振回路１０は、その発振出力を上記
位相比較部１３に供給する。そして、上記位相比較部１
３は、上記エッジ検出回路１１の検出出力すなわち上記
再生ＲＦ信号のエッジ情報と上記発振回路１０の発振出
力を位相比較して、その比較出力を上記ＬＰＦ１４を介
して上記位相比較部１３に制御電圧として供給すること
により、上記発振回路１０の発振位相を上記再生ＲＦ信
号のエッジに固定するＰＬＬを形成している。

【００３２】このような構成のクロック再生回路２０で
は、上記発振回路１０により再生ＲＦ信号のエッジに位
相の合ったクロックＣＫを生成することができる。

【００３３】ここで、例えばＣＬＶディスクをＣＡＶ再
生する場合には、クロック周波数が内外周で大きく異な
り、周波数可変範囲の大きなクロック再生回路を必要と
するが、上記図３に示したクロック再生回路２０では、
上記発振回路１０の遅延回路１の遅延出力を選択する選
択回路２を制御することにより、必要な周波数範囲のク
ロックＣＫを得ることができる。

【００３４】このクロック再生回路２０において、上記
選択回路２を制御するための選択制御信号ＳＥＬは、上
記同期信号検出部１２により得られる。

【００３５】上記同期信号検出部１２は、例えば図４に
示すように、上記発振回路１０の発振出力をクロックＣ
Ｋとするラッチ回路２１、第１及び第２のカウンタ２
３，２８、レジスタ２４と、上記ラッチ回路２１のラッ
チ出力が供給される排他的論理和回路２２と、上記第１
のカウンタ２３のカウント出力が上記レジスタ２４を介
して供給される第１及び第２の比較器２５，２６と、上
記第２のカウンタ２７のカウント出力が供給されるゲー
ト回路２８と、上記第２の比較器２６の比較出力が供給
されるコントローラ２９などからなる。

【００３６】この同期信号検出部１２において、上記ラ
ッチ回路２１は、上記エッジ検出部１１の出力を上記ク
ロックＣＫでラッチする。また、上記排他的論理和回路
２２は、上記エッジ検出部１１の検出出力と上記ラッチ
回路２１のラッチ出力との排他的論理和をとることによ
り、再生ＲＦ信号のピットエッジ信号を得る。上記第１
のカウンタ２３は、図５に示しように、上記排他的論理
和回路２２の出力の立ち上がりエッチ毎にリセットされ
ながら、上記クロックＣＫをカウントすることにより、
ピットエッジ間隔＝ピット長（マーク長及びスペース
長）に対応するカウント値のカウント出力を上記レジス
タ２４と上記第１の比較器２６に供給する。上記第１の
比較器２５は、上記第１のカウンタ２４のカウント出力
を上記レジスタ２４の出力すなわち１クロック前のカウ
ンタ出力と大小比較して、上記第１のカウンタ２４のカ
ウント出力が上記レジスタ２４の出力よりも大きい時
に、その比較出力をイネーブル信号として上記レジスタ
２４に供給する。これにより、上記レジスタ２４は、上
記イネーブル信号で内容が更新されることにより、上記
第１のカウンタ２３のカウント値の最大値が蓄えられ
る。また、上記レジスタ２４は、上記第２のカウンタ２
７のカウント出力！ＬＤが上記ゲート回路２８を介して
リセット信号として供給されることにより所定時間ＮＯ
Ｃ毎にリセットされる。

【００３７】ここで、上記所定時間ＮＯＣは、フレーム
長さＦＬよりも長い時間であって、線速最小値（内周相
当）をｖｍｉｎとし、クロック周期最小値（外周相当）
をｔｍｉｎとしてＮＯＣ＞ＦＬ／（ｖｍｉｎ＊ｔｍｉ
ｎ）とされる。

【００３８】また、上記第２の比較器２６は、上記レジ
スタ２４の出力を１２クロク周期（１２Ｔ）を示すデー
タと大小比較して、２ビットの比較出力を上記コントロ
ーラ２９に供給する。上記コントローラ２９は、上記第
２の比較器２６の比較出力に基づいて、上記発振回路１
０の必要な周波数範囲を与える遅延回路１の遅延段数を
決定して、上記選択回路２を制御するための選択制御信
号ＳＥＬを上記発振回路に供給する。また、このコント
ローラ２９は、上記第２の比較器２６の比較出力に基づ
いて、上記第２のカウンタ２７にロードデータとして上
記所定時間ＮＯＣを与える。

【００３９】すなわち、デジタルオーディオディスク例
えば所謂コンパクトディスクでは、ＥＦＭ変調での出力
規則の１２Ｔ＋１２Ｔ（Ｔはチャンネルクロック周期）
が同期パターンとなっており、これが一定間隔で現れ
る。そして、ＥＦＭ変調では、変調パターンとして３Ｔ
〜１１Ｔまでが存在し、１２Ｔ＋１２Ｔは存在しない出
力規則のの長いパターンとなっている。従って、ある一
定間隔で検出される最長パターンが１２Ｔ＋１２Ｔであ
れば、その検出に用いているクロックＣＫはほぼ必要と
する周波数となっていることを意味し、例えば１０Ｔ＋
１０Ｔであればクロック発振周波数波低く、１４Ｔ＋１
４Ｔであればクロック発振周波数は高いことを意味す
る。

【００４０】クロックＣＫが必要とされる発振周波数で
あれば、上記発振回路１０に与える遅延段数設定情報す
なわち選択制御信号ＳＥＬは現在の設定状態のままでよ
く、上記クロックＣＫが必要とされる発振周波数よりも
低くければ、上記発振回路１０の発振周波数を上げるべ
く遅延段数を減らすように設定し、上記クロックＣＫが
必要とされる発振周波数よりも高ければ、上記発振回路
１０の発振周波数を下げる遅延段数を増やすように設定
する。この設定情報は、検出パターンの周期と現在の設
定遅延段数とともに演算することができる。

【００４１】上記同期パターンの現れる周期は、必要と
されるクロック周波数が未知であるためにクロックＣＫ
をカウントすることによって正確には得られないが、十
分に長い時間カウントするればよい。

【００４２】図６に示すように、毎フレームにはフレー
ムシンクとして上記１２Ｔ＋１２Ｔの同期パターンが存
在するので、上記所定時間ＮＯＣ中に必ず１海以上のフ
レームシンクが存在し、現在のクロックＣＫでフレーム
シンクのピット長カウント値が上記レジスタ２４に保存
されることになる。

【００４３】上記クロックＣＫが所望の周波数でロック
している場合は、フレームシンクのピット長は１２Ｔ
（Ｔ：クロック周期）であるが、所望のクロックと周波
数が異なる場合は上記レジスタ２４に保存された値も異
なる。例えば上記レジスタ２４に保存された値が１０＜
１２Ｔの場合、現在のクロック発振周波数は低いことを
意味する。この場合、上記コントローラ２９は、上記第
２の比較器２６の比較出力に基づいて、遅延段数設定情
報を減らして上記発振回路１０の発振周波数を上げる選
択制御信号ＳＥＬを上記発振回路１０に供給する。

【００４４】このクロック再生回路２０では、以上の動
作の繰り返しにより、所望の発振周波数のクロックＣＫ
を得ることができる。

【００４５】なお、この例では、フレームシンクの最大
ピット長のカウント値を用いて遅延段数設定情報を得る
ようにしたが、実際のフレームシンクは１２Ｔ＋１２Ｔ
の最大ピット長の繰り返しなので、これを利用してもよ
い。また、変調規則における最短ピット長は３Ｔなの
で、この制限を利用してもよい。また、ＣＡＶ回転で
は、現在再生している領域の半径情報（アドレス）が得
られれば、線速もおおよそ判るので、線速最小値ｖｍｉ
ｎを用いずとも実際の線速に余裕を持たせて利用するこ
とにより、上記所定時間ＮＯＣの無駄を減らすことがで
きる。さらに、上記コントローラ２９は発振回路１０に
現在設定している遅延段数設定情報は把握しているの
で、おおよその発振クロク周期は判る。従って、クロッ
ク周期最小値ｔｍｉｎを用いずとも周期に余裕を持たせ
て利用することにより、上記所定時間ＮＯＣの無駄を減
らすことができる。すなわち、現在再生している領域の
半径情報（アドレス）が判っていれば、回転情報例えば
スピンドル用のクロックやＦＧなどから求めることもで
きる。現在再生している領域の半径情報（アドレス）が
判っていれば、必要とされるクロック周波数が判るの
で、直接発振回路１０への遅延段数を設定してもよい。

【００４６】次に、図７に示すクロック再生回路３０
は、上述の図３に示したクロック再生回路２０における
位相固定ループを２系統としたものである。このクロッ
ク再生回路３０では、上記クロック再生回路２０と共通
の構成要素に共通の指示符号が用いられ、２系統の位相
固定ループＰＬＬ１，ＰＬＬ２の構成要素には指示符号
の末尾にＡ，Ｂを付加して示されている。

【００４７】このクロック再生回路３０では、図８に示
すように、２系統の位相固定ループＰＬＬ１，ＰＬＬ２
内のＶＣＯ１，ＶＣＯ２すなわち各発振回路１０Ａ，１
０Ｂの各遅延段数の切り換え時点の発振周波数をオーバ
ーラップさせることにより、遅延段数の切り換え時点で
の発振周波数の不連続をなくすことができる。

【００４８】すなわち、例えばある遅延段数が設定され
た発振回路（ＶＣＯ１）１０Ａを用いた第１の位相固定
ループＰＬＬ１の再生クロックＣＫ１で再生動作を行っ
ていき、その遅延段数での発振周波数の限界に近づいた
ら、その領域に最適な遅延段数が選択された発振回路
（ＶＣＯ２）１０Ｂを用いた第２の位相固定ループＰＬ
Ｌ２を動作させ、この第２の位相固定ループＰＬＬ２が
ロックしたら該第２の位相固定ループＰＬＬ２の再生ク
ロックＣＫ２で再生動作を行うことができる。このよう
に、２系統の位相固定ループＰＬＬ１，ＰＬＬ２を交互
に切り換えてクロック再生を行うことにより、遅延段数
の切り換え時点で発振周波数が不連続になることなく、
広い周波数範囲に亘ってクロック再生を行うことができ
る。

【００４９】なお、上記図８には、縦軸にクロック周波
数、横軸にディスクの記録領域＝半径を示し、内周から
外周に掛けて連続的に再生するときの２系統の位相固定
ループＰＬＬ１，ＰＬＬ２内のＶＣＯ１，ＶＣＯ２の動
作を示している。ここで、ｍはＶＣＯ１，ＶＣＯ２すな
わち各発振回路１０Ａ，１０Ｂに与える遅延段数情報で
ある。

【００５０】次に、図９に示すクロック再生回路４０
は、ＭＣＡＶ方式のディスクのクロック再生回路であっ
て、上述の図７に示したクロック再生回路２０における
同期信号検出部１２を無くして、制御部４１から選択制
御信号ＳＥＬすなわち遅延段数設定情報を発振回路１０
に与えるようになっている。このクロック再生回路４０
において、上記クロック再生回路２０と共通の構成要素
については、共通の指示符号を図９中に付し、その詳細
な説明を省略する。

【００５１】すなわち、ＭＣＡＶ方式のディスクでは各
ゾーンで必要なクロック発振周波数が判っているので、
このクロック再生回路４０では、上記制御部○から目標
とするゾーンで必要とされるクロック周波数に対応する
遅延段数設定情報ＳＥＬを発振回路１０に与えることに
よって、図１０に示すように、各ゾーンで必要なクロッ
ク再生を行うことができる。

【００５２】また、ＭＣＡＶ方式のディスクのクロック
再生回路においても、図１１に示すクロック再生回路５
０のように、２系統の位相固定ループＰＬＬ１，ＰＬＬ
２を設けて、各位相固定ループＰＬＬ１，ＰＬＬ２を交
互に切り換えてクロック再生を行うことにより、遅延段
数の切り換え時点で発振周波数が不連続になることなく
クロック再生を行うことができる。なお、図１１には、
上記クロック再生回路３０と共通の構成要素に共通の指
示符号を付し、２系統の位相固定ループＰＬＬ１，ＰＬ
Ｌ２の構成要素は指示符号の末尾にＡ，Ｂを付加して示
されている。

【００５３】

【発明の効果】本発明に係る発振回路では、複数段の遅
延素子が直列接続されてなる遅延回路の各段の遅延出力
を選択回路により選択して該遅延回路の入力に帰還する
ので、上記選択回路により広い周波数範囲に亘って発振
周波数を可変設定することができる。また、本発明に係
る発振回路では、上記選択回路により上記遅延回路の奇
数段目の遅延出力を該遅延回路の入力に選択的に帰還す
るので、遅延素子としてインバータを用いて、上記選択
回路により広い周波数範囲に亘って発振周波数を可変設
定することができる。さらに、本発明に係る発振回路
は、上記遅延回路の各段のインバータに与える制御電圧
によって発振周波数を連続的に可変することができる。

【００５４】本発明に係るクロック再生回路では、遅延
回路の遅延出力を選択する選択回路を制御部で制御する
ことにより、発振回路の発振周波数を広い周波数範囲に
亘って可変設定することができ、上記発振回路の遅延回
路の各段の遅延量を変化させる制御電圧を各段のインバ
ータに与える位相ロックループにより、広い周波数範囲
に亘ってクロック再生を行うことができる。

【００５５】また、本発明に係るクロック再生回路で
は、２系統の位相ロックループにより、広い周波数範囲
に亘って連続的にクロック再生を行うことができる。

【００５６】従って、本発明によれば、ＣＬＶ方式のデ
ィスクをＣＡＶ回転させて再生を行ったり、ＭＣＡＶ方
式のディスクの再生を行うのに最適な広い周波数範囲に
亘って連続的にクロック再生を行うことができるクロッ
ク再生回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る発振回路の構成を示すブロック図
である。

【図２】上記発振回路における遅延回路の遅延段数と発
振周波数の関係を示す図である。

【図３】本発明に係るクロック再生回路の構成を示すブ
ロック図である。

【図４】上記クロック再生回路における同期信号検出部
の具体的な構成例を示すブロック図である。

【図５】上記同期信号検出部の動作を説明するためのタ
イミングチャートである。

【図６】上記同期信号検出部の動作を説明するためのタ
イミングチャートである。

【図７】本発明に係るクロック再生回路の他の構成例を
示すブロック図である。

【図８】上記図７に示したクロック再生回路おけるクロ
ック周波数とディスクの記録領域との関係を示す図であ
る。

【図９】本発明に係るクロック再生回路の他の構成例を
示すブロック図である。

【図１０】上記図９に示したクロック再生回路おけるク
ロック周波数とディスクの記録領域との関係を示す図で
ある。

【図１１】本発明に係るクロック再生回路の他の構成例
を示すブロック図である。

【図１２】従来のリングオシレータの構成を示すブロッ
ク図である。

【図１３】上記リングオシレータの動作を示すタイミン
グチャートである。

【符号の説明】

１遅延回路２選択回路ＤＬ₁〜ＤＬ₃₁ 遅延素子ＤＬ₁〜ＤＬ₃₁ １０，１０Ａ，１０Ｂ発振回路１１エッジ検出回路１２同期検出部１３，１３Ａ，１３Ｂ位相比較部１４，１４Ａ，１４Ｂループフィルタ４１制御部

Claims

【特許請求の範囲】

【請求項１】複数段の遅延素子が直列接続されてなる
遅延回路と、上記遅延回路の各段の遅延出力を選択して該遅延回路の
入力に帰還する選択回路とを備えることを特徴とする発
振回路。
【請求項２】上記遅延素子としてインバータを用い、上記選択回路は、上記遅延回路の奇数段目の遅延出力を
該遅延回路の入力に選択的に帰還することを特徴とする
請求項１記載の発振回路。
【請求項３】上記遅延回路の各段のインバータに与え
る制御電圧によって発振周波数が連続的に可変されるこ
とを特徴とする請求項２記載の発振回路。
【請求項４】複数段の遅延素子としてインバータが直
列接続されてなる遅延回路の各奇数段目の遅延出力を選
択回路により選択して該遅延回路の入力に帰還するよう
にした発振回路と、上記選択回路を制御する制御部と、上記発振回路の遅延回路の各段の遅延量を変化させる制
御電圧を各段のインバータに与える位相ロックループと
を有すること特徴とするクロック再生回路。
【請求項５】複数段の遅延素子としてインバータが直
列接続されてなる遅延回路の各奇数段目の遅延出力を選
択回路により選択して該遅延回路の入力に帰還するよう
にした第１の発振回路と、上記発振回路の遅延回路の各段の遅延量を変化させる制
御電圧を各段のインバータに与える第１の位相ロックル
ープと、複数段の遅延素子としてインバータが直列接続されてな
る遅延回路の各奇数段目の遅延出力を選択回路により選
択して該遅延回路の入力に帰還するようにした第２の発
振回路と、上記発振回路の遅延回路の各段の遅延量を変化させる制
御電圧を各段のインバータに与える第２の位相ロックル
ープと、上記第１及び第２の発振回路における各選択回路で各遅
延回路の遅延段数を交互に切り換える制御を行う制御部
とを有すること特徴とするクロック再生回路。