JP5234088B2

JP5234088B2 - 無線通信機

Info

Publication number: JP5234088B2
Application number: JP2010260797A
Authority: JP
Inventors: 誠幸土田
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2010-10-19
Filing date: 2010-11-24
Publication date: 2013-07-10
Anticipated expiration: 2030-11-24
Also published as: US20120093202A1; JP2012109918A; US8699639B2

Description

本発明は、ＰＬＬ回路を利用して変調やＡＦＣを行う無線通信機に関する。

無線通信機の送信に関する周波数変調（ＦＭ：Frequency Modulation、以下単にＦＭ変調と言う。）や周波数偏移変調（ＦＳＫ：Frequency Shift Keying、以下単にＦＳＫ変調と言う。）では、例えば、電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled CRYStal Oscillator、以下単にＶＣＸＯと言う。）で生成される信号を基準周波数としてＰＬＬ（Phase Locked Loop）回路を構成し、ＰＬＬ回路を形成する電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator、以下、単にＶＣＯと言う。）に被変調信号を入力して変調信号を得る。

また、直流から数ｋＨｚまでの広帯域に変調をかけるため、上記のＶＣＯによる変調に加え、ＰＬＬ回路の基準周波数を生成するＶＣＸＯにおいても、被変調信号に応じ変調をかけることとし、変調経路として、ＶＣＯを主体とするＶＣＯ変調経路とＶＣＸＯを主体とするＶＣＸＯ変調経路の２系統を設ける場合がある（例えば、特許文献１）。

また、無線通信機の受信に関しては、搬送波周波数に追従すべく、周波数自動制御（ＡＦＣ：Automatic Frequency Control：以下、単にＡＦＣと言う。）機能を備えるものが多い。例えば、基準周波数を生成するＶＣＸＯを制御することで、ＡＦＣ機能を実現する技術が開示されている（例えば、特許文献２）。また、受信信号を復調する信号復調用回路から周波数偏差情報やビットエラー情報を取得し、それに基づいてＰＬＬ回路を構成する分周器の分周比を設定し、ＡＦＣ機能を実現する技術も知られている（例えば、特許文献３）。

特開２０００−３４１０４６号公報特開２００１−２３７９０６号公報特許第３８０１７２７号

従来の無線通信機において、送受信を行う周波数（選局）は、ＰＬＬ回路を構成する分周器の分周比によって設定され、送信時の変調は、ＶＣＯへの変調と、ＰＬＬ回路の基準周波数となるＶＣＸＯの発振周波数を変化させることで行われ、受信時のＡＦＣは、ＶＣＸＯの発振周波数を変化させることで行われていた。また、送信周波数と受信周波数との切換や受信周波数間の切換に伴う分周器への分周比の設定はＣＰＵ（Central Processing Unit）が担うが、変調やＡＦＣは、そのような切換と比較して高速の応答性が要求されるため、ＤＳＰ（Digital Signal Processor）がＤＡＣ（Digital to Analog Converter）を通じて行っていた。

近年の無線通信機では、より狭い周波数確度が求められており、上述したように、ＶＣＸＯを通じて変調やＡＦＣを行う方法では、ＶＣＸＯの温度変化や経年劣化による周波数偏差が生じ、また電圧で周波数を変化させることから、電圧対周波数変化の特性がＶＣＸＯの特性に依存することとなり、変調やＡＦＣの周波数確度を得にくいといった問題がある。そこで、ＶＣＸＯに対して変調やＡＦＣを行わずに、分周器の分周比を変えて変調やＡＦＣを行うことを試みる。こうすることで、基準周波数を変化させる必要が無いＴＣＸＯ（Temperature Compensated CRYStal Oscillator）を用いることが可能となり、温度変化や経年劣化の影響を抑制することができる。

しかし、従来のＶＣＸＯを用いて変調やＡＦＣを行う方式では、ＣＰＵがＰＬＬ回路の分周器への分周比の設定を行う経路と、ＤＳＰがＶＣＸＯを用いて変調やＡＦＣを行う経路が異なるため干渉は生じなかったが、変調やＡＦＣまでもＰＬＬ回路で行うとすると、例えば受信でＡＦＣによってデータを設定中に、受信周波数を変更するといった場合にＣＰＵとＤＳＰがいずれもＰＬＬ回路の分周器に対して周波数の設定を行うこととなり、分周比を設定するデータの衝突が生じるおそれがある。

本発明は、このような課題に鑑み、無線通信機内の送受信周波数を構成する信号発生器の周波数設定データを複数の箇所から設定する際に、複雑なスイッチを設けることなく、周波数設定データの衝突を防止し、また、より狭い周波数偏差の要求に応えることが可能な無線通信機を提供することを目的としている。

上記課題を解決するために、本発明の無線通信機は、任意の周波数データを設定することにより出力周波数が一意的に決定される信号発生器と、信号発生器に出力周波数を設定する第１のデータを出力し、少なくとも、信号発生器へのアクセス不実行状態と、アクセス待機状態と、アクセス実行状態との３つの状態を遷移する演算制御部と、出力周波数を増加もしくは減少させるため信号発生器に設定する第２のデータを出力し、少なくとも、信号発生器のアクセス可能状態と、アクセス禁止状態との２つの状態を遷移する信号処理部とを備え、信号発生器は、電圧制御発振器を制御対象としたＰＬＬ回路であり、第１および第２のデータはＰＬＬ回路の分周器への分周比の設定データであって、演算制御部は、アクセス実行状態への遷移を要求すると共にアクセス実行状態の終了を示す第１の信号を信号処理部に送信し、信号処理部は、アクセス可能状態とアクセス禁止状態との状態の遷移を示す第２の信号を演算制御部に送信することを特徴とする。

演算制御部により設定される出力周波数の信号は、無線通信機の送信信号を構成する一部もしくは受信周波数を復調するための信号であり、信号処理部により設定される第２のデータは、無線通信機の送信においては、信号処理部により出力周波数を増加もしくは減少させることにより変調を行うためのデータであり、無線通信機の受信においては、信号処理部により出力周波数を増加もしくは減少させることによりＡＦＣ処理を行うためのデータであってもよい。

第１の信号と第２の信号は、それぞれ、データ通信線または制御ポートのいずれかを通じて送信されてもよい。

無線通信機は、第１のデータと第２のデータとを論理加算し信号発生器に送信する論理加算器をさらに備えてもよい。

第１のデータおよび第２のデータは、データ信号、アドレス信号、制御信号、クロック信号の群から選択される１または複数の信号であってもよい。

演算制御部は、アクセス実行状態への遷移を要求する際、信号処理部における信号発生器に設定している分周比のリセットおよび信号処理部によるＡＦＣを制限してもよい。

本発明の無線通信機は、信号発生器の周波数設定データを複数の箇所から設定する際に、複雑なスイッチを設けることなく、周波数設定データの衝突を防止し、また、より狭い周波数偏差の要求に応えることが可能である。

無線通信機の電気的な構成を示した機能ブロック図である。ＰＬＬＩＣの構成を説明するための機能ブロック図である。ＣＰＵおよびＤＳＰの状態遷移を示した説明図である。ＰＬＬ切換回路を説明するための回路図である。ＣＰＵおよびＤＳＰの状態遷移を具体的に示したタイミングチャートである。ＣＰＵおよびＤＳＰの状態遷移を具体的に示したタイミングチャートである。ＣＰＵおよびＤＳＰの状態遷移を具体的に示したタイミングチャートである。ＰＬＬ切換回路の他の例を説明するための回路図である。ＣＰＵおよびＤＳＰの状態遷移の他の例を具体的に示したタイミングチャートである。ＣＰＵおよびＤＳＰの状態遷移の他の例を具体的に示したタイミングチャートである。ＣＰＵおよびＤＳＰの状態遷移の他の例を具体的に示したタイミングチャートである。ＣＰＵおよびＤＳＰの状態遷移の他の例を具体的に示したタイミングチャートである。プライオリティスキャン時におけるＣＰＵおよびＤＳＰの状態遷移を具体的に示したタイミングチャートである。

以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書および図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。

マイクで収音した音声を無線信号として送信すると共に、無線信号を受信してスピーカから音声を出力する本実施形態の無線通信機は、受信時においてＡＦＣを、信号発生器としてのＰＬＬ回路の分周器に分周比を設定することにより行う。また送信時においては被変調信号となる音声信号に応じたＦＭ変調信号となるようにＰＬＬ回路の分周器に分周比を設定する。さらに、ＰＬＬ回路を構成するＶＣＯにおいて、被変調信号となる音声信号に応じ、ＰＬＬ回路によりロックされるＶＣＯの発振周波数である出力周波数（ここでは、ＰＬＬ出力周波数と言う。）を変調（ＦＭ変調方式やＦＳＫ変調方式）している。本実施形態では、無線通信機に、ＶＣＯを主体とするＶＣＯ変調経路に加え、ＰＬＬ回路の分周器の分周比を変化させて変調をかけるＰＬＬ変調経路の２系統を設けることで、直流から数ｋＨｚまでの広帯域に変調をかけることが可能となる。

また、本実施形態では、ＰＬＬ変調経路を利用してＡＦＣを行うことで、基準周波数を変化させる必要が無いため、より狭い周波数確度を実現することができる。以下、本実施形態の無線通信機の全体的な構成の説明を通じて、ＣＰＵとＤＳＰとがいずれもＰＬＬ回路に対して周波数の設定を行っている理由を述べ、その後に、ＰＬＬ回路における分周器の分周比を設定するデータの衝突を防止するＰＬＬ切換回路の構成を詳述する。また、ここでは、信号発生器として、ＰＬＬ回路を用いて説明しているが、ＰＬＬ回路は発振周波数を制御する一手段にすぎず、フルデジタルのＰＬＬ回路やＤＤＳ（Direct Digital Synthesizer）等、信号を発生する様々な素子や機器を用いることができる。

（無線通信機１００）
図１は、無線通信機１００の電気的な構成を示した機能ブロック図である。実線矢印は音声信号等送信対象となる信号の流れを、破線矢印は制御信号の流れを示す。

図１に示すように、無線通信機１００は、ＰＴＴ（Push To Talk）１１０と、演算制御部としてのＣＰＵ１１２と、収音部１１４と、ＡＤＣ（Analog to Digital Converter）回路１１６、１６０と、信号処理部としてのＤＳＰ１１８と、ＤＡＣ回路１２０、１６２と、ＳＭＦ（SMoothing Filter）１２２と、ＶＣＯ１２４と、基準周波数発振器１２６と、ＰＬＬＩＣ１２８と、ループフィルタ１３０と、中継回路１３２と、送信回路１３４と、アンテナ１３６と、受信回路１５８と、スピーカ回路１６４とを含んで構成される。まず、無線通信機１００の送信に関して説明する。ここで、ＶＣＯ１２４と、基準周波数発振器１２６と、ＰＬＬＩＣ１２８と、ループフィルタ１３０とはＰＬＬ回路１４４を構成する。また、ＣＰＵ１１２と、ＤＳＰ１１８と、中継回路１３２とはＰＬＬ回路の分周比を設定するＰＬＬ切換回路１４６として機能する。ここでは、各構成をＦＭ変調として説明するが、ＦＳＫ変調等、原理の等しい変調にも適用可能である。

ＰＴＴ１１０は、押圧式の操作キーで構成されたスイッチであり、ユーザの操作入力を受け付ける。ユーザは、ＰＴＴ１１０を押圧した状態を維持しつつ、後述する収音部１１４に向けて音声を発することで音声信号の送信を実行する。

ＣＰＵ１１２は、プログラム等が格納されたＲＯＭやワークエリアとして用いられるＲＡＭ等と協働して、無線通信機１００全体を管理および制御し、マンマシンインターフェース制御（送受信イベント制御）、ＲＦ制御（送受選局等）、ＤＳＰ制御（変復調制御）を行う。本実施形態において、ＣＰＵ１１２は、ＰＴＴ１１０等を通じたユーザの操作入力に応じて、ＰＬＬＩＣ１２８に対し、ＰＬＬ出力周波数を変更するため分周比を設定する周波数（設定）データである第１のデータを出力する。ただし、ＣＰＵ１１２が、他の機能部に拘わらず単にＰＬＬＩＣ１２８に第１のデータを送信してしまうと、ＤＳＰ１１８が送信するデータと衝突が生じる可能性がある。そこで、本実施形態では、ＣＰＵ１１２とＤＳＰ１１８とのデータの衝突を防止するＰＬＬ切換回路１４６を設け、両者で調停（arbitration）を行っている。かかるＰＬＬ切換回路１４６については後ほど詳述する。

収音部１１４は、マイク、入力アンプ、ＬＰＦ（Low Pass Filter）で構成され、マイクで収音された音声を電気的な音声信号に変換し、高周波数帯域の信号成分を除去した上でＡＤＣ回路１１６に送信する。ＡＤＣ回路１１６は、収音部１１４から受信したアナログの音声信号を、例えば、９６ｋＨｚのサンプリング周波数でデジタルの音声データに変換し、ＤＳＰ１１８に送信する。ここでは、音声信号と音声データを区別しているが、実質的な情報は等しいので、以下の実施形態において、説明の便宜上、等しく扱う場合もある。また、本実施形態において音声信号や音声データは変調信号と同義である。

ＤＳＰ１１８は、半導体回路であり、信号処理制御部１５０と、ＰＬＬ制御部１５２として機能する。

送信に関し、信号処理制御部１５０は、ＡＤＣ回路１１６を通じて入力されたデジタルの音声データにサブトーンを重畳する。サブトーンは、ＰＴＴ１１０が押圧されている間、音声データと共に送信され、他の無線通信機１０２では、当該サブトーンを受信している間、スケルチ回路を開いて、復調した音声をスピーカ等に出力する（トーンスケルチ機能）。また、サブトーンとしては、ＣＴＣＳＳ（Continuous Tone Coded Squelch System）方式による３００Ｈｚ以下の所定周波数で形成されるトーン信号や、ＤＣＳ（Digital Code Squelch）方式による拡張トーン信号、またはＮＲＺ（Non Return to Zero）符号が用いられる。

また、信号処理制御部１５０は、サブトーンが重畳されたデジタルの音声データを変調データとして、ＤＡＣ回路１２０およびＰＬＬ制御部１５２に送信する。こうして、変調データは、ＶＣＯ変調経路１４０とＰＬＬ変調経路１４２との２系統に分流される。

ＰＬＬ制御部１５２は、信号処理制御部１５０から送信された変調データを受信し、ＰＬＬＩＣ１２８の制御形式に従い、変調データを、中継回路１３２を通じてＰＬＬＩＣ１２８にシリアル転送する。ＰＬＬ制御部１５２は、かかる変調データによってＰＬＬＩＣ１２８の分周比を設定するのみならず、後述するＡＦＣを実施するためのＡＦＣデータによってＰＬＬＩＣ１２８の分周比を設定する。このようにＰＬＬ制御部１５２から、ＰＬＬ出力周波数を増加もしくは減少させるため、ＰＬＬＩＣ１２８に送信される周波数（設定）データ（変調データやＡＦＣデータ）を以降では第２のデータと言う。第２のデータは、後述するように、データそのものに限らず、そのデータを送信するための制御信号も含む。

ＤＡＣ回路１２０は、ＶＣＯ変調経路１４０の一部を構成し、信号処理制御部１５０からのデジタルの変調データを、例えば９６ｋＨｚの更新速度でアナログの変調信号に変換してＳＭＦ１２２に送信する。ＳＭＦ１２２は、ＶＣＯ変調経路１４０の一部を構成し、例えば、カットオフ周波数１０ｋＨｚのＬＰＦで形成され、ＤＡＣ回路１２０の折り返し成分等を排除し、アナログの変調信号の波形を整形する。

ＶＣＯ１２４は、後述するＰＬＬＩＣ１２８とループフィルタ１３０と協働することでＰＬＬ回路１４４を構成し、ＰＬＬ出力周波数（ここでは搬送波の周波数に対応している。）を送信回路１３４に送信する。また、本実施形態において、ＶＣＯ１２４は、ＶＣＯ変調経路１４０の一部を構成し、直流から数ｋＨｚまでの帯域中、比較的高い帯域に関し、ＶＣＯ変調経路１４０を経由したアナログの変調信号の電圧に応じてＰＬＬ出力周波数を変調する。

基準周波数発振器１２６は、発振周波数を外部電圧からの電圧にて変化させる必要が無いため、水晶発振器および温度補償回路を内蔵したＴＣＸＯを用いている。

図２は、ＰＬＬＩＣ１２８の構成を説明するための機能ブロック図である。ＰＬＬＩＣ１２８は、分周器１２８ａと、分周器１２８ｂと、位相比較器１２８ｃと、チャージポンプ１２８ｄとからなり、基準周波数発振器１２６から出力された基準周波数信号を、分周器１２８ａで所定の比較周波数に分周する。分周器１２８ａの分周比は、ＣＰＵ１１２からのチャネルステップデータにより設定され、一般的に、比較周波数は、無線通信機１００の周波数間隔（チャネルステップ）に相当する周波数となり、チャネルステップの変更がない限り変更されることはない。また、ＶＣＯ１２４から出力されたＰＬＬ出力周波数を、分周器１２８ｂで分周する。分周器１２８ｂには、ＣＰＵ１１２からＰＬＬ出力周波数を設定する分周比の第１のデータと、ＤＳＰ１１８から変調データまたはＡＦＣデータを設定する分周比の第２のデータとが入力され、分周された基準周波数と分周されたＰＬＬ出力周波数とを位相比較器１２８ｃにより位相を比較し位相誤差信号を出力する。そして、位相誤差信号をチャージポンプ１２８ｄによって増幅し、ループフィルタ１３０により平滑化し、ＶＣＯ１２４に出力して発振周波数を一定に保つ。また、本実施形態のＰＬＬＩＣ１２８としては、フラクショナルＮ方式のＰＬＬＩＣが用いられ、ＣＰＵ１１２やＰＬＬ制御部１５２からの周波数データに応じて、ＰＬＬ出力周波数が一意的に決定されると共に、例えば、９６ｋＨｚの更新速度で、分周比Ｎ（分解能、例えば２^１８）を変化させ、ＰＬＬ出力周波数を段階的に偏移させる。

また、近年では第１のデータ（周波数設定用データ）と第２のデータ（変調やＡＦＣ）とのデータポート入力が分かれたＰＬＬＩＣも存在し、本実施形態においては第１のデータと第２のデータとを入力するポートが分かれたＰＬＬＩＣ１２８で説明する。ここでは、第１のデータと第２のデータによってＰＬＬＩＣ１２８の分周比が設定されているが、ＰＬＬ回路１４４の分周比が設定されるのと同義である。

また、ＣＰＵ１１２により設定されるＰＬＬ出力周波数の信号は、無線通信機１００の送信信号を構成する一部もしくは受信周波数を復調するための信号であり、ＤＳＰ１１８により設定され増加もしくは減少するＰＬＬ出力周波数は、無線通信機１００の受信においてＡＦＣ制御を行った結果であり、無線通信機１００の送信において変調を行った結果である。

このようなＰＬＬ出力周波数の偏移は、通常、送信チャンネルの中心周波数（搬送波の周波数）を偏移させるために用いられるが、本実施形態において変調周波数は、直流から数ｋＨｚまでの帯域に関し、変調データに応じたＰＬＬ出力周波数の変調にも用いる。即ち、ＰＬＬＩＣ１２８は、ＰＬＬ出力周波数を例えば数百ＭＨｚとした上で、変調データに応じて分周比Ｎを変化させることで、ＰＬＬ出力周波数を、例えば数百Ｈｚの範囲で変調する。

このようにＰＬＬＩＣ１２８に第２のデータで変調を行う場合、変調データに応じて分周比Ｎを変化させ周波数偏移を設定するため、変調周波数は直流から用いることが可能となる。

ループフィルタ１３０は、ＰＬＬＩＣ１２８から出力された信号を平滑化し、ＶＣＯ１２４に出力する。ＰＬＬ回路１４４のカットオフ周波数は当該ループフィルタ１３０の周波数応答特性によって決定される。したがって、ＰＬＬ回路１４４は、カットオフ周波数以下（直流から数ｋＨｚまでの帯域中、比較的低い帯域）においてのみ、ＰＬＬ制御部１５２からの変調データの変動に追従することとなる。本実施形態においては、基準周波数発振器１２６で直接変調せず、基準周波数発振器１２６の基準周波数を固定し、ＰＬＬＩＣ１２８自体の周波数偏移を利用して変調をかける。こうして、ＶＣＯ変調経路１４０とＰＬＬ変調経路１４２の２系統でＦＭ変調やＦＳＫ変調等の変調を実現することが可能となる。以下に、ＶＣＯ変調経路１４０とＰＬＬ変調経路１４２の２系統の制御について説明する。

ＰＬＬ回路１４４では、その特性上、カットオフ周波数ｆｃより高い周波数帯域１７０では、ＰＬＬ回路１４４が応答しない。このようにＰＬＬ回路１４４が応答しないと、ループフィルタ１３０の出力電圧は変化しないということになり、ＶＣＯ１２４に対してＰＬＬ出力周波数（搬送波）が固定される。したがって、ＶＣＯ１２４は、ＰＬＬ回路１４４の応答に影響されることなく、独立して変調をかけることができる。

逆に、カットオフ周波数ｆｃより低い周波数帯域では、ＰＬＬ回路１４４が応答するので、ＰＬＬ変調経路１４２の変調が反映され、ＰＬＬＩＣ１２８において変調がかかる。

また、カットオフ周波数ｆｃより低い周波数帯域では、ＶＣＯ１２４がＰＬＬ回路１４４の一部として機能するため、ループフィルタ１３０のローパス効果によって、ＶＣＯ変調経路１４０の変調は、ＰＬＬ変調経路１４２による変調信号に反映されない。

仮に、ＰＬＬ変調経路１４２のみで変調を実行しようとすると、広帯域の動作を確保するためＰＬＬ回路１４４のカットオフ周波数ｆｃを上げなくてはならず、高周波数帯域におけるノイズ成分が増加し、ＶＣＯ１２４のＣ／Ｎ比（Carrier to Noise ratio）が劣化して、隣接チャンネル漏洩電力の許容値等のシステム要求を満たすのが困難になる。

ここでは、ＶＣＯ変調経路１４０とＰＬＬ変調経路１４２とが互いに補完し合うことで、全体的な変調回路の周波数応答特性を大凡平坦にすることができる。このようなＶＣＯ変調経路１４０とＰＬＬ変調経路１４２との２つの経路を用いることで基準周波数発振器１２６の温度等による周波数変化量を抑える事ができ、結果として無線通信機１００の周波数安定度が向上する。また、基準周波数発振器１２６に対して直接変調を行う場合と比べ、本実施形態のＰＬＬ変調経路１４２では、デジタルデータで変調するので、精度および分解能が高く、安定性にも長けている。

中継回路１３２は、ＣＰＵ１１２およびＰＬＬ制御部１５２とＰＬＬＩＣ１２８とを中継し、ＣＰＵ１１２からの第１のデータまたはＰＬＬ制御部１５２からの第２のデータをＰＬＬＩＣ１２８に伝達する。かかる第１のデータおよび第２のデータは、データ信号、アドレス信号、制御信号、クロック信号の群から選択される１または複数の信号である。かかる信号により、ＰＬＬＩＣ１２８に所望する分周比を適切に設定することができる。中継回路１３２に関してはＰＬＬ切換回路１４６の構成として後ほど詳述する。

送信回路１３４は、ＶＣＯ１２４から出力される被変調信号を増幅し、アンテナ１３６を通じて他の無線通信機１０２に送信する。

続いて、無線通信機１００の受信に関して説明する。図１において、受信回路１５８と、ＡＤＣ回路１６０と、ＤＳＰ１１８と、ＶＣＯ１２４と、基準周波数発振器１２６と、ＰＬＬＩＣ１２８と、ループフィルタ１３０とはＦＭ復調回路として機能する。

受信回路１５８は、アンテナ１３６を通じて受信した信号を、ＶＣＯ１２４から出力されるＰＬＬ出力周波数の信号を用いて復調し、ＡＤＣ回路１６０に送信する。ＡＤＣ回路１６０は、受信回路１５８から受信したアナログの復調信号をデジタルの復調データに変換し、ＤＳＰ１１８に送信する。ＤＡＣ回路１６２は、ＤＳＰ１１８からのデジタルの音声データをアナログの音声信号に変換してスピーカ回路１６４に送信する。スピーカ回路１６４は、ＬＰＦ、出力アンプ、スピーカで構成され、ＤＡＣ回路１６２で出力された音声信号を音声として出力する。

また、受信に関しても、ＤＳＰ１１８は、信号処理制御部１５０と、ＰＬＬ制御部１５２として機能する。信号処理制御部１５０は、復調データを用い、周波数偏差やビットエラーからＰＬＬ出力周波数を補正するためのＡＦＣデータを生成する。ＰＬＬ制御部１５２は、信号処理制御部１５０から第２のデータとしてのＡＦＣデータを受信し、ＰＬＬＩＣ１２８の制御形式に従ってＡＦＣデータをＰＬＬＩＣ１２８にシリアル転送する。本実施形態の無線通信機１００では、図１に示したＰＬＬ変調経路１４２を利用してＡＦＣを行うことで、より狭い周波数確度を実現することができる。こうして、他の無線通信機１０２から送信された音声を正確に無線通信機１００で受信することができる。

しかし、本実施形態では、送受信を行う周波数の設定のみならず、変調やＡＦＣまでもＰＬＬＩＣ１２８で行うこととしたので、ＣＰＵ１１２とＤＳＰ１１８がいずれもＰＬＬＩＣ１２８に対して周波数の設定を行うこととなり、分周比を設定するデータの衝突が生じるおそれがある。そこで、本実施形態では、以下のように、ＣＰＵ１１２とＤＳＰ１１８とを状態遷移させることでＰＬＬＩＣ１２８へのアクセスが排他的になるように制御する。

図３は、ＣＰＵ１１２およびＤＳＰ１１８の状態遷移を示した説明図である。ＣＰＵ１１２は、図３（ａ）に示すように、ＰＬＬＩＣ１２８へのアクセス不実行状態２００と、アクセス待機状態２０２と、アクセス実行状態２０４との３つの状態を遷移し、ＤＳＰ１１８は、図３（ｂ）に示すように、ＰＬＬＩＣ１２８のアクセス可能状態２０６と、アクセス禁止状態２０８との２つの状態を遷移する。

具体的に、無線通信機１００が送信または受信を維持しているとき、ＣＰＵ１１２はＰＬＬＩＣ１２８のアクセス不実行状態２００を維持し、ＰＬＬＩＣ１２８へのアクセスを行わない。この間、ＤＳＰ１１８（ＰＬＬ制御部１５２）はアクセス可能状態２０６を維持して、ＰＬＬ出力周波数を変調またはＡＦＣするためＰＬＬＩＣ１２８の分周比を設定する第２のデータをＰＬＬＩＣ１２８に送信する動作を繰り返している。

このとき、ＰＴＴ１１０等を通じたユーザの操作入力に応じて、受信間または送受信間の切換が生じると、ＣＰＵ１１２は、ＰＬＬＩＣ１２８へのアクセス実行状態２０４への遷移を要求する第１の信号をＤＳＰ１１８に送信する。ＤＳＰ１１８は、ＣＰＵ１１２の要求を受けて、ＰＬＬＩＣ１２８へのアクセスを停止する準備に取りかかる。この間、ＤＳＰ１１８は、アクセス可能状態２０６を維持するが、ＣＰＵ１１２は、アクセス待機状態２０２に遷移する（１）。

そして、ＤＳＰ１１８がＰＬＬＩＣ１２８へのアクセスを停止する準備が整うと、アクセス可能状態２０６からアクセス禁止状態２０８に遷移する（２）と共に、アクセス可能状態２０６からアクセス禁止状態２０８に遷移したことを示す第２の信号をＣＰＵ１１２に送信する。ＣＰＵ１１２は、かかる第２の信号を受けて、アクセス待機状態２０２からアクセス実行状態２０４に遷移し（３）、切換後の送信または受信に用いられるＰＬＬ出力周波数を設定するため、ＰＬＬＩＣ１２８の分周比を設定する第１のデータを出力する。

ＣＰＵ１１２は、第１のデータによる分周比の設定が完了すると、再びＤＳＰ１１８にＰＬＬＩＣ１２８のアクセス権を戻すため、アクセス実行状態２０４の終了を示す第１の信号をＤＳＰ１１８に送信し、アクセス実行状態２０４からアクセス不実行状態２００に遷移する（４）。ＤＳＰ１１８は、かかる第１の信号を受け、ＣＰＵ１１２のＰＬＬＩＣ１２８へのアクセスを禁止するため、アクセス禁止状態２０８からアクセス可能状態２０６に遷移することを示す第２の信号を送信すると共に、アクセス禁止状態２０８からアクセス可能状態２０６に遷移する（５）。そして、ＤＳＰ１１８は、再び、ＰＬＬ出力周波数を変調またはＡＦＣするためＰＬＬＩＣ１２８の分周比を設定する第２のデータをＰＬＬＩＣ１２８に送信し始める。

したがって、ＣＰＵ１１２のアクセス不実行状態２００およびアクセス待機状態２０２は、ＤＳＰ１１８のアクセス可能状態２０６と、ＣＰＵ１１２のアクセス実行状態２０４は、ＤＳＰ１１８のアクセス禁止状態２０８と、必ずしも一致する訳ではないが、大凡対応していることとなる。

ここで、ＤＳＰ１１８のアクセス可能状態２０６に対して、ＣＰＵ１１２がアクセス権を要求する形をとったのは、ＣＰＵ１１２によるＰＬＬ出力周波数の設定には時間的な制約がないが、ＤＳＰ１１８による変調やＡＦＣは、その動作自体に即時性が求められ、特に、ＡＦＣにおいては、ＡＦＣによるループバックのタイミングが決まっているからである（例えば、受信データ中のガード領域中やシンクワード中等）。したがって、本実施形態では、ＤＳＰ１１８が変調またはＡＦＣを継続して行っている間に、ＣＰＵ１１２が、ＤＳＰ１１８に変調やＡＦＣを切断してもよいタイミングを確認することとし、ＣＰＵ１１２は、ＤＳＰ１１８からアクセス権が移ったときのみＰＬＬＩＣ１２８にアクセスするとしている。このような状態遷移を実現するための具体的なＰＬＬ切換回路１４６を以下に説明する。

図４は、ＰＬＬ切換回路１４６を説明するための回路図である。ＰＬＬ切換回路１４６は、上述したように、ＣＰＵ１１２と、ＤＳＰ１１８と、中継回路１３２とを含んで構成される。ＣＰＵ１１２とＤＳＰ１１８の間には、２ビット以上の情報の送受信が可能なデータ通信線２２０が設けられている、データ通信線２２０は、アドレス線とデータ線とで構成されていてもよいし、データをシリアル伝送できる構成でもよい。このようにＣＰＵ１１２とＤＳＰ１１８との間にデータ通信線２２０を配することで、図３を用いて説明した状態遷移を確実に行うことができる。

ＣＰＵ１１２とＤＳＰ１１８との状態遷移が確実に行われると、ＣＰＵ１１２からの第１のデータとＤＳＰ１１８からの第２のデータとが衝突しない。したがって、中継回路１３２を構成する論理加算器２２２によって、第１のデータおよび第２のデータを単純に論理加算し（論理和をとり）、ＰＬＬＩＣ１２８に送信することが可能となる。

具体的に、ＰＬＬＩＣ１２８では、分周比Ｎの分解能が、例えば２^１８となっており、その上位側のビットと下位側のビットを２つのポート（DATA）から入力できるように構成されている。したがって、上位側のビットを設定するポートには、選局時におけるＰＬＬ出力周波数の変動幅の大きい（例えば、１５０ＭＨｚ〜３００ＭＨｚ等）、ＣＰＵ１１２の第１のデータ（CPU_DATA）を入力し、下位側のビットを設定するポートは、変調やＡＦＣを実行するための周波数の変動幅の小さい（例えば０Ｈｚ〜１０ｋＨｚ等）、ＤＳＰ１１８の第２のデータ（DSP_DATA）を入力する。ＰＬＬＩＣ１２８のその他のポート（/CLOCK、/CS）は、それぞれ１つしか準備されていないので、論理加算器２２２を通じて、対応するＣＰＵ１１２の第１のデータ（/CPU_CLOCK、/CPU_CHIPSELECT）と、対応するＤＳＰ１１８の第２のデータ（/DSP_CLOCK、/DSP_CHIPSELECT）とを論理加算した信号を入力する。

また、ここでは、第１のデータおよび第２のデータとして、シリアルのデータ信号（DATA）、クロック信号（/CLOCK）、制御信号（/CS）を挙げて説明したが、シリアルまたはパラレルのデータ信号、アドレス信号、制御信号、クロック信号の群から選択される１または複数の信号であってもよい。また、いずれの信号も論理加算器２２２を通じてＰＬＬＩＣ１２８に接続することが可能である。

このように、ＣＰＵ１１２とＤＳＰ１１８とがデータ通信を通じて、互いに状態を確認しつつ、ＰＬＬＩＣ１２８のアクセス権を調停することで、リレーやスイッチ等を用いることなく論理加算器２２２といった非常に簡易な回路でＰＬＬ切換回路１４６を構成することができ、ＣＰＵ１１２の第１のデータとＤＳＰ１１８の第２のデータとが衝突することがなくなる。また、論理加算器２２２は、チャタリングを防止し、第１のデータと第２のデータとの切り換えを安定かつシームレスに行うことができ、さらに、中継回路１３２の占有面積を削減することが可能となる。

図５、図６、図７は、ＣＰＵ１１２およびＤＳＰ１１８の状態遷移を具体的に示したタイミングチャートである。ここでは、上述したデータ通信線２２０を用いてＣＰＵ１１２とＤＳＰ１１８とが調停する例を挙げており、特に、図５では、受信中のＰＬＬ出力周波数の変更を、図６では、受信から送信への変更を、図７では、送信から受信への変更を示している。

図５において、無線通信機１００が受信状態である場合に、受信中のＰＬＬ出力周波数の切換イベントが発生すると、アクセス不実行状態２００のＣＰＵ１１２がデータ通信線２２０を通じて第１の信号をＤＳＰ１１８に出力し、アクセス待機状態２０２に遷移する。第１の信号には、ＡＦＣのオフセットをリセットするコマンド（Reset）と、ＡＦＣの動作を一時停止するコマンド（Pause）とが含まれている。引き続き、ＣＰＵ１１２は、切換後の動作モード（受信）を設定し、第２の信号を待つ。ここでは、ＣＰＵ１１２が第１の信号を送信した際にＤＳＰ１１８がＰＬＬＩＣ１２８にアクセスしている途中であっても、状態遷移が管理されているので、ＰＬＬＩＣ１２８でのデータの衝突は起こらない。

アクセス可能状態２０６のＤＳＰ１１８は、ＡＦＣ動作の停止が完了すると、第２の信号（ACK）をＣＰＵ１１２に送信し、アクセス禁止状態２０８に遷移する。ＣＰＵ１１２は、第２の信号を契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。ＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、ＤＳＰ１１８に第１の信号（Resume）を送信する。ＤＳＰ１１８は、かかる第１の信号を通じてアクセス可能状態２０６に遷移し、ＡＦＣ（第２のデータの設定）を再開する。

図６において、無線通信機１００が受信状態から送信状態に変更される場合に、ＰＴＴ１１０の操作入力を検知すると、アクセス不実行状態２００のＣＰＵ１１２がデータ通信線２２０を通じて第１の信号をＤＳＰ１１８に出力し、アクセス待機状態２０２に遷移する。第１の信号には、２つのコマンド（Reset, Pause）が含まれている。引き続き、ＣＰＵ１１２は、切換後の動作モード（送信）を設定し、第２の信号を待つ。

アクセス可能状態２０６のＤＳＰ１１８は、ＡＦＣ動作の停止が完了すると、第２の信号（ACK）をＣＰＵ１１２に送信し、アクセス禁止状態２０８に遷移する。ＣＰＵ１１２は、第２の信号を契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。ＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、ＤＳＰ１１８に第１の信号（送信開始）を送信する。ＤＳＰ１１８は、かかる第１の信号を通じてアクセス可能状態２０６に遷移し、送信時の変調を開始する。

図７において、無線通信機１００が送信状態から受信状態に変更される場合に、ＰＴＴ１１０の操作入力の完了を検知すると、アクセス不実行状態２００のＣＰＵ１１２がデータ通信線２２０を通じて第１の信号をＤＳＰ１１８に出力し、アクセス待機状態２０２に遷移する。第１の信号には、２つのコマンド（Reset, Pause）が含まれている。引き続き、ＣＰＵ１１２は、切換後の動作モード（受信）を設定し、第２の信号を待つ。

アクセス可能状態２０６のＤＳＰ１１８は、変調動作の停止が完了すると、第２の信号（ACK）をＣＰＵ１１２に送信し、アクセス禁止状態２０８に遷移する。ＣＰＵ１１２は、第２の信号を契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。ＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、ＤＳＰ１１８に第１の信号（Resume）を送信する。ＤＳＰ１１８は、かかる第１の信号を通じてアクセス可能状態２０６に遷移し、ＡＦＣを開始する。

図４〜図７では、第１の信号と第２の信号を、それぞれ、データ通信線２２０で送信する例を挙げたが、かかる場合に限らず、両信号を、制御ポートを通じて行ってもよい。

図８は、ＰＬＬ切換回路１４６の他の例を説明するための回路図である。ＰＬＬ切換回路１４６は、図４で説明したＰＬＬ切換回路１４６とほぼ等しいが、ＣＰＵ１１２とＤＳＰ１１８との間に、１ビットの情報を伝送する単方向の制御ポートが２本設けられている点で異なる。ここでは、図４で既に説明した構成要素については、実質的に機能が等しいので、その説明を省略する。

制御ポート２２４では、ＣＰＵ１１２からＤＳＰ１１８に第１の信号（HOST_RDY）が送信され、第１の信号は、信号の立ち下がりで、ＣＰＵ１１２がアクセス実行状態２０４への遷移を要求していることを示し、信号の立ち上がりで、ＣＰＵ１１２のアクセス実行状態２０４の終了を示す。また、制御ポート２２６では、ＤＳＰ１１８からＣＰＵ１１２に第２の信号（DSP_ST）が送信され、第２の信号は、信号の立ち下がりでＤＳＰ１１８がアクセス可能状態２０６からアクセス禁止状態２０８へ遷移したことを示し、信号の立ち上がりでＤＳＰ１１８がアクセス禁止状態２０８からアクセス可能状態２０６へ遷移したことを示す。

ＣＰＵ１１２は、ＰＬＬＩＣ１２８へのアクセスを試みる場合、ＨＩＧＨに維持している第１の信号をＬＯＷに落とし、第２の信号がＬＯＷになったのを検知してＰＬＬＩＣ１２８にアクセスする。ＤＳＰ１１８は、第１の信号がＨＩＧＨであり、自体の第２信号をＨＩＧＨに維持している間、いつでもＰＬＬＩＣ１２８にアクセスでき、ＣＰＵ１１２にＰＬＬＩＣ１２８のアクセス権を譲る場合にのみ第２信号をＬＯＷに落とす。

図９、図１０、図１１は、ＣＰＵ１１２およびＤＳＰ１１８の状態遷移の他の例を具体的に示したタイミングチャートである。ここでは、上述した２本の制御ポート２２４、２２６およびデータ通信線２２０を用いてＣＰＵ１１２とＤＳＰ１１８とが調停する例を挙げており、特に、図９では、受信中のＰＬＬ出力周波数の変更を、図１０では、受信から送信への変更を、図１１では、送信から受信への変更を示している。

図９において、無線通信機１００が受信状態である場合に、受信中のＰＬＬ出力周波数の切換イベントが発生すると、アクセス不実行状態２００のＣＰＵ１１２が制御ポート２２４を通じて第１の信号（HOST_RDY）をＬＯＷに落としてアクセス待機状態２０２に遷移する。アクセス可能状態２０６のＤＳＰ１１８は、常に第１の信号（HOST_RDY）をモニタしており、第１の信号（HOST_RDY）がＬＯＷになった後、ＡＦＣ動作の停止が完了すると、制御ポート２２６を通じて第２の信号（DSP_ST）をＬＯＷに落とし、アクセス禁止状態２０８に遷移する。

ＣＰＵ１１２は、第２の信号（DSP_ST）がＬＯＷになったのを契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。このとき、ＣＰＵ１１２は、ＡＦＣのオフセットをリセットするコマンド（Reset）と、ＡＦＣの動作を一時停止するコマンド（Pause）とをデータ通信線２２０を通じてＤＳＰ１１８に送信し、さらに切換後の動作モード（受信）を設定する。そうするとＤＳＰ１１８は、応答コマンド（ACK）をＣＰＵ１１２に返信する。続いてＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、制御ポート２２４を通じて第１の信号（HOST_RDY）をＨＩＧＨに戻す。ＤＳＰ１１８は、かかる第１の信号（HOST_RDY）を通じてアクセス可能状態２０６に遷移し、第２の信号（DSP_ST）をＨＩＧＨに戻してＡＦＣを再開する。

図１０において、無線通信機１００が受信状態から送信状態に変更される場合に、ＰＴＴ１１０の操作入力を検知すると、アクセス不実行状態２００のＣＰＵ１１２が制御ポート２２４を通じて第１の信号（HOST_RDY）をＬＯＷに落としてアクセス待機状態２０２に遷移する。アクセス可能状態２０６のＤＳＰ１１８は、常に第１の信号（HOST_RDY）をモニタしており、第１の信号（HOST_RDY）がＬＯＷになった後、ＡＦＣ動作の停止が完了すると、制御ポート２２６を通じて第２の信号（DSP_ST）をＬＯＷに落とし、アクセス禁止状態２０８に遷移する。

ＣＰＵ１１２は、第２の信号（DSP_ST）がＬＯＷになったのを契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。このとき、ＣＰＵ１１２は、２つのコマンド（Reset, Pause）をデータ通信線２２０を通じてＤＳＰ１１８に送信し、さらに切換後の動作モード（送信）を設定する。そうするとＤＳＰ１１８は、応答コマンド（ACK）をＣＰＵ１１２に返信する。続いてＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、制御ポート２２４を通じて第１の信号（HOST_RDY）をＨＩＧＨに戻す。ＤＳＰ１１８は、かかる第１の信号（HOST_RDY）を通じてアクセス可能状態２０６に遷移し、第２の信号（DSP_ST）をＨＩＧＨに戻してＡＦＣを開始する。

図１１において、無線通信機１００が送信状態から受信状態に変更される場合に、ＰＴＴ１１０の操作入力の完了を検知すると、アクセス不実行状態２００のＣＰＵ１１２が制御ポート２２４を通じて第１の信号（HOST_RDY）をＬＯＷに落としてアクセス待機状態２０２に遷移する。アクセス可能状態２０６のＤＳＰ１１８は、常に第１の信号（HOST_RDY）をモニタしており、第１の信号（HOST_RDY）がＬＯＷになった後、変調動作の停止が完了すると、制御ポート２２６を通じて第２の信号（DSP_ST）をＬＯＷに落とし、アクセス禁止状態２０８に遷移する。

ＣＰＵ１１２は、第２の信号（DSP_ST）がＬＯＷになったのを契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。このとき、ＣＰＵ１１２は、２つのコマンド（Reset, Pause）をデータ通信線２２０を通じてＤＳＰ１１８に送信し、さらに切換後の動作モード（受信）を設定する。そうするとＤＳＰ１１８は、応答コマンド（ACK）をＣＰＵ１１２に返信する。続いてＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、制御ポート２２４を通じて第１の信号（HOST_RDY）をＨＩＧＨに戻す。ＤＳＰ１１８は、かかる第１の信号（HOST_RDY）を通じてアクセス可能状態２０６に遷移し、第２の信号（DSP_ST）をＨＩＧＨに戻してＡＦＣを開始する。

このような制御ポート２２４、２２６では、１ビットのデータのみを送受信するので、データ通信線２２０のように送受信したデータの内容を解読する必要がない。したがって、その分、処理時間を短縮でき、ＣＰＵ１１２とＤＳＰ１１８との調停をスムーズに行うことが可能となる。

図４〜図７では、第１の信号と第２の信号を、それぞれ、データ通信線２２０で送信する例を挙げ、図８〜図１１では、第１の信号と第２の信号を、それぞれ、２本の制御ポート２２４，２２６を通じて行う例を挙げたが、制御ポートは必ずしも２本である必要はなく、１本でも、３本以上でもよい。また、第１の信号と第２の信号の機能さえ満たせば、データ通信線２２０と制御ポート２２４、２２６との組み合わせを適用することができる。

図１２は、ＣＰＵ１１２およびＤＳＰ１１８の状態遷移の他の例を具体的に示したタイミングチャートである。図１２では、ＣＰＵ１１２からＤＳＰ１１８に第１の信号（HOST_RDY）を送信するための制御ポート２２４のみがデータ通信線２２０と並列に配され、ＤＳＰ１１８からＣＰＵ１１２への制御ポート２２６は配されていない。

例えば、図１２において、無線通信機１００が受信状態である場合に、受信中のＰＬＬ出力周波数の切換イベントが発生すると、アクセス不実行状態２００のＣＰＵ１１２が制御ポート２２４を通じて第１の信号（HOST_RDY）をＬＯＷに落としてアクセス待機状態２０２に遷移する。このときＣＰＵ１１２は、２つのコマンド（Reset, Pause）を送信し、切換後の動作モード（受信）を設定して、第２の信号（ACK）を待つ。ここでも、ＣＰＵ１１２が第１の信号（HOST_RDY）を送信した際にＤＳＰ１１８がＰＬＬＩＣ１２８にアクセスしている途中であっても、状態遷移が管理されているので、ＰＬＬＩＣ１２８での衝突は起こらない。

アクセス可能状態２０６のＤＳＰ１１８は、ＡＦＣ動作の停止が完了すると、第２の信号（ACK）をＣＰＵ１１２に送信し、アクセス禁止状態２０８に遷移する。ＣＰＵ１１２は、第２の信号（ACK）を契機にアクセス実行状態２０４に遷移し、ＰＬＬＩＣ１２８に第１のデータを設定する。ＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了すると、アクセス不実行状態２００に遷移し、制御ポート２２４を通じて第１の信号（HOST_RDY）をＨＩＧＨに戻す。ＤＳＰ１１８は、かかる第１の信号（HOST_RDY）を通じてアクセス可能状態２０６に遷移し、ＡＦＣを再開する。

以上、説明したＰＬＬ切換回路１４６の動作によって、ＰＬＬＩＣ１２８における分周比を設定するデータの衝突を防止し、また、より狭い周波数偏差の要求に応えることが可能となる。また、ＣＰＵ１１２やＤＳＰ１１８とＰＬＬＩＣ１２８とを中継する中継回路１３２を論理加算器２２２のような簡易な回路で構成することができるので、コストを低減でき、回路の信頼性の向上を図ることが可能となる。

（プライオリティスキャン）
ところで、無線通信機１００の選局動作の一つにプライオリティスキャン動作がある。このプライオリティスキャン動作は、任意のチャンネルにおいて受信信号を検波している最中に、特定のチャンネルに所望する受信信号が存在するか否かを定期的に確認し、所望する受信信号が存在しない場合には元のチャンネルに戻って検波を継続し、所望する受信信号が存在していれば、その特定のチャンネルを維持して検波を開始する動作を言う。

近年では送受信電波の狭帯域化によりデジタル化が進んでおり、特にデジタル信号の復調において、周波数追従性能が重要視されている。そこで、プライオリティスキャン動作のように、特定のチャンネルへの選局時および選局前の元チャンネルへの復帰時の効率的な周波数追従が必要となる。そこで、プライオリティスキャン時において、ＣＰＵ１１２は、ＤＳＰ１１８にアクセス実行状態２０４への遷移を要求する際、ＤＳＰ１１８におけるＰＬＬＩＣ１２８に設定している分周比のリセットを行わず、また、ＤＳＰ１１８によるＡＦＣの開始を制限する。以下、図を用いて具体的に説明する。

図１３は、プライオリティスキャン時におけるＣＰＵ１１２およびＤＳＰ１１８の状態遷移を具体的に示したタイミングチャートである。図１３において、無線通信機１００が受信状態である場合に、受信中のＰＬＬ出力周波数の切換イベントが発生すると、アクセス不実行状態２００のＣＰＵ１１２がデータ通信線２２０を通じて第１の信号をＤＳＰ１１８に出力し、アクセス待機状態２０２に遷移する。ただし、図５の場合と異なり、第１の信号には、ＡＦＣの動作を一時停止するコマンド（Pause）が含まれるのみであり、ＡＦＣのオフセットをリセットするコマンド（Reset）を含まない。引き続き、ＣＰＵ１１２は、切換後の動作モード（受信）を設定し、第２の信号（ACK）を待つ。ここでも、ＣＰＵ１１２が第１の信号を送信した際にＤＳＰ１１８がＰＬＬＩＣ１２８にアクセスしている途中であっても、状態遷移が管理されているので、ＰＬＬＩＣ１２８での衝突は起こらない。

アクセス可能状態２０６のＤＳＰ１１８は、ＡＦＣ動作の停止が完了すると、第２の信号（ACK）をＣＰＵ１１２に送信し、アクセス禁止状態２０８に遷移する。ＣＰＵ１１２は、第２の信号（ACK）を契機にアクセス実行状態２０４に遷移し、特定のチャンネルの選局動作として、ＰＬＬＩＣ１２８に第１のデータを設定する。ＣＰＵ１１２は、ＰＬＬＩＣ１２８の設定を完了し、所望する受信信号が存在しない場合（スケルチが検出されない場合）、元のチャンネルの選局動作として、ＰＬＬＩＣ１２８に第１のデータを設定し、アクセス不実行状態２００に遷移し、ＤＳＰ１１８に第１の信号（復帰要求およびResume）を送信する。ＤＳＰ１１８は、かかる第１の信号を通じてアクセス可能状態２０６に遷移し、ＡＦＣを再開する。このように、特定のチャンネルから元のチャンネルにループバックした場合、上述したように、ＡＦＣのリセットが実行されていないので、ＡＦＣは切換前の元のチャンネルのオフセットが維持され、ＡＦＣ動作の目標周波数に短時間で収束する。

また、ＣＰＵ１１２は、特定のチャンネルのＰＬＬ出力周波数を設定する際、ＰＬＬＩＣ１２８に対して周波数オフセットを「０」に設定する。これは、ＤＳＰ１１８における周波数オフセットをリセットしないこととしたので、特定のチャンネルへの周波数の追従において、その周波数オフセットに偏らず、スケルチを判定するためである。こうして、プライオリティスキャンにおいて元のチャンネルに戻った場合においても、保持した周波数オフセットを用いて適切に周波数追従が行われ、プライオリティスキャン動作を効率的に遂行することが可能となる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる実施形態に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、ＰＬＬ回路を利用して変調やＡＦＣを行う無線通信機に利用することができる。

１００ …無線通信機
１１２ …ＣＰＵ（演算制御部）
１１８ …ＤＳＰ（信号処理部）
１２４ …ＶＣＯ
１２８ …ＰＬＬＩＣ
１３０ …ループフィルタ
１４４ …ＰＬＬ回路（信号発生器）
１４６ …ＰＬＬ切換回路
２００ …アクセス不実行状態
２０２ …アクセス待機状態
２０４ …アクセス実行状態
２０６ …アクセス可能状態
２０８ …アクセス禁止状態
２２０ …データ通信線
２２２ …論理加算器
２２４、２２６ …制御ポート

Claims

任意の周波数データを設定することにより出力周波数が一意的に決定される信号発生器と、
前記信号発生器に前記出力周波数を設定する第１のデータを出力し、少なくとも前記信号発生器へのアクセス不実行状態と、アクセス待機状態と、アクセス実行状態との３つの状態を遷移する演算制御部と、
前記出力周波数を増加もしくは減少させるため前記信号発生器に設定する第２のデータを出力し、少なくとも、前記信号発生器のアクセス可能状態と、アクセス禁止状態との２つの状態を遷移する信号処理部と、
を備え、
前記信号発生器は、電圧制御発振器を制御対象としたＰＬＬ回路であり、
前記第１および第２のデータはＰＬＬ回路の分周器への分周比の設定データであって、
前記演算制御部は、前記アクセス実行状態への遷移を要求すると共に前記アクセス実行状態の終了を示す第１の信号を前記信号処理部に送信し、
前記信号処理部は、前記アクセス可能状態と前記アクセス禁止状態との状態の遷移を示す第２の信号を前記演算制御部に送信することを特徴とする無線通信機。
前記演算制御部により設定される前記出力周波数の信号は、前記無線通信機の送信信号を構成する一部もしくは受信周波数を復調するための信号であり、
前記信号処理部により設定される前記第２のデータは、
前記無線通信機の送信においては、前記信号処理部により前記出力周波数を増加もしくは減少させることにより変調を行うためのデータであり、
前記無線通信機の受信においては、前記信号処理部により前記出力周波数を増加もしくは減少させることによりＡＦＣ処理を行うためのデータであることを特徴とする請求項１に記載の無線通信機。
前記第１の信号と前記第２の信号は、それぞれ、データ通信線または制御ポートのいずれかを通じて送信されることを特徴とする請求項１または２に記載の無線通信機。
前記第１のデータと前記第２のデータとを論理加算し前記信号発生器に送信する論理加算器をさらに備えることを特徴とする請求項１から３のいずれか１項に記載の無線通信機。
前記第１のデータおよび前記第２のデータは、データ信号、アドレス信号、制御信号、クロック信号の群から選択される１または複数の信号であることを特徴とする請求項１から４のいずれか１項に記載の無線通信機。
前記演算制御部は、前記アクセス実行状態への遷移を要求する際、前記信号処理部における前記信号発生器に設定している分周比のリセットおよび前記信号処理部によるＡＦＣを制限することを特徴とする請求項１から５のいずれか１項に記載の無線通信機。