JPH0761010B2 - 位相同期ル−プを用いた周波数シンセサイザ - Google Patents
位相同期ル−プを用いた周波数シンセサイザInfo
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- JPH0761010B2 JPH0761010B2 JP62189951A JP18995187A JPH0761010B2 JP H0761010 B2 JPH0761010 B2 JP H0761010B2 JP 62189951 A JP62189951 A JP 62189951A JP 18995187 A JP18995187 A JP 18995187A JP H0761010 B2 JPH0761010 B2 JP H0761010B2
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Description
【発明の詳細な説明】 〔概要〕 位相同期ループを間欠動作させると共に、動作時に所望
の周波数を発生出力する位相同期ループを用いた周波数
シンセサイザに関し、 位相同期ループの各動作開始時の出力信号周波数の変動
を最小にし、かつ、同期完了までの時間を短縮すること
を目的とし、 ２値の制御信号と電圧制御発振器又は基準発振器の出力
信号とが夫々供給され、該制御信号が第１の論理値のと
き基準分周器及び比較分周器のうちの一方の第１の分周
器を動作休止状態とし、該制御信号が第２の論理値のと
きは該電圧制御発振器又は基準発振器の出力信号を通過
出力させて該第１の分周器の分周動作を開始させる第１
の制御回路と、該制御信号が該第１の論理値のとき前記
基準分周器及び比較分周器のうちの他方の第２の分周器
をリセットし、該制御信号が該第２の論理値に変化した
ときは該第１の分周器からの最初の出力信号に基づいて
該第２の分周器のリセットを解除して分周動作を開始さ
せる第２の制御回路と、該制御信号，該第２の分周器の
入力信号及び該第２の制御回路の出力信号が夫々供給さ
れ、該第２の分周器の分周動作開始時点と該制御信号が
該第１の論理値となったときに夫々レベル変化する信号
を出力する第３の制御回路と、該第３の制御回路の出力
信号と該第２の分周器の出力信号との論理和をとり、該
第２の分周器の分周動作開始直後に強制的に信号を出力
し、それ以降は該第２の分周器の出力信号を通過させて
前記位相比較器へ供給する論理和回路と、該位相比較器
の出力信号を該第２の分周器のリセット期間中阻止し、
リセット解除期間中通過させるゲート回路とを設けるよ
うに構成する。
の周波数を発生出力する位相同期ループを用いた周波数
シンセサイザに関し、 位相同期ループの各動作開始時の出力信号周波数の変動
を最小にし、かつ、同期完了までの時間を短縮すること
を目的とし、 ２値の制御信号と電圧制御発振器又は基準発振器の出力
信号とが夫々供給され、該制御信号が第１の論理値のと
き基準分周器及び比較分周器のうちの一方の第１の分周
器を動作休止状態とし、該制御信号が第２の論理値のと
きは該電圧制御発振器又は基準発振器の出力信号を通過
出力させて該第１の分周器の分周動作を開始させる第１
の制御回路と、該制御信号が該第１の論理値のとき前記
基準分周器及び比較分周器のうちの他方の第２の分周器
をリセットし、該制御信号が該第２の論理値に変化した
ときは該第１の分周器からの最初の出力信号に基づいて
該第２の分周器のリセットを解除して分周動作を開始さ
せる第２の制御回路と、該制御信号，該第２の分周器の
入力信号及び該第２の制御回路の出力信号が夫々供給さ
れ、該第２の分周器の分周動作開始時点と該制御信号が
該第１の論理値となったときに夫々レベル変化する信号
を出力する第３の制御回路と、該第３の制御回路の出力
信号と該第２の分周器の出力信号との論理和をとり、該
第２の分周器の分周動作開始直後に強制的に信号を出力
し、それ以降は該第２の分周器の出力信号を通過させて
前記位相比較器へ供給する論理和回路と、該位相比較器
の出力信号を該第２の分周器のリセット期間中阻止し、
リセット解除期間中通過させるゲート回路とを設けるよ
うに構成する。
本発明は位相同期ループを用いた周波数シンセサイザに
係り、特に位相同期ループを間欠動作させるとともに、
動作時に所望の周波数を発生出力する周波数シンセサイ
ザに関する。
係り、特に位相同期ループを間欠動作させるとともに、
動作時に所望の周波数を発生出力する周波数シンセサイ
ザに関する。
位相同期ループ（PLL:Phase Locked Loop）を用いた周
波数シンセサイザの中には、回路全体の消費電力を抑え
るため、PLLを間欠動作させるものが知られている。
波数シンセサイザの中には、回路全体の消費電力を抑え
るため、PLLを間欠動作させるものが知られている。
この間欠動作型PLL周波数シンセサイザでは、動作停止
の方法として、 PLL内の電圧制御発振器（VCO:Voltage Controlled Os
cilator）以外の回路の電源を切り、VCOの入力制御電圧
は低域フィルタの時定数で保持し、VCOの出力発振周波
数をPLLのロック時の周波数に近似させた周波数にして
おく方法、 VCOも含めてPLL全回路の電源電圧を切る方法（従っ
て、この場合はVCOは発振していない）のいずれかを採
用している。
の方法として、 PLL内の電圧制御発振器（VCO:Voltage Controlled Os
cilator）以外の回路の電源を切り、VCOの入力制御電圧
は低域フィルタの時定数で保持し、VCOの出力発振周波
数をPLLのロック時の周波数に近似させた周波数にして
おく方法、 VCOも含めてPLL全回路の電源電圧を切る方法（従っ
て、この場合はVCOは発振していない）のいずれかを採
用している。
動作停止方法として上記のいずれの方法を用いたとして
も、電源を再投入してPLLの動作を再開する時には、VCO
の出力発振数が大きく変動しないことが必要とされる。
も、電源を再投入してPLLの動作を再開する時には、VCO
の出力発振数が大きく変動しないことが必要とされる。
第７図は従来の周波数シンセサイザの一例のブロック図
を示す。同図中、基準発振器１より取り出された基準信
号は基準分周器２により周波数を1/R倍に分周された後
位相比較器３に基準信号fRとして供給され、ここで後述
の比較分周器４よりの比較信号fVと位相比較される。
を示す。同図中、基準発振器１より取り出された基準信
号は基準分周器２により周波数を1/R倍に分周された後
位相比較器３に基準信号fRとして供給され、ここで後述
の比較分周器４よりの比較信号fVと位相比較される。
位相比較器３は２つの出力端子を有しており、上記基準
信号fRと比較信号fVが同一周波数位相が一致している場
合はそれら２つの出力端子に夫々ハイレベルの信号を出
力し、基準信号fRと比較信号fVの一方が他方に比べて周
波数が高いか位相が進んでいる場合（又は周波数が低い
か位相が遅れている場合）はそれら２つの出力端子の一
方がハイレベルで他方がローレベル（又は一方がローレ
ベルで、他方がハイレベル）となる。
信号fRと比較信号fVが同一周波数位相が一致している場
合はそれら２つの出力端子に夫々ハイレベルの信号を出
力し、基準信号fRと比較信号fVの一方が他方に比べて周
波数が高いか位相が進んでいる場合（又は周波数が低い
か位相が遅れている場合）はそれら２つの出力端子の一
方がハイレベルで他方がローレベル（又は一方がローレ
ベルで、他方がハイレベル）となる。
チャージポンプ５は位相比較器３の上記の２出力信号が
供給され、それらの論理値の組合わせに応じて異なるレ
ベルの信号を低域フィルタ（LPF）６へ出力する。この
低域フィルタ６により高周波成分を除去されて取り出さ
れた位相誤差電圧はVCO7に制御電圧として印加され、そ
の出力発振周波数fVC0を可変制御する。
供給され、それらの論理値の組合わせに応じて異なるレ
ベルの信号を低域フィルタ（LPF）６へ出力する。この
低域フィルタ６により高周波成分を除去されて取り出さ
れた位相誤差電圧はVCO7に制御電圧として印加され、そ
の出力発振周波数fVC0を可変制御する。
この発振周波数fVC0は比較分周器４により1/N倍の周波
数に分周された後、比較信号fVとして位相比較器３に帰
還される。なお、破線で囲んだ回路部９は集積回路（I
C）化可能である。
数に分周された後、比較信号fVとして位相比較器３に帰
還される。なお、破線で囲んだ回路部９は集積回路（I
C）化可能である。
このような構成のPLLにおいて、VCO7からは基準信号fR
に位相同期した、周波数fVC0（＝Ｎ・fR）の信号が出力
端子８へ取り出される。従って、比較分周器４を例えば
プログラマブルカウンタで構成し、その分周比Ｎを外部
制御信号によって任意の値に可変することにより、出力
端子８に所望の周波数の信号を取り出すことができる。
に位相同期した、周波数fVC0（＝Ｎ・fR）の信号が出力
端子８へ取り出される。従って、比較分周器４を例えば
プログラマブルカウンタで構成し、その分周比Ｎを外部
制御信号によって任意の値に可変することにより、出力
端子８に所望の周波数の信号を取り出すことができる。
このようなPLL周波数シンセサイザの消費電力を抑える
ため、一定期間毎に動作と動作休止とを交互に繰り返す
間欠動作を行なった場合、従来は動作休止状態から動作
状態へ切換わった時点で、何らかの方法で基準信号fRと
比較信号fVとを同一周波数にしたとしても、両信号の相
対的な位相関係が不定であった。
ため、一定期間毎に動作と動作休止とを交互に繰り返す
間欠動作を行なった場合、従来は動作休止状態から動作
状態へ切換わった時点で、何らかの方法で基準信号fRと
比較信号fVとを同一周波数にしたとしても、両信号の相
対的な位相関係が不定であった。
このため、位相比較器３に供給される基準信号fRと比較
信号fVとが、第８図に示す如く位相差が大きくなってい
る状態で動作が再開されることがあり、この場合には上
記の両信号fR及びfVの位相差をなくすようにPLLが動作
するために、VCO7の出力発振周波数fVC0が動作再開直後
大きく変化し、また同期状態にロックするまでの時間が
長くかかってしまう。
信号fVとが、第８図に示す如く位相差が大きくなってい
る状態で動作が再開されることがあり、この場合には上
記の両信号fR及びfVの位相差をなくすようにPLLが動作
するために、VCO7の出力発振周波数fVC0が動作再開直後
大きく変化し、また同期状態にロックするまでの時間が
長くかかってしまう。
本発明は上記の点に鑑みて創作されたもので、PLLの各
動作開始時の出力信号周波数の変動を最小にし、かつ、
同期完了までの時間を短縮することが可能な、位相同期
ループを用いた周波数シンセサイザを提供することを目
的とする。
動作開始時の出力信号周波数の変動を最小にし、かつ、
同期完了までの時間を短縮することが可能な、位相同期
ループを用いた周波数シンセサイザを提供することを目
的とする。
第１図は本発明の原理ブロック図を示す。基準発振器1,
基準分周器2,位相比較器3,比較分周器4,チャージポンプ
5,低域フィルタ６及び電圧制御発振器７は位相同期ルー
プ（PLL）を構成している。
基準分周器2,位相比較器3,比較分周器4,チャージポンプ
5,低域フィルタ６及び電圧制御発振器７は位相同期ルー
プ（PLL）を構成している。
このPLLによる周波数シンセサイザにおいて、本発明は
第１の制御回路13,第２の制御回路14,第３の制御回路1
5,論理和回路16及びゲート回路17を設けたものである。
第１の制御回路13,第２の制御回路14,第３の制御回路1
5,論理和回路16及びゲート回路17を設けたものである。
第１の制御回路13は制御信号が第１の論理値のとき比較
分周器４及び基準分周器２のうちの一方の第１の分周器
11を動作休止状態とし、制御信号が第２の論理値のとき
電圧制御発振器７又は基準発振器１の出力信号を通過出
力させて第１の分周器11の分周動作を開始させる。
分周器４及び基準分周器２のうちの一方の第１の分周器
11を動作休止状態とし、制御信号が第２の論理値のとき
電圧制御発振器７又は基準発振器１の出力信号を通過出
力させて第１の分周器11の分周動作を開始させる。
第２の制御回路14は制御信号が第１の論理値のとき比較
分周器４及び基準分周器２のうち他方の第２の分周器12
をリセットし、制御信号が第２の論理値に変化したとき
は第１の分周器11からの最初の出力信号に基づいて第２
の分周器12のリセットを解除して分周動作を開始させ
る。
分周器４及び基準分周器２のうち他方の第２の分周器12
をリセットし、制御信号が第２の論理値に変化したとき
は第１の分周器11からの最初の出力信号に基づいて第２
の分周器12のリセットを解除して分周動作を開始させ
る。
第３の制御回路15は第２の分周器12の分周動作開始時点
と制御信号が第１の論理値となったときに夫々レベル変
化する信号を出力する。
と制御信号が第１の論理値となったときに夫々レベル変
化する信号を出力する。
論理和回路16は第２の分周器12の分周動作開始直後に強
制的に信号を出力して位相比較器３へ供給するが、それ
以降は第２の分周器12の出力信号を通過させる。
制的に信号を出力して位相比較器３へ供給するが、それ
以降は第２の分周器12の出力信号を通過させる。
ゲート回路17は位相比較器３の出力信号は第２の分周器
12のリセット期間中阻止する。
12のリセット期間中阻止する。
〔作用〕 制御信号が第１の論理値のときは、第１の分周器11（例
えば比較分周器４）が第１の制御回路13によりその動作
を休止せしめられており、また、第２の制御回路14によ
り第２の分周器12（例えば基準分周器２）がリセット状
態とされ、かつ、ゲート回路17により位相比較器３の出
力信号の伝送が阻止される。従って、この制御信号が第
１の論理値の期間中は、PLL周波数シンセサイザはその
動作が休止せしめられる。
えば比較分周器４）が第１の制御回路13によりその動作
を休止せしめられており、また、第２の制御回路14によ
り第２の分周器12（例えば基準分周器２）がリセット状
態とされ、かつ、ゲート回路17により位相比較器３の出
力信号の伝送が阻止される。従って、この制御信号が第
１の論理値の期間中は、PLL周波数シンセサイザはその
動作が休止せしめられる。
これに対し、制御信号が第２の論理値に変化すると、第
１の制御回路13を通過して電圧制御発振器７又は基準発
振器１の出力信号が第１の分周器11に供給されるので、
この第１の分周器11より分周信号が取り出され始める。
この最初の分周信号により第２の制御回路14が第２の分
周器12のリセット状態を解除するので、第２の分周器12
が分周動作を開始する。すると、第３の制御回路15より
第２の分周器12の分周動作開始時点でレベル変化する信
号が取り出されて論理和回路16に供給される。
１の制御回路13を通過して電圧制御発振器７又は基準発
振器１の出力信号が第１の分周器11に供給されるので、
この第１の分周器11より分周信号が取り出され始める。
この最初の分周信号により第２の制御回路14が第２の分
周器12のリセット状態を解除するので、第２の分周器12
が分周動作を開始する。すると、第３の制御回路15より
第２の分周器12の分周動作開始時点でレベル変化する信
号が取り出されて論理和回路16に供給される。
論理和回路16はこの第３の制御回路15の出力信号と第２
の分周器12の出力信号との論理和をとり、第２の分周器
12の動作開始直後に或る幅のパルスを出力して位相比較
器３へ供給し、ここで第１の分周器11よりの分周信号と
位相比較させる。ゲート回路17は第２の分周器12のリセ
ット解除期間中はゲート開状態とされるので、この位相
比較器３の出力誤差信号はゲート回路17を通過してチャ
ージポンプ５へ入り“L",“H",“Z"（ハイインピーダン
ス）の３値に変換され、低域フィルタ６に供給される。
従って、制御信号が第２の論理値になると、このPLL周
波数シンセサイザは動作を行なう。
の分周器12の出力信号との論理和をとり、第２の分周器
12の動作開始直後に或る幅のパルスを出力して位相比較
器３へ供給し、ここで第１の分周器11よりの分周信号と
位相比較させる。ゲート回路17は第２の分周器12のリセ
ット解除期間中はゲート開状態とされるので、この位相
比較器３の出力誤差信号はゲート回路17を通過してチャ
ージポンプ５へ入り“L",“H",“Z"（ハイインピーダン
ス）の３値に変換され、低域フィルタ６に供給される。
従って、制御信号が第２の論理値になると、このPLL周
波数シンセサイザは動作を行なう。
制御信号は第１の論理値と第２の論理値とが交互に現わ
れる２値信号であるから、PLL周波数シンセサイザは動
作休止と動作とを交互に行なう（間欠動作をする）。
れる２値信号であるから、PLL周波数シンセサイザは動
作休止と動作とを交互に行なう（間欠動作をする）。
また、制御信号が第２の論理値に変化すると、第１の分
周器11の動作開始により取り出される最初の分周信号に
より第２の分周器12のリセットが解除されると共に第３
の制御回路15から信号が取り出されるので、上記の最初
の分周信号と略位相が一致する信号を論理和回路16より
取り出すことができる。
周器11の動作開始により取り出される最初の分周信号に
より第２の分周器12のリセットが解除されると共に第３
の制御回路15から信号が取り出されるので、上記の最初
の分周信号と略位相が一致する信号を論理和回路16より
取り出すことができる。
第２図は本発明の要部の一実施例の回路系統図を示す。
同図中、第１図と同一構成部分には同一符号を付してあ
る。第２図は一つの集積回路（IC）により構成される
が、その入力端子19には間欠動作を制御する制御信号
（パワーセーブコントロール信号）PSが入来する。ま
た、入力端子20には基準発振器１よりの基準周波数XIN
が入来し、入力端子21には電圧制御発振器（VCO）７よ
り発振周波数fIN（＝fVC0）が入来する。
同図中、第１図と同一構成部分には同一符号を付してあ
る。第２図は一つの集積回路（IC）により構成される
が、その入力端子19には間欠動作を制御する制御信号
（パワーセーブコントロール信号）PSが入来する。ま
た、入力端子20には基準発振器１よりの基準周波数XIN
が入来し、入力端子21には電圧制御発振器（VCO）７よ
り発振周波数fIN（＝fVC0）が入来する。
また、基準分周器２及び比較分周器４は本実施例では同
一構成とされており、各々第３図に示す如き回路構成と
されている。第３図において、38は分周すべき信号の入
力端子、391〜39mは入力端子38に対して縦続接続された
全部でｍ個のフリップフロップ、401〜40mは分周比を決
定するｍビットの信号の各ビット入力端子、41はフリッ
プフロップ391〜39mの各Ｑ出力端子の出力信号を各ビッ
トとするｍビットの値が10進数で「４」となっているか
否かを検出する検出回路、42,43及び44は３ビットシフ
トレジスタを構成するＤ型フリップフロップ、45はリセ
ット信号入力端子、46は出力端子である。
一構成とされており、各々第３図に示す如き回路構成と
されている。第３図において、38は分周すべき信号の入
力端子、391〜39mは入力端子38に対して縦続接続された
全部でｍ個のフリップフロップ、401〜40mは分周比を決
定するｍビットの信号の各ビット入力端子、41はフリッ
プフロップ391〜39mの各Ｑ出力端子の出力信号を各ビッ
トとするｍビットの値が10進数で「４」となっているか
否かを検出する検出回路、42,43及び44は３ビットシフ
トレジスタを構成するＤ型フリップフロップ、45はリセ
ット信号入力端子、46は出力端子である。
３ビットシフトレジスタの出力信号であるフリップフロ
ップ44のＱ出力信号は、フリップフロップ391〜39mの各
ロード端子に夫々供給され、端子401〜40mの各ビットの
信号をフリップフロップ391〜39mにロードする。これに
より、分周比がセットされることになる。
ップ44のＱ出力信号は、フリップフロップ391〜39mの各
ロード端子に夫々供給され、端子401〜40mの各ビットの
信号をフリップフロップ391〜39mにロードする。これに
より、分周比がセットされることになる。
本実施例は間欠動作を行なう周波数シンセサイザであっ
て、動作休止期間（以下、これを「待受モード」とい
う）と動作期間（以下、これを「動作モード」という）
とを制御信号PSのレベル（論理値）に応じて交互に繰り
返すから、以下、これらのモードの動作について説明す
る。
て、動作休止期間（以下、これを「待受モード」とい
う）と動作期間（以下、これを「動作モード」という）
とを制御信号PSのレベル（論理値）に応じて交互に繰り
返すから、以下、これらのモードの動作について説明す
る。
待受モード 第２図において、入力端子19に入来する制御信号PSはロ
ーレベルに固定されているので、AND回路22及び23は夫
々入力端子20,21よりの信号XIN,fINの通過を阻止してい
る。このため、基準分周器２及び比較分周器４は夫々分
周動作を休止している。
ーレベルに固定されているので、AND回路22及び23は夫
々入力端子20,21よりの信号XIN,fINの通過を阻止してい
る。このため、基準分周器２及び比較分周器４は夫々分
周動作を休止している。
また、ローレベルの制御信号PSにより、第２の制御回路
14を構成するＤ型フリップフロップ26はリセット状態と
され、かつ、第３の制御回路15を構成するＤ型フリップ
フロップ27はセット状態とされている。
14を構成するＤ型フリップフロップ26はリセット状態と
され、かつ、第３の制御回路15を構成するＤ型フリップ
フロップ27はセット状態とされている。
前記したように、基準分周器２は第３図に示す如き構成
とされており、Ｄ型フリップフロップ26のQ1出力信号が
そのリセット信号入力端子45に供給されるように接続さ
れているので、Ｄ型フリップフロップ26がリセット状態
にある期間はその内部のフリップフロップ43,44がリセ
ット（クリア）状態にあり、またこれによりフリップフ
ロップ391〜39mがロード状態となり、分周比Ｒがセット
される。
とされており、Ｄ型フリップフロップ26のQ1出力信号が
そのリセット信号入力端子45に供給されるように接続さ
れているので、Ｄ型フリップフロップ26がリセット状態
にある期間はその内部のフリップフロップ43,44がリセ
ット（クリア）状態にあり、またこれによりフリップフ
ロップ391〜39mがロード状態となり、分周比Ｒがセット
される。
これに対し、比較分周器４はAND回路23,インバータ24を
通してハイレベルの信号が固定的に供給されており、分
周すべき信号が供給されないだけであるから制御信号PS
がハイレベルからローレベルに変化した時点での状態を
保持している。
通してハイレベルの信号が固定的に供給されており、分
周すべき信号が供給されないだけであるから制御信号PS
がハイレベルからローレベルに変化した時点での状態を
保持している。
また、Ｄ型フリップフロップ27がセット状態とされてい
るので、その▲▼出力信号はローレベルであり、位
相比較器３の出力側に設けられている、ゲート回路17を
構成している２つのAND回路32及び33を夫々ゲート
「閉」状態としている。
るので、その▲▼出力信号はローレベルであり、位
相比較器３の出力側に設けられている、ゲート回路17を
構成している２つのAND回路32及び33を夫々ゲート
「閉」状態としている。
従って、AND回路32の出力信号がインバータ34を介して
ゲートに供給されるＰチャンネルMOS型電界効果トラン
ジスタ（FET）35とAND回路33の出力信号がゲートに供給
されるＮチャンネルMOS型FET36とよりなるチャージポン
プの出力端子37はFET35及び36が共にオフだからハイ・
インピーダンス状態となっている。これにより、この出
力端子37の出力信号が供給される低域フィルタ（第１図
の低域フィルタ６）の出力電圧が、動作モード時の電圧
を保持できる。
ゲートに供給されるＰチャンネルMOS型電界効果トラン
ジスタ（FET）35とAND回路33の出力信号がゲートに供給
されるＮチャンネルMOS型FET36とよりなるチャージポン
プの出力端子37はFET35及び36が共にオフだからハイ・
インピーダンス状態となっている。これにより、この出
力端子37の出力信号が供給される低域フィルタ（第１図
の低域フィルタ６）の出力電圧が、動作モード時の電圧
を保持できる。
動作モード 待受モード時にVCO7の電源電圧VDDを切っている場合
は、この動作モードに移行するには、第４図に示すよう
に時刻t1で電源電圧VDDが印加されてVCO7が動作を開始
し、VCO7より入力端子21へ発振周波数fINが出力され始
めた後で、第４図に示す如く時刻t2で制御信号PSがハイ
レベルとされる。
は、この動作モードに移行するには、第４図に示すよう
に時刻t1で電源電圧VDDが印加されてVCO7が動作を開始
し、VCO7より入力端子21へ発振周波数fINが出力され始
めた後で、第４図に示す如く時刻t2で制御信号PSがハイ
レベルとされる。
制御信号PSがハイレベルになると、フリップフロップ26
がリセット状態を解除され、かつ、フリップフロップ27
がセット状態を解除され、また上記発振周波数fINがAND
回路23を通過し、インバータ24により位相反転された後
比較分周器４に供給され始める。従って、比較分周器４
は直ちに分周動作を、その直前の動作モード時の最後の
状態から引続いて再開する。
がリセット状態を解除され、かつ、フリップフロップ27
がセット状態を解除され、また上記発振周波数fINがAND
回路23を通過し、インバータ24により位相反転された後
比較分周器４に供給され始める。従って、比較分周器４
は直ちに分周動作を、その直前の動作モード時の最後の
状態から引続いて再開する。
これにより、比較分周器４は上記時刻t2以降、インバー
タ24の出力信号のｎ個目（ただし、ｎは１≦ｎ≦Ｎの範
囲の或る値）の立上り入来時点t3でローレベルとなり、
（ｎ＋１）個目の立上り入来時点でハイレベルとなる。
第４図に▲▼で示す比較信号を出力する。なお、AN
D回路23の出力信号を第４図にfIN1で示す。
タ24の出力信号のｎ個目（ただし、ｎは１≦ｎ≦Ｎの範
囲の或る値）の立上り入来時点t3でローレベルとなり、
（ｎ＋１）個目の立上り入来時点でハイレベルとなる。
第４図に▲▼で示す比較信号を出力する。なお、AN
D回路23の出力信号を第４図にfIN1で示す。
この比較信号▲▼は位相比較器３に供給される一
方、インバータ25を通してフリップフロップ26のクロッ
ク端子に印加される。これにより、フリップフロップ26
のQ1出力信号は、第４図に示す如く、比較分周器４が分
周動作を再開して最初の比較信号▲▼を出力した時
点t3でローレベルからハイレベルに変化する。このハイ
レベルQ1出力信号は基準分周器２のリセット状態を解除
する一方、Ｄ型フリップフロップ29のクロック端子に印
加される。
方、インバータ25を通してフリップフロップ26のクロッ
ク端子に印加される。これにより、フリップフロップ26
のQ1出力信号は、第４図に示す如く、比較分周器４が分
周動作を再開して最初の比較信号▲▼を出力した時
点t3でローレベルからハイレベルに変化する。このハイ
レベルQ1出力信号は基準分周器２のリセット状態を解除
する一方、Ｄ型フリップフロップ29のクロック端子に印
加される。
一方、制御信号PSがハイレベルとなると、基準発振器１
よりの第４図に示す基準周波数XINがAND回路22を通過し
て２入力排他的論理和回路30の一方の入力端子とＤ型フ
リップフロップ29のデータ入力端子と夫々に供給され
る。
よりの第４図に示す基準周波数XINがAND回路22を通過し
て２入力排他的論理和回路30の一方の入力端子とＤ型フ
リップフロップ29のデータ入力端子と夫々に供給され
る。
Ｄ型フリップフロップ29と排他的論理和回路30は自動位
相反転回路28を構成しており、この動作について第５図
と共に説明する。Ｄ型フリップフロップ29のデータ入力
端子Ｄと排他的論理和回路30には第５図（ｉ），（ii）
にXINで示す基準周波数が入力される。Ｄ型フリップフ
ロップ29のクロック端子にはフリップフロップ26のQ1出
力信号が供給される。従って、Ｄ型フリップフロップ29
はQ1出力信号の立上り入力時点の基準周波数XINをサン
プリングした如きQ2出力信号をそのＱ出力端子より出力
する。このため、Q1出力信号の立上り入力時点が第５図
（ｉ）に示す如く基準周波数XINのローレベルの期間中
のときはQ2出力信号は同図（ｉ）に示す如くローレベル
となり、第５図（ii）に示す如くXINのハイレベルの期
間中のときはQ2出力信号は同図（ii）に示す如くハイレ
ベルとなる。
相反転回路28を構成しており、この動作について第５図
と共に説明する。Ｄ型フリップフロップ29のデータ入力
端子Ｄと排他的論理和回路30には第５図（ｉ），（ii）
にXINで示す基準周波数が入力される。Ｄ型フリップフ
ロップ29のクロック端子にはフリップフロップ26のQ1出
力信号が供給される。従って、Ｄ型フリップフロップ29
はQ1出力信号の立上り入力時点の基準周波数XINをサン
プリングした如きQ2出力信号をそのＱ出力端子より出力
する。このため、Q1出力信号の立上り入力時点が第５図
（ｉ）に示す如く基準周波数XINのローレベルの期間中
のときはQ2出力信号は同図（ｉ）に示す如くローレベル
となり、第５図（ii）に示す如くXINのハイレベルの期
間中のときはQ2出力信号は同図（ii）に示す如くハイレ
ベルとなる。
Q2出力信号は排他的論理和回路30の他方の入力端子に供
給されるので、排他的論理和回路30の出力信号XIN1は、
Q2出力信号がローレベルのときは第５図（ｉ）に示す如
く基準周波数XINと同相（非反転）の信号となり、Q2出
力信号がハイレベルのときは第５図（ii）に示す如く基
準周波数XINと逆相（反転）の信号となる。このように
して、排他的論理和回路30からはQ1出力信号がハイレベ
ルとなった直後に必ず立上りから始まる基準周波数XIN
と同相又は逆相の信号XIN1が取り出されて基準分周器２
に供給される。
給されるので、排他的論理和回路30の出力信号XIN1は、
Q2出力信号がローレベルのときは第５図（ｉ）に示す如
く基準周波数XINと同相（非反転）の信号となり、Q2出
力信号がハイレベルのときは第５図（ii）に示す如く基
準周波数XINと逆相（反転）の信号となる。このように
して、排他的論理和回路30からはQ1出力信号がハイレベ
ルとなった直後に必ず立上りから始まる基準周波数XIN
と同相又は逆相の信号XIN1が取り出されて基準分周器２
に供給される。
この自動位相反転回路28を設けた理由は、基準分周器２
が入力信号の立上りで動作するので、Q1出力信号が立上
った直後の基準分周器２の入力基準周波数XINのエッジ
を自動的にすべく立上りにすることにより、分周開始時
間を早めるためである。
が入力信号の立上りで動作するので、Q1出力信号が立上
った直後の基準分周器２の入力基準周波数XINのエッジ
を自動的にすべく立上りにすることにより、分周開始時
間を早めるためである。
従って、第４図に示す如くQ1出力信号が立上った時刻t3
の直後の時刻t4で上記の信号XIN1の最初の立上りが基準
分周器２に供給される。また、この信号XIN1の最初の立
上りでＤ型フリップフロップ27によりQ1出力信号がサン
プリングされ、Ｄ型フリップフロップ27のＱ出力端子か
ら第４図に示す如く、時刻t4でハイレベルからローレベ
ルへ変化するQ3出力信号が取り出される。
の直後の時刻t4で上記の信号XIN1の最初の立上りが基準
分周器２に供給される。また、この信号XIN1の最初の立
上りでＤ型フリップフロップ27によりQ1出力信号がサン
プリングされ、Ｄ型フリップフロップ27のＱ出力端子か
ら第４図に示す如く、時刻t4でハイレベルからローレベ
ルへ変化するQ3出力信号が取り出される。
また、基準分周器２は第３に示す如く回路構成とされて
いるから、リセット時にハイレベルであったフリップフ
ロップ42の出力信号が、入力信号XIN1の立上り入来毎に
フリップフロップ43,44へと転送されるので、第４図に
示す如く上記入力信号XIN1の２つ目の立上り入来時刻t5
でそれまでのローレベルからハイレベルへ変化する信号
▲▼を出力する。
いるから、リセット時にハイレベルであったフリップフ
ロップ42の出力信号が、入力信号XIN1の立上り入来毎に
フリップフロップ43,44へと転送されるので、第４図に
示す如く上記入力信号XIN1の２つ目の立上り入来時刻t5
でそれまでのローレベルからハイレベルへ変化する信号
▲▼を出力する。
また、基準分周器２は時刻t3までリセット状態とされて
いたので、上記入力信号XIN1の立上りが時刻t4からＲ個
入来した時刻t6で第４図に示す如くローレベルの分周信
号▲▼を出力し、以下信号XIN1の立上りがＲ個入来
する毎に分周信号▲▼を出力する。
いたので、上記入力信号XIN1の立上りが時刻t4からＲ個
入来した時刻t6で第４図に示す如くローレベルの分周信
号▲▼を出力し、以下信号XIN1の立上りがＲ個入来
する毎に分周信号▲▼を出力する。
２入力OR回路31は上記の分周信号▲▼とQ3出力信号
との論理和をとって位相比較器３へ基準信号として供給
する。従って、このOR回路31からは第４図にＡで示す如
く、時刻t4でローレベルとなり、時刻t5でハイレベルと
なる信号が取り出され、それ以降は基準分周器２の出力
分周信号▲▼がそのまま取り出される。
との論理和をとって位相比較器３へ基準信号として供給
する。従って、このOR回路31からは第４図にＡで示す如
く、時刻t4でローレベルとなり、時刻t5でハイレベルと
なる信号が取り出され、それ以降は基準分周器２の出力
分周信号▲▼がそのまま取り出される。
OR回路31の出力信号Ａの最初の信号は第４図に示す如
く、比較分周器４から最初に出力される比較信号と極め
て僅かな時間（t4−t3）しか遅れていない。すなわち、
位相比較器３には動作モード開始直後には、比較信号▲
▼と強制的に位相整合された基準信号Ａが供給され
ることになる。
く、比較分周器４から最初に出力される比較信号と極め
て僅かな時間（t4−t3）しか遅れていない。すなわち、
位相比較器３には動作モード開始直後には、比較信号▲
▼と強制的に位相整合された基準信号Ａが供給され
ることになる。
位相比較器３の２つの出力信号は上記の位相比較により
少なくともいずれか一方がハイレベルとなるから、時刻
t4でハイレベルとなる▲▼出力信号によりゲート
「開」状態とされているAND回路32,33を通して出力され
ることにより、FET35及び36よりなるチャージポンプの
ハイインピーダンス状態を解除し、通常動作となる。
少なくともいずれか一方がハイレベルとなるから、時刻
t4でハイレベルとなる▲▼出力信号によりゲート
「開」状態とされているAND回路32,33を通して出力され
ることにより、FET35及び36よりなるチャージポンプの
ハイインピーダンス状態を解除し、通常動作となる。
このようにして、動作モード開始時には直ちにPLLがロ
ック状態に入ることができる。
ック状態に入ることができる。
次に動作モードから待受モードへ移行する場合の動作に
ついて第６図と共に説明する。なお、第６図中、第４図
と同一部分の信号波形には同一符号を付してある。この
場合は、第６図に示す如く、時刻taで制御信号PSがロー
レベルとなり、これによりQ1出力信号がローレベルとな
って基準分周器２をリセット状態とし、かつ、▲▼
出力信号がローレベルとなってゲート回路17をゲート
「閉」状態にした後、VCO7の電源電圧VDDが時刻tbで切
断される。
ついて第６図と共に説明する。なお、第６図中、第４図
と同一部分の信号波形には同一符号を付してある。この
場合は、第６図に示す如く、時刻taで制御信号PSがロー
レベルとなり、これによりQ1出力信号がローレベルとな
って基準分周器２をリセット状態とし、かつ、▲▼
出力信号がローレベルとなってゲート回路17をゲート
「閉」状態にした後、VCO7の電源電圧VDDが時刻tbで切
断される。
なお、本発明は上記の実施例に限定されるものではな
く、例えば入力端子20にVCO7の出力発振周波数fINを供
給し、入力端子21に基準発振器１の出力基準周波数XIN
を供給すると共に、基準分周器２と比較分周器４を入替
えた構成としてもよい。
く、例えば入力端子20にVCO7の出力発振周波数fINを供
給し、入力端子21に基準発振器１の出力基準周波数XIN
を供給すると共に、基準分周器２と比較分周器４を入替
えた構成としてもよい。
上述の如く、本発明によれば、動作モード開始直後は位
相比較器に殆ど位相差のない２信号（基準信号と比較信
号）を供給することができるので、VCOの周波数変動を
動作モード開始直後、最小にでき、また極めて短時間で
同期完了できる（ロック状態に入ることができる）等の
特長を有するものである。
相比較器に殆ど位相差のない２信号（基準信号と比較信
号）を供給することができるので、VCOの周波数変動を
動作モード開始直後、最小にでき、また極めて短時間で
同期完了できる（ロック状態に入ることができる）等の
特長を有するものである。
第１図は本発明の原理ブロック図、 第２図は本発明の要部の一実施例の回路系統図、 第３図は第２図の要部の回路図、 第４図は第２図の動作開始時の各部の信号波形図、 第５図は第２図中の自動位相反転回路の動作説明要信号
波形図、 第６図は第２図の動作休止時の各部の信号波形図、 第７図は従来の周波数シンセサイザの一例のブロック
図、 第８図は第７図中の位相比較器の一例の入力信号波形図
である。 図において、 １は基準発振器、 ２は基準分周器、 ３は位相比較器、 ４は比較分周器、 ５はチャージポンプ、 ６は低域フィルタ、 ７は電圧制御発振器（VCO）、 11は第１の分周器、 12は第２の分周器、 13は第１の制御回路、 14は第２の制御回路、 15は第３の制御回路、 16は論理和回路、 17はゲート回路、 19は制御信号入力端子、 20は基準周波数入力端子 21は電圧制御発振器の出力発振周波数出力端子、 28は自動位相反転回路 を示す。
波形図、 第６図は第２図の動作休止時の各部の信号波形図、 第７図は従来の周波数シンセサイザの一例のブロック
図、 第８図は第７図中の位相比較器の一例の入力信号波形図
である。 図において、 １は基準発振器、 ２は基準分周器、 ３は位相比較器、 ４は比較分周器、 ５はチャージポンプ、 ６は低域フィルタ、 ７は電圧制御発振器（VCO）、 11は第１の分周器、 12は第２の分周器、 13は第１の制御回路、 14は第２の制御回路、 15は第３の制御回路、 16は論理和回路、 17はゲート回路、 19は制御信号入力端子、 20は基準周波数入力端子 21は電圧制御発振器の出力発振周波数出力端子、 28は自動位相反転回路 を示す。
Claims (3)
- 【請求項１】基準分周器（２）よりの基準信号と、電圧
制御発振器（７）の出力信号を分周する分周比可変の比
較分周器（４）よりの比較信号とを夫々位相比較器
（３）により位相比較して得た位相誤差電圧を、チャー
ジポンプ（５）によりローレベル,,ハイレベル，ハイイ
ンピーダンスの３値に変換し低域フィルタ（６）を通し
て該電圧制御発振器（７）へ供給する構成であって、間
欠的に動作せしめられる位相同期ループを用いた周波数
シンセサイザにおいて、 ２値の制御信号と前記電圧制御発振器（７）又は基準発
振器（１）の出力信号とが夫々供給され、該制御信号が
第１の論理値のとき前記基準分周器（２）及び比較分周
器（４）のうちの一方の第１の分周器（11）を動作休止
状態とし、該制御信号が第２の論理値のときは該電圧制
御発振器（７）又は基準発振器（１）の出力信号を通過
出力させて該第１の分周器（11）の分周動作を開始させ
る第１の制御回路（13）と、 該制御信号が該第１の論理値のとき前記基準分周器
（２）及び比較分周（９）のうちの他方の第２の分周器
（12）をリセットし、該制御信号が該第２の論理値に変
化したときは該第１の分周器（11）からの最初の出力信
号に基づいて該第２の分周器（12）のリセットを解除し
て分周動作を開始させる第２の制御回路（14）と、 該制御信号，該第２の分周器（12）の入力信号及び該第
２の制御回路（14）の出力信号が夫々供給され、該第２
の分周器（12）の分周動作開始時点と該制御信号が該第
１の論理値となったときに夫々レベル変化する信号を出
力する第３の制御回路（13）と、 該第３の制御回路（13）の出力信号と該第２の分周器
（12）の出力信号との論理和をとり、該第２の分周器
（12）の分周動作開始直後に強制的に信号を出力し、そ
れ以降は該第２の分周器（12）の出力信号を通過させて
前記位相比較器（３）へ供給する論理和回路（14）と、 該位相比較器（３）の出力信号を該第２の分周器（12）
のリセット期間中阻止し、リセット解除期間中通過させ
るゲート回路（15）とを設けたことを特徴とする位相同
期ループを用いた周波数シンセサイザ。 - 【請求項２】前記第１の分周器（11）は前記比較分周器
（４）であり、前記第２の分周器（12）は前記基準分周
器（２）であり、前記第１の制御回路（13）は前記電圧
制御発振器（７）の出力信号と前記制御信号とが供給さ
れる構成としたことを特徴とする特許請求の範囲第１項
記載の位相同期ループを用いた周波数シンセサイザ。 - 【請求項３】各動作開始時の該第２の制御回路（14）の
出力信号発生時点における該第２の分周器（12）の入力
信号位相を、強制的に予め定めた位相となるように該第
２の分周器（12）の入力信号を正相又は逆相にして出力
する自動位相反転回路（28）を設けたことを特徴とする
特許請求の範囲第１項記載の位相同期ループを用いた周
波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189951A JPH0761010B2 (ja) | 1987-07-29 | 1987-07-29 | 位相同期ル−プを用いた周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189951A JPH0761010B2 (ja) | 1987-07-29 | 1987-07-29 | 位相同期ル−プを用いた周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6434017A JPS6434017A (en) | 1989-02-03 |
| JPH0761010B2 true JPH0761010B2 (ja) | 1995-06-28 |
Family
ID=16249927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62189951A Expired - Lifetime JPH0761010B2 (ja) | 1987-07-29 | 1987-07-29 | 位相同期ル−プを用いた周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761010B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429412A (ja) * | 1990-05-23 | 1992-01-31 | Matsushita Electric Ind Co Ltd | 位相比較装置 |
| JPH10308667A (ja) | 1997-05-02 | 1998-11-17 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
-
1987
- 1987-07-29 JP JP62189951A patent/JPH0761010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6434017A (en) | 1989-02-03 |
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