JPH10327069A - アナログおよびディジタルループフィルタを用いたハイブリッドフェーズロックループ - Google Patents
アナログおよびディジタルループフィルタを用いたハイブリッドフェーズロックループInfo
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- JPH10327069A JPH10327069A JP10141484A JP14148498A JPH10327069A JP H10327069 A JPH10327069 A JP H10327069A JP 10141484 A JP10141484 A JP 10141484A JP 14148498 A JP14148498 A JP 14148498A JP H10327069 A JPH10327069 A JP H10327069A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路構成のフェーズロックループによ
って位相および周波数の調整を行う。 【解決手段】 出力信号のディジタルおよびアナログ調
整のためにそれぞれディジタルおよびアナログ部を備
え、電流制御発振器（ＣＣＯ）２３４などの市販の制御
発振器をハイブリッドＰＬＬと共に用いる。ハイブリッ
ドＰＬＬ２１０のディジタルおよびアナログ部は制御発
振器から分離され、ディジタル部は、キャリブレーショ
ンの時など、出力信号の周波数の第一次調整のためのも
のでる。アナログ部は、出力信号の位相および周波数の
微調整のためのものである。
って位相および周波数の調整を行う。 【解決手段】 出力信号のディジタルおよびアナログ調
整のためにそれぞれディジタルおよびアナログ部を備
え、電流制御発振器（ＣＣＯ）２３４などの市販の制御
発振器をハイブリッドＰＬＬと共に用いる。ハイブリッ
ドＰＬＬ２１０のディジタルおよびアナログ部は制御発
振器から分離され、ディジタル部は、キャリブレーショ
ンの時など、出力信号の周波数の第一次調整のためのも
のでる。アナログ部は、出力信号の位相および周波数の
微調整のためのものである。
Description
【０００１】
【発明の属する技術分野】本発明は、本発明者（アシュ
ラフ・ケイ・タクラ）による「トレーニング能力を有す
る高速クロック復元フェーズロックループ（Method and
Apparatus for Fast Clock Recovery Phase-Locked Lo
op with Training Capability ）」なる名称の１９９６
年１０月１７日付米国特許出願第０８／７３３，８６９
号に関する。
ラフ・ケイ・タクラ）による「トレーニング能力を有す
る高速クロック復元フェーズロックループ（Method and
Apparatus for Fast Clock Recovery Phase-Locked Lo
op with Training Capability ）」なる名称の１９９６
年１０月１７日付米国特許出願第０８／７３３，８６９
号に関する。
【０００２】
【従来の技術】フェーズロックループは、多くの技術分
野に応用されている。そのうち、データ信号ストリーム
からクロック信号を復元するためにフェーズロックルー
プを用いるものがある。図１は、フェーズロックループ
（ＰＬＬ）１１０を示す。ＰＬＬ１１０において、デー
タ１１４はパルスゲート回路（パルス除去回路とも呼ば
れる）１２０に接続されている。パルスゲート回路１２
０は位相・周波数検波器１１８に接続されている。位相
・周波数検波器１１８はチャージポンプ１２２に接続さ
れており、後者はループフィルタ１２６に接続されてい
る。ループフィルタは電圧制御発振器（ＶＣＯ）１３０
に接続されている。図１に示すように、フィードバック
リンク１４６によってＶＣＯ １３０の出力が位相・周
波数検波器１１８に接続されている。ＶＣＯ １３０
は、復元されたクロック信号１３６をメモリ１３８に接
続するための出力１３４を有する。データ１１４はま
た、データリンク１４２を介してメモリ１３８に直接接
続されている。復元されたクロック信号１３６によっ
て、メモリ１３８に入力されるデータ１１４のタイミン
グがとられている。
野に応用されている。そのうち、データ信号ストリーム
からクロック信号を復元するためにフェーズロックルー
プを用いるものがある。図１は、フェーズロックループ
（ＰＬＬ）１１０を示す。ＰＬＬ１１０において、デー
タ１１４はパルスゲート回路（パルス除去回路とも呼ば
れる）１２０に接続されている。パルスゲート回路１２
０は位相・周波数検波器１１８に接続されている。位相
・周波数検波器１１８はチャージポンプ１２２に接続さ
れており、後者はループフィルタ１２６に接続されてい
る。ループフィルタは電圧制御発振器（ＶＣＯ）１３０
に接続されている。図１に示すように、フィードバック
リンク１４６によってＶＣＯ １３０の出力が位相・周
波数検波器１１８に接続されている。ＶＣＯ １３０
は、復元されたクロック信号１３６をメモリ１３８に接
続するための出力１３４を有する。データ１１４はま
た、データリンク１４２を介してメモリ１３８に直接接
続されている。復元されたクロック信号１３６によっ
て、メモリ１３８に入力されるデータ１１４のタイミン
グがとられている。
【０００３】ＰＬＬ１１０の典型的な応用例として、ハ
ードディスク駆動システムにおける利用をあげることが
できる。標準的なハードディスク駆動システムでは、デ
ィスクドライブ１５０から（たとえばマイクロプロセッ
サの）メモリ１３８へデータを送ることが要求される。
ディスクドライブ１５０から送られるデータの例として
はサーボデータをあげることができる。サーボデータ
は、ディスクドライブ１５０のディスクについて、ディ
スクドライブ１５０のヘッドの位置情報を含んだもので
ある。
ードディスク駆動システムにおける利用をあげることが
できる。標準的なハードディスク駆動システムでは、デ
ィスクドライブ１５０から（たとえばマイクロプロセッ
サの）メモリ１３８へデータを送ることが要求される。
ディスクドライブ１５０から送られるデータの例として
はサーボデータをあげることができる。サーボデータ
は、ディスクドライブ１５０のディスクについて、ディ
スクドライブ１５０のヘッドの位置情報を含んだもので
ある。
【０００４】データ１１４に関連したクロック信号情報
がデータ信号１１４に埋め込まれている。実際、そのよ
うなクロック情報は、データ信号１１４の電圧遷移から
入手することができる。データ信号リンク１５４を用い
てデータ信号１１４と共にクロック情報をも伝送するの
で、クロック信号のために余分なリンクを必要とするこ
とがない。場合によっては、ＲＳ−２３２（Recommende
d Standard-232）リンクなどのシリアルリンクの場合の
ように、余分なリンクが利用できないことさえある。デ
ータがシリアルチャンネルで送られる場合でも、パラレ
ルチャンネルで送られる場合でも、同期方式の場合、デ
ータを受信するためにはクロック情報が必要である。従
って、埋め込まれたクロック信号情報をデータ１１４か
ら復元することが必要である。クロックのこの復元はＰ
ＬＬ１１０によって実行される。ＰＬＬ１１０は周波数
および位相を、埋め込まれたクロック信号情報に基づい
てロックする。
がデータ信号１１４に埋め込まれている。実際、そのよ
うなクロック情報は、データ信号１１４の電圧遷移から
入手することができる。データ信号リンク１５４を用い
てデータ信号１１４と共にクロック情報をも伝送するの
で、クロック信号のために余分なリンクを必要とするこ
とがない。場合によっては、ＲＳ−２３２（Recommende
d Standard-232）リンクなどのシリアルリンクの場合の
ように、余分なリンクが利用できないことさえある。デ
ータがシリアルチャンネルで送られる場合でも、パラレ
ルチャンネルで送られる場合でも、同期方式の場合、デ
ータを受信するためにはクロック情報が必要である。従
って、埋め込まれたクロック信号情報をデータ１１４か
ら復元することが必要である。クロックのこの復元はＰ
ＬＬ１１０によって実行される。ＰＬＬ１１０は周波数
および位相を、埋め込まれたクロック信号情報に基づい
てロックする。
【０００５】実際のクロック信号と復元されたクロック
信号１３６との間の周波数および位相の誤差を最小とす
るために、復元されたクロック信号１３６は、フィード
バックリンク１４６を介してパルスゲート回路１２０に
フィードバックされる。パルスゲート回路１２０は、デ
ータ信号リンク１５４から（ＶＣＯ）パルスを受け取る
たびに、ＶＣＯパルスを通過させる。パルスゲート回路
１２０は復元されたクロック信号１３６を位相・周波数
検波器１１８に伝送する。位相・周波数検波器１１８
は、データ１１４に組み込まれたクロック信号と復元さ
れたクロック信号１３６との間で、位相および周波数の
差を最小化する。ＰＬＬ１１０がロック状態にある場
合、復元されたクロック信号１３６とデータ１１４に含
まれるクロック信号との間の位相および周波数の誤差は
小さいか、ゼロである。
信号１３６との間の周波数および位相の誤差を最小とす
るために、復元されたクロック信号１３６は、フィード
バックリンク１４６を介してパルスゲート回路１２０に
フィードバックされる。パルスゲート回路１２０は、デ
ータ信号リンク１５４から（ＶＣＯ）パルスを受け取る
たびに、ＶＣＯパルスを通過させる。パルスゲート回路
１２０は復元されたクロック信号１３６を位相・周波数
検波器１１８に伝送する。位相・周波数検波器１１８
は、データ１１４に組み込まれたクロック信号と復元さ
れたクロック信号１３６との間で、位相および周波数の
差を最小化する。ＰＬＬ１１０がロック状態にある場
合、復元されたクロック信号１３６とデータ１１４に含
まれるクロック信号との間の位相および周波数の誤差は
小さいか、ゼロである。
【０００６】
【発明が解決しようとする課題】ＰＬＬ１１０はロック
状態を失う場合がある。ロック状態を失うというのは、
復元されたクロック信号１３６とデータ信号１１４のク
ロックとの間で、位相および／または周波数の差がかな
りの大きさとなった場合のＰＬＬの状態のことである。
ＰＬＬ１１０がロック状態を失うのは、たとえば、ＰＬ
Ｌ１１０が設置された環境からループフィルタ１２６が
電気的なノイズを拾う場合に起こりえる。この環境ノイ
ズのために、復元されたクロック信号１３６に信号誤差
が入り込むことがある。ノイズ誤差の大きさは、ＶＣＯ
１３０のゲインに一部依存している。ＶＣＯ１３０のゲ
インが大きければ大きいほど、復元されたクロック信号
１３６において環境ノイズに誘発された誤差は大きくな
るであろう。
状態を失う場合がある。ロック状態を失うというのは、
復元されたクロック信号１３６とデータ信号１１４のク
ロックとの間で、位相および／または周波数の差がかな
りの大きさとなった場合のＰＬＬの状態のことである。
ＰＬＬ１１０がロック状態を失うのは、たとえば、ＰＬ
Ｌ１１０が設置された環境からループフィルタ１２６が
電気的なノイズを拾う場合に起こりえる。この環境ノイ
ズのために、復元されたクロック信号１３６に信号誤差
が入り込むことがある。ノイズ誤差の大きさは、ＶＣＯ
１３０のゲインに一部依存している。ＶＣＯ１３０のゲ
インが大きければ大きいほど、復元されたクロック信号
１３６において環境ノイズに誘発された誤差は大きくな
るであろう。
【０００７】ＶＣＯ１３０はアナログデバイスである。
従って、ＰＬＬ１１０は、復元されたクロック信号１３
６に関して高い位相分解能を達成することができる。し
かし、通常、復元されたクロック信号１３６の位相およ
び／または周波数のアナログ調整は比較的遅い。復元さ
れたクロック信号１３６の位相調整の速度を速めるため
に、ＰＬＬ１１０のなかには、アナログ調整に加えて、
復元されたクロック信号１３６の位相のディジタル調整
を行うものがある。アナログ調整に組み合わせて、遅延
インクリメントセルを用いたディジタル調整を利用する
ことができる。遅延インクリメントセルはＶＣＯの一部
である。それらのセルによって、ＶＣＯの出力信号の初
期ディジタル調整が行われる。遅延インクリメントセル
は、ＰＬＬが比較的速く位相ロックを達成するのに貢献
する。アナログ調節のための回路も同じＶＣＯに含まれ
る。その回路は、ＶＣＯの出力における信号の位相の微
細なチューニングのためのものである。しかし、ディジ
タル調整の精度を二倍にするためには、遅延インクリメ
ントセルの数も同様に二倍にしなければならない。その
ように遅延インクリメントセルの数を二倍にすれば、遅
延セルの電力消費も二倍になり、回路に必要な面積もか
なり大きなものとなってしまうであろう。
従って、ＰＬＬ１１０は、復元されたクロック信号１３
６に関して高い位相分解能を達成することができる。し
かし、通常、復元されたクロック信号１３６の位相およ
び／または周波数のアナログ調整は比較的遅い。復元さ
れたクロック信号１３６の位相調整の速度を速めるため
に、ＰＬＬ１１０のなかには、アナログ調整に加えて、
復元されたクロック信号１３６の位相のディジタル調整
を行うものがある。アナログ調整に組み合わせて、遅延
インクリメントセルを用いたディジタル調整を利用する
ことができる。遅延インクリメントセルはＶＣＯの一部
である。それらのセルによって、ＶＣＯの出力信号の初
期ディジタル調整が行われる。遅延インクリメントセル
は、ＰＬＬが比較的速く位相ロックを達成するのに貢献
する。アナログ調節のための回路も同じＶＣＯに含まれ
る。その回路は、ＶＣＯの出力における信号の位相の微
細なチューニングのためのものである。しかし、ディジ
タル調整の精度を二倍にするためには、遅延インクリメ
ントセルの数も同様に二倍にしなければならない。その
ように遅延インクリメントセルの数を二倍にすれば、遅
延セルの電力消費も二倍になり、回路に必要な面積もか
なり大きなものとなってしまうであろう。
【０００８】ディジタルセルによる方法の他の欠点は、
ＶＣＯの設計がかなり複雑になってしまうことである。
そのようなＶＣＯは標準的なデバイスではなくなり、２
つのチューニング構成要素、すなわちディジタル構成要
素とアナログ構成要素とを含むものとして設計されなけ
ればならない。通常、設計が複雑になればコストもそれ
だけ増大し、全体としてのＰＬＬも高価なものとなって
しまう。また、設計が複雑になれば、簡単な設計に比べ
て、それだけ故障しやすくなってしまう。
ＶＣＯの設計がかなり複雑になってしまうことである。
そのようなＶＣＯは標準的なデバイスではなくなり、２
つのチューニング構成要素、すなわちディジタル構成要
素とアナログ構成要素とを含むものとして設計されなけ
ればならない。通常、設計が複雑になればコストもそれ
だけ増大し、全体としてのＰＬＬも高価なものとなって
しまう。また、設計が複雑になれば、簡単な設計に比べ
て、それだけ故障しやすくなってしまう。
【０００９】
【課題を解決するための手段】本発明は、出力信号のデ
ィジタルおよびアナログ調節のためにそれぞれディジタ
ルおよびアナログ部を備えたハイブリッドフェーズロッ
クループ（ＰＬＬ）に関する。電流制御発振器（ＣＣ
Ｏ）などの市販の制御発振器を本発明のハイブリッドＰ
ＬＬと共に用いることもできる。ハイブリッドＰＬＬの
ディジタルおよびアナログ部を制御発振器から分離する
こともできる。ディジタル部は、キャリブレーションの
時など、出力信号の周波数の第一次調整のために用いる
ことができる。アナログ部は、通常、出力信号の微調整
のために用いられる。
ィジタルおよびアナログ調節のためにそれぞれディジタ
ルおよびアナログ部を備えたハイブリッドフェーズロッ
クループ（ＰＬＬ）に関する。電流制御発振器（ＣＣ
Ｏ）などの市販の制御発振器を本発明のハイブリッドＰ
ＬＬと共に用いることもできる。ハイブリッドＰＬＬの
ディジタルおよびアナログ部を制御発振器から分離する
こともできる。ディジタル部は、キャリブレーションの
時など、出力信号の周波数の第一次調整のために用いる
ことができる。アナログ部は、通常、出力信号の微調整
のために用いられる。
【００１０】本発明の１つの好適な実施形態は、システ
ムの観点から、検波器とその検波器に接続されたディジ
タルループフィルタとを有するフェーズロックループで
ある。ディジタルループフィルタは、逐次近似レジスタ
を含む。本フェーズロックループは、さらに、前記ディ
ジタルループフィルタに接続されたディジタル−アナロ
グ変換器（Ｄ／Ａ）と、そのディジタル−アナログ変換
器に接続された可変発振器とを有する。さらに、前記検
波器と前記制御発振器とに接続されたフィルタを含む。
ムの観点から、検波器とその検波器に接続されたディジ
タルループフィルタとを有するフェーズロックループで
ある。ディジタルループフィルタは、逐次近似レジスタ
を含む。本フェーズロックループは、さらに、前記ディ
ジタルループフィルタに接続されたディジタル−アナロ
グ変換器（Ｄ／Ａ）と、そのディジタル−アナログ変換
器に接続された可変発振器とを有する。さらに、前記検
波器と前記制御発振器とに接続されたフィルタを含む。
【００１１】本発明の他の１つの好適な実施形態は、プ
ロセスの観点から、フェーズロックを実現する方法であ
る。本方法は、データ信号を検波器に接続するステップ
と、出力信号を検波器に接続するステップと、データ信
号の位相と出力信号の位相とを比較するステップとを含
む方法である。本方法は、さらに、データ信号と出力信
号との比較に基づいて比較信号を生成するステップと、
比較信号を逐次ディジタル近似信号に変換するステップ
と、比較信号を微調整信号に変換するステップとを含
む。
ロセスの観点から、フェーズロックを実現する方法であ
る。本方法は、データ信号を検波器に接続するステップ
と、出力信号を検波器に接続するステップと、データ信
号の位相と出力信号の位相とを比較するステップとを含
む方法である。本方法は、さらに、データ信号と出力信
号との比較に基づいて比較信号を生成するステップと、
比較信号を逐次ディジタル近似信号に変換するステップ
と、比較信号を微調整信号に変換するステップとを含
む。
【００１２】本発明の目的は、簡単な回路構成のフェー
ズロックループによって位相および周波数の調整を行う
ことのできる技術を提供することにある。
ズロックループによって位相および周波数の調整を行う
ことのできる技術を提供することにある。
【００１３】
【発明の実施の形態】本発明は、位相および周波数の調
整の両方を実行することができるハイブリッドフェーズ
ロックループ（ＰＬＬ）に関する。そのＰＬＬは、出力
信号のディジタルおよびアナログ調整をそれぞれ行うた
めのディジタルおよびアナログ部を含む。電流制御発振
器（ＣＣＯ）などの市販の制御発振器を本ハイブリッド
ＰＬＬと共に用いることができる。ハイブリッドＰＬＬ
のディジタルおよびアナログ部は制御発振器から分離さ
れている。ディジタル部は、たとえばキャリブレーショ
ンの際の、出力信号の第一次調整のためのものである。
アナログ部は、出力信号の微調整のためのものである。
整の両方を実行することができるハイブリッドフェーズ
ロックループ（ＰＬＬ）に関する。そのＰＬＬは、出力
信号のディジタルおよびアナログ調整をそれぞれ行うた
めのディジタルおよびアナログ部を含む。電流制御発振
器（ＣＣＯ）などの市販の制御発振器を本ハイブリッド
ＰＬＬと共に用いることができる。ハイブリッドＰＬＬ
のディジタルおよびアナログ部は制御発振器から分離さ
れている。ディジタル部は、たとえばキャリブレーショ
ンの際の、出力信号の第一次調整のためのものである。
アナログ部は、出力信号の微調整のためのものである。
【００１４】ハイブリッドＰＬＬのディジタル部はディ
ジタルループフィルタを含む。ディジタルループフィル
タは、逐次近似レジスタ（ＳＡＲ）に接続されたディジ
タルフィルタを含む。逐次近似レジスタ（ＳＡＲ）を有
することにより、比較的わずかのハードウェアで高精度
なディジタル位相・周波数制御を行うことができ、従っ
て、かなりのパフォーマンス効率が可能となる。アナロ
グ部は出力クロック信号２３８を微調整するためのもの
である。ハイブリッドＰＬＬのアナログ部を出力信号の
微調整にのみ用いることにより、アナログ部を比較的小
さな信号ゲインに限定して、ハイブリッドＰＬＬの低雑
音性能が可能になる。
ジタルループフィルタを含む。ディジタルループフィル
タは、逐次近似レジスタ（ＳＡＲ）に接続されたディジ
タルフィルタを含む。逐次近似レジスタ（ＳＡＲ）を有
することにより、比較的わずかのハードウェアで高精度
なディジタル位相・周波数制御を行うことができ、従っ
て、かなりのパフォーマンス効率が可能となる。アナロ
グ部は出力クロック信号２３８を微調整するためのもの
である。ハイブリッドＰＬＬのアナログ部を出力信号の
微調整にのみ用いることにより、アナログ部を比較的小
さな信号ゲインに限定して、ハイブリッドＰＬＬの低雑
音性能が可能になる。
【００１５】図２は、分離したディジタルおよびアナロ
グ部を有するハイブリッドＰＬＬ２１０のブロック図で
ある。以下、データ信号２１４を処理するハイブリッド
ＰＬＬ２１０の構造について説明する。データ信号２１
４は、埋め込まれたクロック信号情報を含む。このクロ
ック信号情報は、データ信号２１４を、たとえば、ディ
スクドライブ１５０からメモリ１３８へタイミングをと
って送るためのクロック信号を表すものである（図１を
参照）。データ信号２１４はパルスゲート回路２１８に
入力される。パルスゲート回路２１８は位相・周波数検
波器２２２に接続されている。位相・周波数検波器２２
２は、以下に説明するように、ハイブリッドＰＬＬ２１
０のディジタル部とアナログ部とに接続されている。
グ部を有するハイブリッドＰＬＬ２１０のブロック図で
ある。以下、データ信号２１４を処理するハイブリッド
ＰＬＬ２１０の構造について説明する。データ信号２１
４は、埋め込まれたクロック信号情報を含む。このクロ
ック信号情報は、データ信号２１４を、たとえば、ディ
スクドライブ１５０からメモリ１３８へタイミングをと
って送るためのクロック信号を表すものである（図１を
参照）。データ信号２１４はパルスゲート回路２１８に
入力される。パルスゲート回路２１８は位相・周波数検
波器２２２に接続されている。位相・周波数検波器２２
２は、以下に説明するように、ハイブリッドＰＬＬ２１
０のディジタル部とアナログ部とに接続されている。
【００１６】ハイブリッドＰＬＬ２１０のディジタル部
は、ディジタル−アナログ変換器２３０に接続されたデ
ィジタルループフィルタ（ＤＬＦ）２２６を含む。ディ
ジタルループフィルタ２２６は、位相・周波数検波器２
２２からリンク２２８を介して入力信号を受け取るが、
リンク２２８の矢印の方向によってそれが示されてい
る。同様に、他の矢印もそれぞれ信号の方向を示してい
る。ディジタルループフィルタ２２６はディジタルフィ
ルタ（ＤＦ）２２７と逐次近似レジスタ（ＳＡＲ）２２
９とを含む。ディジタルループフィルタ２２６はディジ
タル−アナログ変換器２３０に接続されている。ディジ
タル−アナログ変換器２３０は加算器２３２に接続され
ている。図２において、加算器は簡単な配線ノードであ
る。配線ノード２３２には電流制御発振器（ＣＣＯ）２
３４も接続されている。ＣＣＯ２３４は出力クロック信
号２３８を提供する。フィードバックリンク２４２は、
出力クロック信号２３８をパルスゲート回路２１８にフ
ィードバック接続するためのものである。
は、ディジタル−アナログ変換器２３０に接続されたデ
ィジタルループフィルタ（ＤＬＦ）２２６を含む。ディ
ジタルループフィルタ２２６は、位相・周波数検波器２
２２からリンク２２８を介して入力信号を受け取るが、
リンク２２８の矢印の方向によってそれが示されてい
る。同様に、他の矢印もそれぞれ信号の方向を示してい
る。ディジタルループフィルタ２２６はディジタルフィ
ルタ（ＤＦ）２２７と逐次近似レジスタ（ＳＡＲ）２２
９とを含む。ディジタルループフィルタ２２６はディジ
タル−アナログ変換器２３０に接続されている。ディジ
タル−アナログ変換器２３０は加算器２３２に接続され
ている。図２において、加算器は簡単な配線ノードであ
る。配線ノード２３２には電流制御発振器（ＣＣＯ）２
３４も接続されている。ＣＣＯ２３４は出力クロック信
号２３８を提供する。フィードバックリンク２４２は、
出力クロック信号２３８をパルスゲート回路２１８にフ
ィードバック接続するためのものである。
【００１７】上述のように、位相・周波数検波器２２２
はまた、ハイブリッドＰＬＬ２１０のアナログ部に接続
されている。ハイブリッドＰＬＬ２１０のアナログ部
は、チャージポンプ２４６（位相・周波数検波器２２２
に接続されている）を含んでおり、チャージポンプ２４
６はアナログループフィルタ２５０に接続されており、
後者は電圧−電流変換器２５４（Ｖ／Ｉ）に接続されて
いる。電圧−電流変換器２５４は配線ノード２３２に接
続されている。電圧−電流変換器２５４は、たとえば、
電界効果トランジスタ（ＭＯＳＦＥＴ）とすることがで
きる。
はまた、ハイブリッドＰＬＬ２１０のアナログ部に接続
されている。ハイブリッドＰＬＬ２１０のアナログ部
は、チャージポンプ２４６（位相・周波数検波器２２２
に接続されている）を含んでおり、チャージポンプ２４
６はアナログループフィルタ２５０に接続されており、
後者は電圧−電流変換器２５４（Ｖ／Ｉ）に接続されて
いる。電圧−電流変換器２５４は配線ノード２３２に接
続されている。電圧−電流変換器２５４は、たとえば、
電界効果トランジスタ（ＭＯＳＦＥＴ）とすることがで
きる。
【００１８】アナログループフィルタ２５０は受動素子
である。それによって、出力クロック信号２３８におけ
る位相ジッタが減少される。チャージポンプ２４６と受
動アナログループフィルタ２５０との組み合わせの代わ
りに、能動アナログループフィルタを用いることができ
る。能動アナログループフィルタは、通常、１つ以上の
オペアンプを含むのに対して、受動アナログループフィ
ルタ２５０は、レジスタやキャパシタなど、受動エレメ
ントのみを含む。ここでの説明に基づいて、チャージポ
ンプ２４６の無い受動ループフィルタなどのような、他
の構成を用いることもできることは当業者には明らかで
あろう。
である。それによって、出力クロック信号２３８におけ
る位相ジッタが減少される。チャージポンプ２４６と受
動アナログループフィルタ２５０との組み合わせの代わ
りに、能動アナログループフィルタを用いることができ
る。能動アナログループフィルタは、通常、１つ以上の
オペアンプを含むのに対して、受動アナログループフィ
ルタ２５０は、レジスタやキャパシタなど、受動エレメ
ントのみを含む。ここでの説明に基づいて、チャージポ
ンプ２４６の無い受動ループフィルタなどのような、他
の構成を用いることもできることは当業者には明らかで
あろう。
【００１９】制御回路２５８がパルスゲート回路２１８
に接続されている。制御回路２５８はまた、ディジタル
ループフィルタ２２６とディジタル−アナログ変換器２
３０とに接続されている。
に接続されている。制御回路２５８はまた、ディジタル
ループフィルタ２２６とディジタル−アナログ変換器２
３０とに接続されている。
【００２０】このハイブリッドＰＬＬ２１０は次のよう
に機能する。ハイブリッドＰＬＬ２１０を活動状態とす
るために、制御回路２５８は、パワーダウンリンク（Ｐ
Ｄ）２６２を介してパワーダウン信号をディジタルルー
プフィルタ２２６とディジタル−アナログ変換器２３０
とに提供する。パワーダウンリンク２６２上のパワーダ
ウン信号はディジタルループフィルタ２２６とディジタ
ル−アナログ変換器２３０とを活動状態にする。
に機能する。ハイブリッドＰＬＬ２１０を活動状態とす
るために、制御回路２５８は、パワーダウンリンク（Ｐ
Ｄ）２６２を介してパワーダウン信号をディジタルルー
プフィルタ２２６とディジタル−アナログ変換器２３０
とに提供する。パワーダウンリンク２６２上のパワーダ
ウン信号はディジタルループフィルタ２２６とディジタ
ル−アナログ変換器２３０とを活動状態にする。
【００２１】ディジタルループフィルタ２２６が活動状
態とされると、ハイブリッドＰＬＬ２１０は最初に、ハ
イブリッドＰＬＬ２１０のディジタル部だけが活動状態
となるキャリブレーションモードで動作する。ディジタ
ル部が動作している間、ハイブリッドＰＬＬ２１０のア
ナログ部をディスエーブルとするために、逐次近似レジ
スタ２２９はＤＯＮＥリンク２７０上のＤＯＮＥ信号を
Ｌｏレベルに維持する。ＤＯＮＥリンク２７０上のＬｏ
レベルの電圧（たとえばゼロＶ）によって、チャージポ
ンプ２４６とアナログループフィルタ２５０とがディス
エーブルとされる。チャージポンプ２４６をディスエー
ブルとすることにより、リンク２７４上の出力信号は、
電圧−電流変換器２５４の電圧範囲ケーパビリティの中
間に凍結される。この凍結によってハイブリッドＰＬＬ
２１０の柔軟性が増加する。後に、ハイブリッドＰＬＬ
２１０のディジタル部が非活動状態となりアナログ部が
活動状態となる場合、アナログループフィルタ２５０の
出力電圧は、出力クロック信号２３８の位相および周波
数に依存して、プラスまたはマイナスの方向に同様に変
動することができる。
態とされると、ハイブリッドＰＬＬ２１０は最初に、ハ
イブリッドＰＬＬ２１０のディジタル部だけが活動状態
となるキャリブレーションモードで動作する。ディジタ
ル部が動作している間、ハイブリッドＰＬＬ２１０のア
ナログ部をディスエーブルとするために、逐次近似レジ
スタ２２９はＤＯＮＥリンク２７０上のＤＯＮＥ信号を
Ｌｏレベルに維持する。ＤＯＮＥリンク２７０上のＬｏ
レベルの電圧（たとえばゼロＶ）によって、チャージポ
ンプ２４６とアナログループフィルタ２５０とがディス
エーブルとされる。チャージポンプ２４６をディスエー
ブルとすることにより、リンク２７４上の出力信号は、
電圧−電流変換器２５４の電圧範囲ケーパビリティの中
間に凍結される。この凍結によってハイブリッドＰＬＬ
２１０の柔軟性が増加する。後に、ハイブリッドＰＬＬ
２１０のディジタル部が非活動状態となりアナログ部が
活動状態となる場合、アナログループフィルタ２５０の
出力電圧は、出力クロック信号２３８の位相および周波
数に依存して、プラスまたはマイナスの方向に同様に変
動することができる。
【００２２】制御回路２５８は、ハイブリッドＰＬＬの
ディジタルおよびアナログ部を活動状態とすることに加
えて、パルスゲート回路２１８をも活動状態とし、それ
によってデータ信号２１４を位相・周波数検波器２２２
に伝送する。パルスゲート回路２１８は、データ信号２
１４においてスキップされたパルスが存在する場合に引
き起こされる問題を除去する。スキップされたパルスす
なわちミッシングパルスは、データ信号２１４におい
て、たとえば、一連の論理ゼロが論理１の間に挟まれて
いる場合に生じることがある。あるフォーマットでは、
Ｌｏレベル−Ｈｉレベル−Ｌｏレベルの電圧遷移が単に
論理１を表し、遷移が無い場合が論理ゼロを表してい
る。
ディジタルおよびアナログ部を活動状態とすることに加
えて、パルスゲート回路２１８をも活動状態とし、それ
によってデータ信号２１４を位相・周波数検波器２２２
に伝送する。パルスゲート回路２１８は、データ信号２
１４においてスキップされたパルスが存在する場合に引
き起こされる問題を除去する。スキップされたパルスす
なわちミッシングパルスは、データ信号２１４におい
て、たとえば、一連の論理ゼロが論理１の間に挟まれて
いる場合に生じることがある。あるフォーマットでは、
Ｌｏレベル−Ｈｉレベル−Ｌｏレベルの電圧遷移が単に
論理１を表し、遷移が無い場合が論理ゼロを表してい
る。
【００２３】位相・周波数検波器２２２は、通常、２つ
の信号のうち１つの信号にスキップされたパルスすなわ
ちミッシングパルスがある場合には、それら２つの信号
の周波数および位相を正しく比較することはできない。
パルスゲート回路２１８はデータ信号２１４とフィード
バックリンク２４２上の出力クロック信号２３８とを比
較する。さらに、パルスゲート回路２１８は、対応する
パルスがデータ信号２１４に存在しない場合には常に、
出力クロック信号２３８からパルスを除去して、位相・
周波数検波器２２２に対する第２の入力２８２とする。
の信号のうち１つの信号にスキップされたパルスすなわ
ちミッシングパルスがある場合には、それら２つの信号
の周波数および位相を正しく比較することはできない。
パルスゲート回路２１８はデータ信号２１４とフィード
バックリンク２４２上の出力クロック信号２３８とを比
較する。さらに、パルスゲート回路２１８は、対応する
パルスがデータ信号２１４に存在しない場合には常に、
出力クロック信号２３８からパルスを除去して、位相・
周波数検波器２２２に対する第２の入力２８２とする。
【００２４】位相・周波数検波器２２２は、第１の入力
２７８のデータ信号２１４と、パルスゲート回路２１８
で修正された第２の入力２８２の出力クロック信号２３
８とを比較する。比較の結果に基づいて、位相・周波数
検波器２２２は出力信号をディジタルループフィルタ２
２６とチャージポンプ２４６とに提供する。しかし、上
述のように、初期においてチャージポンプ２４６は非活
動状態とされており、従って、位相・周波数検波器２２
２からの信号には応答しない。
２７８のデータ信号２１４と、パルスゲート回路２１８
で修正された第２の入力２８２の出力クロック信号２３
８とを比較する。比較の結果に基づいて、位相・周波数
検波器２２２は出力信号をディジタルループフィルタ２
２６とチャージポンプ２４６とに提供する。しかし、上
述のように、初期においてチャージポンプ２４６は非活
動状態とされており、従って、位相・周波数検波器２２
２からの信号には応答しない。
【００２５】位相・周波数検波器２２２の出力信号は、
出力クロック信号２３８を調節することにより入力２７
８と２８２とにおける周波数および位相の差を減少させ
ようとする効果がある。位相・周波数検波器２２２の出
力信号は、位相・周波数検波器２２２の第１および第２
の入力２７８，２８２から得られる信号の周波数および
位相の差に応じて変化する電圧信号である。
出力クロック信号２３８を調節することにより入力２７
８と２８２とにおける周波数および位相の差を減少させ
ようとする効果がある。位相・周波数検波器２２２の出
力信号は、位相・周波数検波器２２２の第１および第２
の入力２７８，２８２から得られる信号の周波数および
位相の差に応じて変化する電圧信号である。
【００２６】位相・周波数検波器２２２の出力信号は３
つの状態のうちの１つをとることができる。第１の入力
２７８が第２の入力２８２における信号の周波数より高
い周波数である場合、出力信号はＨｉレベル（たとえ
ば、５ボルト）の電圧信号である。位相・周波数検波器
２２２の出力電圧がＨｉレベルにある時間の長さは、第
１と第２の入力２７８，２８２における周波数の差の大
きさに比例する。
つの状態のうちの１つをとることができる。第１の入力
２７８が第２の入力２８２における信号の周波数より高
い周波数である場合、出力信号はＨｉレベル（たとえ
ば、５ボルト）の電圧信号である。位相・周波数検波器
２２２の出力電圧がＨｉレベルにある時間の長さは、第
１と第２の入力２７８，２８２における周波数の差の大
きさに比例する。
【００２７】第１および第２の入力２７８，２８２にお
ける信号の周波数および位相が等しい場合、位相・周波
数検波器２２２の提供する出力信号の電圧はゼロボルト
である。最後に、入力２７８の信号の周波数が入力２８
２の信号の周波数より低い場合、位相・周波数検波器２
２２の出力信号はマイナスの電圧である。逆の場合と同
様に、位相・周波数検波器２２２のマイナスの出力電圧
の継続時間は、入力２７８，２８２における信号の周波
数および位相の差の大きさに比例する。位相・周波数検
波器２２２の出力信号の継続時間は、チャージポンプ２
４６が機能するために重要であるが、これについては後
程、さらに明確にされる。
ける信号の周波数および位相が等しい場合、位相・周波
数検波器２２２の提供する出力信号の電圧はゼロボルト
である。最後に、入力２７８の信号の周波数が入力２８
２の信号の周波数より低い場合、位相・周波数検波器２
２２の出力信号はマイナスの電圧である。逆の場合と同
様に、位相・周波数検波器２２２のマイナスの出力電圧
の継続時間は、入力２７８，２８２における信号の周波
数および位相の差の大きさに比例する。位相・周波数検
波器２２２の出力信号の継続時間は、チャージポンプ２
４６が機能するために重要であるが、これについては後
程、さらに明確にされる。
【００２８】入力２７８，２８２における信号が、周波
数が１つであるのに位相に差がある場合についても、位
相・周波数検波器２２２の出力信号に対する効果は同様
である。Roland E. Bestによる "Phase-Locked Loops:
Theory, Design, and Applications" (McGraw-Hill, In
c., 1993) の第２版、第３章「古典的なディジタルＰＬ
Ｌ（The Classical Digital PLL （ＤＰＬＬ））」は位
相・周波数検波器について論じている。
数が１つであるのに位相に差がある場合についても、位
相・周波数検波器２２２の出力信号に対する効果は同様
である。Roland E. Bestによる "Phase-Locked Loops:
Theory, Design, and Applications" (McGraw-Hill, In
c., 1993) の第２版、第３章「古典的なディジタルＰＬ
Ｌ（The Classical Digital PLL （ＤＰＬＬ））」は位
相・周波数検波器について論じている。
【００２９】ディジタルフィルタ２２７は位相・周波数
検波器２２２の出力を受け取る。ディジタルフィルタ２
２７はプラスの電圧のパルスの数とマイナスの電圧のパ
ルスの数とをカウントする。以下に詳細に示されている
ように、ディジタルフィルタ２２７は、以下で論じられ
る逐次近似レジスタ２２９（図５を参照）に対して２つ
の信号、Ｒ（ＳＡＲに対するクロック）とＢ（図３，
４，５，６を参照）とを供給する。
検波器２２２の出力を受け取る。ディジタルフィルタ２
２７はプラスの電圧のパルスの数とマイナスの電圧のパ
ルスの数とをカウントする。以下に詳細に示されている
ように、ディジタルフィルタ２２７は、以下で論じられ
る逐次近似レジスタ２２９（図５を参照）に対して２つ
の信号、Ｒ（ＳＡＲに対するクロック）とＢ（図３，
４，５，６を参照）とを供給する。
【００３０】逐次近似レジスタ２２９はＲおよびＢ信号
を処理して、ディジタル−アナログ変換器２３０用のデ
ィジタル信号を生成する。このディジタル信号（図３で
は３１６、図５ではＤ３，Ｄ２，Ｄ１，Ｄ０）は、キャ
リブレーションの終わりに、出力クロック信号２３８の
周波数がデータ信号２１４の周波数に近くなるような信
号である。ディジタルフィルタ２２７および逐次近似レ
ジスタ２２９に関する詳細については、後程、さらに説
明する。
を処理して、ディジタル−アナログ変換器２３０用のデ
ィジタル信号を生成する。このディジタル信号（図３で
は３１６、図５ではＤ３，Ｄ２，Ｄ１，Ｄ０）は、キャ
リブレーションの終わりに、出力クロック信号２３８の
周波数がデータ信号２１４の周波数に近くなるような信
号である。ディジタルフィルタ２２７および逐次近似レ
ジスタ２２９に関する詳細については、後程、さらに説
明する。
【００３１】ディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０に
応答して、ディジタル−アナログ変換器２３０は、ＣＣ
Ｏ２３４に対して出力電流を提供する。ディジタル−ア
ナログ変換器２３０の出力電流は、たとえば、５０ない
し５００マイクロアンペアの範囲で変化することができ
る。
応答して、ディジタル−アナログ変換器２３０は、ＣＣ
Ｏ２３４に対して出力電流を提供する。ディジタル−ア
ナログ変換器２３０の出力電流は、たとえば、５０ない
し５００マイクロアンペアの範囲で変化することができ
る。
【００３２】ディジタルモードによる初期のキャリブレ
ーションの後、ハイブリッドＰＬＬ２１０はアナログモ
ードに切り替わる。その場合、ディジタル部はディスエ
ーブルとされ、出力クロック信号２３８の微細なチュー
ニングのためにアナログ部がイネーブルとされる。この
ディスエーブル／イネーブル機能は逐次近似レジスタ２
２９によって実行される。逐次近似レジスタ２２９がデ
ィジタル−アナログ変換器２３０に対して完全なディジ
タル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０を提供し終えると、逐
次近似レジスタ２２９はＤＯＮＥリンク２７０を介して
ＤＯＮＥ信号をディジタルフィルタ２２７とチャージポ
ンプ２４６とアナログループフィルタ２５０とに送る。
ＤＯＮＥ信号はディジタルフィルタ２２７をディスエー
ブルとし、チャージポンプ２４６とアナログループフィ
ルタ２５０とをイネーブルとする。その結果、ハイブリ
ッドＰＬＬ２１０のディジタル部はディスエーブルとさ
れ、他方、ハイブリッドＰＬＬ２１０のアナログ部はイ
ネーブルとされる。位相・周波数検波器２２２はその出
力信号を提供しつづける。
ーションの後、ハイブリッドＰＬＬ２１０はアナログモ
ードに切り替わる。その場合、ディジタル部はディスエ
ーブルとされ、出力クロック信号２３８の微細なチュー
ニングのためにアナログ部がイネーブルとされる。この
ディスエーブル／イネーブル機能は逐次近似レジスタ２
２９によって実行される。逐次近似レジスタ２２９がデ
ィジタル−アナログ変換器２３０に対して完全なディジ
タル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０を提供し終えると、逐
次近似レジスタ２２９はＤＯＮＥリンク２７０を介して
ＤＯＮＥ信号をディジタルフィルタ２２７とチャージポ
ンプ２４６とアナログループフィルタ２５０とに送る。
ＤＯＮＥ信号はディジタルフィルタ２２７をディスエー
ブルとし、チャージポンプ２４６とアナログループフィ
ルタ２５０とをイネーブルとする。その結果、ハイブリ
ッドＰＬＬ２１０のディジタル部はディスエーブルとさ
れ、他方、ハイブリッドＰＬＬ２１０のアナログ部はイ
ネーブルとされる。位相・周波数検波器２２２はその出
力信号を提供しつづける。
【００３３】チャージポンプ２４６は位相・周波数検波
器２２２の出力電圧を電流に変換する。アナログループ
フィルタ２５０は電流をフィルタリングし、それを電圧
信号に変換する。アナログループフィルタ２５０のこの
電圧信号は電圧−電流変換器２５４によって電流信号に
変換されるが、その信号は、たとえば、５０マイクロア
ンペアまでの範囲で変動しえる。この電流信号がＣＣＯ
２３４の出力クロック信号２３８の周波数を制御する。
器２２２の出力電圧を電流に変換する。アナログループ
フィルタ２５０は電流をフィルタリングし、それを電圧
信号に変換する。アナログループフィルタ２５０のこの
電圧信号は電圧−電流変換器２５４によって電流信号に
変換されるが、その信号は、たとえば、５０マイクロア
ンペアまでの範囲で変動しえる。この電流信号がＣＣＯ
２３４の出力クロック信号２３８の周波数を制御する。
【００３４】図３は、ディジタルループフィルタ２２６
の詳細を示す。ディジタルループフィルタ２２６のディ
ジタルフィルタ２２７は、位相・周波数検波器２２２か
ら電圧信号を受け取る。位相・周波数検波器２２２から
のプラスの電圧信号は、図３のＵＰ信号に対応してい
る。マイナスの電圧信号の代わりに、図３の位相・周波
数検波器２２２は図示されているようにプラスのＤＯＷ
Ｎ信号を提供する。ディジタルフィルタ２２７はＵＰお
よびＤＯＷＮ信号を処理し、上述のようにそれらを逐次
近似レジスタ２２９に対する入力のためのＲおよびＢ信
号に変換する。逐次近似レジスタ２２９の方では、Ｒお
よびＢ信号に基づいて、上述のようにＤ３，Ｄ２，Ｄ
１，Ｄ０の４ビットを含むディジタル信号３１６を提供
する。逐次近似レジスタ２２９はディジタル信号３１６
をディジタル−アナログ変換器２３０に提供する。
の詳細を示す。ディジタルループフィルタ２２６のディ
ジタルフィルタ２２７は、位相・周波数検波器２２２か
ら電圧信号を受け取る。位相・周波数検波器２２２から
のプラスの電圧信号は、図３のＵＰ信号に対応してい
る。マイナスの電圧信号の代わりに、図３の位相・周波
数検波器２２２は図示されているようにプラスのＤＯＷ
Ｎ信号を提供する。ディジタルフィルタ２２７はＵＰお
よびＤＯＷＮ信号を処理し、上述のようにそれらを逐次
近似レジスタ２２９に対する入力のためのＲおよびＢ信
号に変換する。逐次近似レジスタ２２９の方では、Ｒお
よびＢ信号に基づいて、上述のようにＤ３，Ｄ２，Ｄ
１，Ｄ０の４ビットを含むディジタル信号３１６を提供
する。逐次近似レジスタ２２９はディジタル信号３１６
をディジタル−アナログ変換器２３０に提供する。
【００３５】ディジタルループフィルタ２２６は、位相
・周波数検波器２２２に送られる（図２では図示されて
いない）リセット信号３２４を生成する。図３に示すよ
うに、リセット信号３２４は、ディジタルフィルタ２２
７からのＲ信号（後でさらに説明されるように、パルス
信号）である。そのようなリセット信号３２４を位相・
周波数検波器２２２に提供することにより、位相・周波
数検波器２２２は初期状態にリセットされ、従って、位
相・周波数検波器２２２が予想したようように動作する
ことが保証されている。リセット信号３２４は、逐次近
似レジスタ２２９によって各ディジタル調整が行われる
前に、位相・周波数検波器２２２をリセットするが、こ
れについては後の説明によってより明確になるであろ
う。
・周波数検波器２２２に送られる（図２では図示されて
いない）リセット信号３２４を生成する。図３に示すよ
うに、リセット信号３２４は、ディジタルフィルタ２２
７からのＲ信号（後でさらに説明されるように、パルス
信号）である。そのようなリセット信号３２４を位相・
周波数検波器２２２に提供することにより、位相・周波
数検波器２２２は初期状態にリセットされ、従って、位
相・周波数検波器２２２が予想したようように動作する
ことが保証されている。リセット信号３２４は、逐次近
似レジスタ２２９によって各ディジタル調整が行われる
前に、位相・周波数検波器２２２をリセットするが、こ
れについては後の説明によってより明確になるであろ
う。
【００３６】図４は、ディジタルフィルタ２２７の詳細
を示す。ディジタルフィルタ２２７は以下のように機能
する。簡単に述べれば、キャリブレーションの一部とし
て、初めに、ディジタルフィルタ２２７は逐次近似レジ
スタ２２９に対して、出力クロック信号２３８の周波数
を増加させるように命令する（図２を参照）。この初期
の増加が大きすぎる場合、即ち、出力クロック信号２３
８の周波数がデータ信号２１４の周波数より有意に大き
い場合、ディジタルフィルタ２２７は逐次近似レジスタ
２２９に対して、出力クロック信号２３８の周波数を減
少させるように命令する。勿論、出力クロック信号２３
８の周波数とデータ信号２１４の周波数との差が有意か
どうかは、ハイブリッドＰＬＬ２１０の特定の応用に依
存している。
を示す。ディジタルフィルタ２２７は以下のように機能
する。簡単に述べれば、キャリブレーションの一部とし
て、初めに、ディジタルフィルタ２２７は逐次近似レジ
スタ２２９に対して、出力クロック信号２３８の周波数
を増加させるように命令する（図２を参照）。この初期
の増加が大きすぎる場合、即ち、出力クロック信号２３
８の周波数がデータ信号２１４の周波数より有意に大き
い場合、ディジタルフィルタ２２７は逐次近似レジスタ
２２９に対して、出力クロック信号２３８の周波数を減
少させるように命令する。勿論、出力クロック信号２３
８の周波数とデータ信号２１４の周波数との差が有意か
どうかは、ハイブリッドＰＬＬ２１０の特定の応用に依
存している。
【００３７】初期の増加の後に出力クロック信号２３８
の周波数がデータ信号２１４の周波数より有意に低い場
合、ディジタルフィルタ２２７は逐次近似レジスタ２２
９に対して出力クロック信号２３８の周波数をさらに増
加させるように命令する。しかし、他方、出力クロック
信号２３８の周波数がデータ信号２１４の周波数に十分
近い場合、ディジタルフィルタ２２７は逐次近似レジス
タ２２９に対して出力クロック信号２３８の周波数をさ
らに増加させるように依然として命令する。ディジタル
フィルタ２２７による逐次近似レジスタ２２９に対する
命令のこの上述のプロセスは、ディジタルフィルタ２２
７が逐次近似レジスタ２２９に対して完全なディジタル
信号３１６（図３を参照）を提供し終わるまで、繰り返
される。
の周波数がデータ信号２１４の周波数より有意に低い場
合、ディジタルフィルタ２２７は逐次近似レジスタ２２
９に対して出力クロック信号２３８の周波数をさらに増
加させるように命令する。しかし、他方、出力クロック
信号２３８の周波数がデータ信号２１４の周波数に十分
近い場合、ディジタルフィルタ２２７は逐次近似レジス
タ２２９に対して出力クロック信号２３８の周波数をさ
らに増加させるように依然として命令する。ディジタル
フィルタ２２７による逐次近似レジスタ２２９に対する
命令のこの上述のプロセスは、ディジタルフィルタ２２
７が逐次近似レジスタ２２９に対して完全なディジタル
信号３１６（図３を参照）を提供し終わるまで、繰り返
される。
【００３８】詳細に述べれば、初期にパワーダウン信号
ＰＤはＨｉレベルの電圧（図６を参照）であり、図４か
ら明らかなように、ディジタルフィルタ２２７とパルス
ゲート回路２１８とを含め、ハイブリッドＰＬＬ２１０
をディスエーブルとしている。パワーダウン信号ＰＤ
は、リンク２６２Ａ、論理ＮＯＲゲート４４０、インバ
ータ４４４を介して、ディジタルフィルタ２２７の出力
に接続されている。次いで、上述のように、制御回路２
５８が、パワーダウンリンク２６２上のディジタルフィ
ルタ２２７に対してパルスを送る。パワーダウンリンク
２６２上のＰＤ信号はＨｉレベルの電圧からＬｏレベル
の電圧に引き下げられ（図６を参照）、それによって図
４のカウンタと図５のフリップフロップがリセットされ
る。従って、短い遅延（図６に示されていない）の後
に、図６に示すように、Ｒ信号はＨｉレベルの電圧から
Ｌｏレベルの電圧へ降下するが、これについては後にさ
らに説明する。Ｒ信号の電圧レベルが降下することによ
り、Ｒ信号のＬｏレベルの電圧からＨｉレベルの電圧へ
の遷移の段階が設定され、それによって、逐次近似レジ
スタ２２９はディジタル−アナログ変換器２３０に入力
するためのディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０の第
一次近似を得るが、それについては後程、さらに説明す
る。
ＰＤはＨｉレベルの電圧（図６を参照）であり、図４か
ら明らかなように、ディジタルフィルタ２２７とパルス
ゲート回路２１８とを含め、ハイブリッドＰＬＬ２１０
をディスエーブルとしている。パワーダウン信号ＰＤ
は、リンク２６２Ａ、論理ＮＯＲゲート４４０、インバ
ータ４４４を介して、ディジタルフィルタ２２７の出力
に接続されている。次いで、上述のように、制御回路２
５８が、パワーダウンリンク２６２上のディジタルフィ
ルタ２２７に対してパルスを送る。パワーダウンリンク
２６２上のＰＤ信号はＨｉレベルの電圧からＬｏレベル
の電圧に引き下げられ（図６を参照）、それによって図
４のカウンタと図５のフリップフロップがリセットされ
る。従って、短い遅延（図６に示されていない）の後
に、図６に示すように、Ｒ信号はＨｉレベルの電圧から
Ｌｏレベルの電圧へ降下するが、これについては後にさ
らに説明する。Ｒ信号の電圧レベルが降下することによ
り、Ｒ信号のＬｏレベルの電圧からＨｉレベルの電圧へ
の遷移の段階が設定され、それによって、逐次近似レジ
スタ２２９はディジタル−アナログ変換器２３０に入力
するためのディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０の第
一次近似を得るが、それについては後程、さらに説明す
る。
【００３９】制御回路２５８がパワーダウン信号ＰＤを
Ｌｏレベルに引き下げると、ディジタルフィルタ２２７
は、位相・周波数検波器２２２からのＵＰおよびＤＯＷ
Ｎ信号の数のカウントを開始する。デバイダ４１６と４
２４はＵＰ信号とＤＯＷＮ信号をそれぞれカウントし、
デバイダ４３２はＵＰ信号とＤＯＷＮ信号の両方をカウ
ントする。
Ｌｏレベルに引き下げると、ディジタルフィルタ２２７
は、位相・周波数検波器２２２からのＵＰおよびＤＯＷ
Ｎ信号の数のカウントを開始する。デバイダ４１６と４
２４はＵＰ信号とＤＯＷＮ信号をそれぞれカウントし、
デバイダ４３２はＵＰ信号とＤＯＷＮ信号の両方をカウ
ントする。
【００４０】デバイダ４１６，４２４は、位相・周波数
検波器２２２からのＵＰまたはＤＯＷＮ信号を５回カウ
ントするたびに、自分のＯＵＴポートからＨｉレベルの
電圧を生成する。ＯＵＴポートからのＨｉレベルの電圧
によって、図６に示すように、Ｒ信号のＬｏレベルから
Ｈｉレベルへの遷移が生成される。やはり図６に示すよ
うに、そのようなＬｏレベルからＨｉレベルへの電圧遷
移ごとに、逐次近似レジスタ２２９に対するクロックが
与えられるが、これについては後程、さらに説明する。
検波器２２２からのＵＰまたはＤＯＷＮ信号を５回カウ
ントするたびに、自分のＯＵＴポートからＨｉレベルの
電圧を生成する。ＯＵＴポートからのＨｉレベルの電圧
によって、図６に示すように、Ｒ信号のＬｏレベルから
Ｈｉレベルへの遷移が生成される。やはり図６に示すよ
うに、そのようなＬｏレベルからＨｉレベルへの電圧遷
移ごとに、逐次近似レジスタ２２９に対するクロックが
与えられるが、これについては後程、さらに説明する。
【００４１】しかし、Ｒ信号はＨｉレベルの電圧レベル
に短い時間だけとどまってＬｏレベルの電圧レベルに戻
り、次いで、逐次近似レジスタ２２９にクロックを与え
るために、次のＬｏレベルからＨｉレベルへの遷移が生
成される。Ｒ信号がＬｏレベルの電圧レベルに復帰する
のは、デバイダ４１６，４２４，４３２のポートＲをリ
セットするために、Ｒ信号が遅延回路４５０を介して低
電圧レベルに接続されているからである。遅延回路４５
０はデバイダ４１６，４２４，４３２をリセットする。
遅延回路４５０の遅延は、適切なタイミングのために十
分なものとされている。図４には、ここで説明されてい
る他の図の場合と同様に、トランジスタチャネルの幅と
長さの比率が示されている。トランジスタに付された文
字ＰおよびＮは、論理ゲートに用いられるトランジスタ
のタイプを表すものである。サイズはミクロンの単位で
示されている。従って、たとえば、遅延回路４５０にお
いてインバータのうちの１つのＰ型トランジスタはチャ
ネル幅が１．８ミクロンでゲート長が０．７ミクロンで
ある。
に短い時間だけとどまってＬｏレベルの電圧レベルに戻
り、次いで、逐次近似レジスタ２２９にクロックを与え
るために、次のＬｏレベルからＨｉレベルへの遷移が生
成される。Ｒ信号がＬｏレベルの電圧レベルに復帰する
のは、デバイダ４１６，４２４，４３２のポートＲをリ
セットするために、Ｒ信号が遅延回路４５０を介して低
電圧レベルに接続されているからである。遅延回路４５
０はデバイダ４１６，４２４，４３２をリセットする。
遅延回路４５０の遅延は、適切なタイミングのために十
分なものとされている。図４には、ここで説明されてい
る他の図の場合と同様に、トランジスタチャネルの幅と
長さの比率が示されている。トランジスタに付された文
字ＰおよびＮは、論理ゲートに用いられるトランジスタ
のタイプを表すものである。サイズはミクロンの単位で
示されている。従って、たとえば、遅延回路４５０にお
いてインバータのうちの１つのＰ型トランジスタはチャ
ネル幅が１．８ミクロンでゲート長が０．７ミクロンで
ある。
【００４２】リセットを受けると、デバイダはそれぞれ
のＯＵＴポートにおいてＨｉレベルの電圧があれば、そ
れをＬｏレベルに引き下げる。デバイダ４１６，４２４
が位相・周波数検波器２２２からの全部で８つのパルス
のうちに５つのパルスを確実にカウントするために、デ
バイダ４３２は、８つのＵＰおよび／またはＤＯＷＮ信
号からなる信号列のたびに、そのＯＵＴポートにＨｉレ
ベルの電圧を提供する。カウンタ４１６，４２４により
生成されるＲ信号のパルスの場合と同様に、カウンタ４
３２により生成されるパルスも逐次近似レジスタ２２９
に対するクロックとなる。５番目のＲ信号のパルスに続
いて、逐次近似レジスタ２２９はＤＯＷＮ信号を生成す
る（図６を参照）。上に述べたように、ＤＯＮＥ信号は
ディジタルフィルタ２２７をディスエーブルとする。
のＯＵＴポートにおいてＨｉレベルの電圧があれば、そ
れをＬｏレベルに引き下げる。デバイダ４１６，４２４
が位相・周波数検波器２２２からの全部で８つのパルス
のうちに５つのパルスを確実にカウントするために、デ
バイダ４３２は、８つのＵＰおよび／またはＤＯＷＮ信
号からなる信号列のたびに、そのＯＵＴポートにＨｉレ
ベルの電圧を提供する。カウンタ４１６，４２４により
生成されるＲ信号のパルスの場合と同様に、カウンタ４
３２により生成されるパルスも逐次近似レジスタ２２９
に対するクロックとなる。５番目のＲ信号のパルスに続
いて、逐次近似レジスタ２２９はＤＯＷＮ信号を生成す
る（図６を参照）。上に述べたように、ＤＯＮＥ信号は
ディジタルフィルタ２２７をディスエーブルとする。
【００４３】図５は、逐次近似レジスタ２２９の詳細を
示す。図６は、逐次近似レジスタ２２９に関するタイミ
ング図である。図６において、水平な破線は、ほぼ同時
に発生する信号の遷移を示している。図６は、次の信号
列に応答する逐次近似レジスタ２２９について、関連す
る信号のタイミングを示すものである。即ち、Ｈｉレベ
ルからＬｏレベルへのＰＤ信号の遷移；Ｒ信号パルス６
２０を生成するデバイダ４１６のＯＵＴポートにおける
第１の信号パルス；Ｒ信号パルス６２６を生成するデバ
イダ４１６のＯＵＴポートにおける信号パルス；Ｂ信号
のパルス６３２を生成するデバイダ４２４のＯＵＴポー
トにおける信号パルス；Ｒ信号のパルス６３８を生成す
るデバイダ４１６のＯＵＴポートにおける信号パルス；
Ｂ信号のパルス６４４を生成するデバイダ４２４のＯＵ
Ｔポートにおける信号パルス。先に説明したように、Ｂ
信号の各パルスにはそれに対応するＲ信号のパルスがあ
り、図６にその様子が示されている。
示す。図６は、逐次近似レジスタ２２９に関するタイミ
ング図である。図６において、水平な破線は、ほぼ同時
に発生する信号の遷移を示している。図６は、次の信号
列に応答する逐次近似レジスタ２２９について、関連す
る信号のタイミングを示すものである。即ち、Ｈｉレベ
ルからＬｏレベルへのＰＤ信号の遷移；Ｒ信号パルス６
２０を生成するデバイダ４１６のＯＵＴポートにおける
第１の信号パルス；Ｒ信号パルス６２６を生成するデバ
イダ４１６のＯＵＴポートにおける信号パルス；Ｂ信号
のパルス６３２を生成するデバイダ４２４のＯＵＴポー
トにおける信号パルス；Ｒ信号のパルス６３８を生成す
るデバイダ４１６のＯＵＴポートにおける信号パルス；
Ｂ信号のパルス６４４を生成するデバイダ４２４のＯＵ
Ｔポートにおける信号パルス。先に説明したように、Ｂ
信号の各パルスにはそれに対応するＲ信号のパルスがあ
り、図６にその様子が示されている。
【００４４】デバイダ４１６および４２４のそれぞれの
ＯＵＴポートにおけるパルスの特定の列がそれらのデバ
イダにより生成される結果、逐次近似レジスタ２２９は
信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を生成するが、それらは逐
次近似レジスタ２２９のＤフリップフロップの出力信号
である。（図５の特定のＤフリップフロップは、非反転
クロック信号だけでなく反転クロック信号をも利用して
いる。）出力信号Ｑ１〜Ｑ４を、Ｄフリップフロップの
うちの幾つかのものの出力Ｑｂと共に利用することによ
り、図５および図６に示すように、信号ｂ３，ｂ２，ｂ
１，ｂ０が結果として得られる。
ＯＵＴポートにおけるパルスの特定の列がそれらのデバ
イダにより生成される結果、逐次近似レジスタ２２９は
信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を生成するが、それらは逐
次近似レジスタ２２９のＤフリップフロップの出力信号
である。（図５の特定のＤフリップフロップは、非反転
クロック信号だけでなく反転クロック信号をも利用して
いる。）出力信号Ｑ１〜Ｑ４を、Ｄフリップフロップの
うちの幾つかのものの出力Ｑｂと共に利用することによ
り、図５および図６に示すように、信号ｂ３，ｂ２，ｂ
１，ｂ０が結果として得られる。
【００４５】逐次近似レジスタ２２９は、図６に示すよ
うに、信号ｂ３〜ｂ０を用いてディジタル−アナログ変
換器２３０に入力するためのディジタル信号Ｄ３，Ｄ
２，Ｄ１，Ｄ０を生成する。Ｒ信号の最後のパルス６５
０によって、ＤＯＮＥ信号のＬｏレベルからＨｉレベル
への電圧遷移６５６が生成される。ＤＯＮＥ信号のこの
遷移６５６によって、先に説明したように、ディジタル
フィルタ２２７の凍結が引き起こされる。要約すれば、
ディジタルフィルタ２２７と逐次近似レジスタ２２９と
を組み合わせることによって、Ｒ信号の５つのパルスだ
けで４ビットのディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０
が提供されることになる。たとえばデータ信号２１４に
おける拡張割り込みのために、ハイブリッドＰＬＬ２１
０がロック状態を失うようなことがあればいつでも、制
御回路２５８はパワーダウン信号ＰＤを引き上げる。そ
の後、ハイブリッドＰＬＬはここに説明されている手順
に従って位相／周波数のロック状態を再び獲得する。１
つの実施形態では、メモリ１３８と結び付けられたマイ
クロコンプレッサが、ハイブリッドＰＬＬ２１０からの
データ信号２１４の受け取りに失敗した場合に、制御回
路２５８に対して位相／周波数のロック状態を再び実現
するように命令を出す。
うに、信号ｂ３〜ｂ０を用いてディジタル−アナログ変
換器２３０に入力するためのディジタル信号Ｄ３，Ｄ
２，Ｄ１，Ｄ０を生成する。Ｒ信号の最後のパルス６５
０によって、ＤＯＮＥ信号のＬｏレベルからＨｉレベル
への電圧遷移６５６が生成される。ＤＯＮＥ信号のこの
遷移６５６によって、先に説明したように、ディジタル
フィルタ２２７の凍結が引き起こされる。要約すれば、
ディジタルフィルタ２２７と逐次近似レジスタ２２９と
を組み合わせることによって、Ｒ信号の５つのパルスだ
けで４ビットのディジタル信号Ｄ３，Ｄ２，Ｄ１，Ｄ０
が提供されることになる。たとえばデータ信号２１４に
おける拡張割り込みのために、ハイブリッドＰＬＬ２１
０がロック状態を失うようなことがあればいつでも、制
御回路２５８はパワーダウン信号ＰＤを引き上げる。そ
の後、ハイブリッドＰＬＬはここに説明されている手順
に従って位相／周波数のロック状態を再び獲得する。１
つの実施形態では、メモリ１３８と結び付けられたマイ
クロコンプレッサが、ハイブリッドＰＬＬ２１０からの
データ信号２１４の受け取りに失敗した場合に、制御回
路２５８に対して位相／周波数のロック状態を再び実現
するように命令を出す。
【００４６】図７は、トレーニングモードを取ることが
可能なハイブリッドＰＬＬのブロック図である。トレー
ニングモードでは、ハイブリッドＰＬＬは、データ信号
２１４に対して与えられると期待されているクロックの
周波数で局部発振器２８４のトレーニングクロック信号
に対する周波数および位相をロックするように機能す
る。このトレーニングモードによって、ハイブリッドＰ
ＬＬ７１０は、一旦、データ信号２１４が得られれば、
このデータ信号２１４によって位相および周波数を迅速
にロックすることができる。ハイブリッドＰＬＬ７１０
は、ハイブリッドＰＬＬ２１０と、局部発振器２８４お
よびデバイダ２８６，２９２およびマルチプレクサ２８
８，２９０との組み合わせであり、それによって、以下
に説明するように、ハイブリッドＰＬＬ７１０にトレー
ニング能力が提供されている。
可能なハイブリッドＰＬＬのブロック図である。トレー
ニングモードでは、ハイブリッドＰＬＬは、データ信号
２１４に対して与えられると期待されているクロックの
周波数で局部発振器２８４のトレーニングクロック信号
に対する周波数および位相をロックするように機能す
る。このトレーニングモードによって、ハイブリッドＰ
ＬＬ７１０は、一旦、データ信号２１４が得られれば、
このデータ信号２１４によって位相および周波数を迅速
にロックすることができる。ハイブリッドＰＬＬ７１０
は、ハイブリッドＰＬＬ２１０と、局部発振器２８４お
よびデバイダ２８６，２９２およびマルチプレクサ２８
８，２９０との組み合わせであり、それによって、以下
に説明するように、ハイブリッドＰＬＬ７１０にトレー
ニング能力が提供されている。
【００４７】データ信号２１４はマルチプレクサＭＵＸ
１に対する入力となる。ＭＵＸ１の出力は、パルスゲー
ト回路２１８の第１の入力２９７に接続されている。パ
ルスゲート回路２１８の第１の出力２１９は位相・周波
数検波器２２２の第１の入力２７８に接続されている。
位相・周波数検波器２２２の方は、ハイブリッドＰＬＬ
２１０の文脈で先に説明したように、ハイブリッドＰＬ
Ｌのアナログおよびディジタル部に接続されている。
１に対する入力となる。ＭＵＸ１の出力は、パルスゲー
ト回路２１８の第１の入力２９７に接続されている。パ
ルスゲート回路２１８の第１の出力２１９は位相・周波
数検波器２２２の第１の入力２７８に接続されている。
位相・周波数検波器２２２の方は、ハイブリッドＰＬＬ
２１０の文脈で先に説明したように、ハイブリッドＰＬ
Ｌのアナログおよびディジタル部に接続されている。
【００４８】出力クロック信号２３８は、フィードバッ
クリンク２４２を介してマルチプレクサＭＵＸ２に接続
されている。フィードバックリンク２９６はＭＵＸ２の
出力をパルスゲート回路２２０の第２の入力２１７に接
続されている。パルスゲート回路２１８の第２の出力２
２１は位相・周波数検波器２２２の第２の入力２４８に
接続されている。
クリンク２４２を介してマルチプレクサＭＵＸ２に接続
されている。フィードバックリンク２９６はＭＵＸ２の
出力をパルスゲート回路２２０の第２の入力２１７に接
続されている。パルスゲート回路２１８の第２の出力２
２１は位相・周波数検波器２２２の第２の入力２４８に
接続されている。
【００４９】ハイブリッドＰＬＬ７１０のトレーニング
能力を実現するために、トレーニングモードにおいて、
局部発振器２８４はデバイダ２８６に対してトレーニン
グクロック信号２６０を提供している。デバイダ２８６
はカウンタによって実現することができる。デバイダ２
８６がプログラム可能であれば好ましい。デバイダ２８
６はＭＵＸ１に接続されている。同様に、出力クロック
信号２３８はデバイダ２９２に接続されている。デバイ
ダ２８６の場合と同様に、デバイダ２９２がプログラム
可能であれば好ましい。プログラマブルデバイダについ
ては、N.H.E. Westeと K. Eshraghiain による "Princi
ples of CMOS VLSI Design, A System Perspective" (A
ddison-Wesley Publishing Company, 1994) の第２版、
第８章「ＣＭＯＳサブシステムの設計」に説明されてい
る。デバイダ２９２はＭＵＸ２に接続されている。制御
回路２５８はトレーニング制御信号２９４をＭＵＸ１と
ＭＵＸ２とに提供する。それに加えて、制御回路２５８
はデバイダ２８６，２９２を制御する。従って、制御回
路２５８は特定の応用における出力クロック信号の周波
数に応じてデバイダＮ，Ｍを選択することができるが、
これについては後程、さらに説明する。
能力を実現するために、トレーニングモードにおいて、
局部発振器２８４はデバイダ２８６に対してトレーニン
グクロック信号２６０を提供している。デバイダ２８６
はカウンタによって実現することができる。デバイダ２
８６がプログラム可能であれば好ましい。デバイダ２８
６はＭＵＸ１に接続されている。同様に、出力クロック
信号２３８はデバイダ２９２に接続されている。デバイ
ダ２８６の場合と同様に、デバイダ２９２がプログラム
可能であれば好ましい。プログラマブルデバイダについ
ては、N.H.E. Westeと K. Eshraghiain による "Princi
ples of CMOS VLSI Design, A System Perspective" (A
ddison-Wesley Publishing Company, 1994) の第２版、
第８章「ＣＭＯＳサブシステムの設計」に説明されてい
る。デバイダ２９２はＭＵＸ２に接続されている。制御
回路２５８はトレーニング制御信号２９４をＭＵＸ１と
ＭＵＸ２とに提供する。それに加えて、制御回路２５８
はデバイダ２８６，２９２を制御する。従って、制御回
路２５８は特定の応用における出力クロック信号の周波
数に応じてデバイダＮ，Ｍを選択することができるが、
これについては後程、さらに説明する。
【００５０】ハイブリッドＰＬＬ７１０は以下のように
機能する。初めに、ハイブリッドＰＬＬ７１０は、デー
タ信号２１４に関連するクロック信号について周波数お
よび位相がロックされていない。そのようなロック状態
の欠如は、たとえば、データ信号２１４に対する突然の
拡張割り込みに起因する。その結果、トレーニング能力
が無い場合、ＣＣＯ２３４の出力クロック信号２３８の
周波数はデータ信号２１４のクロックの周波数からドリ
フトする傾向がある。
機能する。初めに、ハイブリッドＰＬＬ７１０は、デー
タ信号２１４に関連するクロック信号について周波数お
よび位相がロックされていない。そのようなロック状態
の欠如は、たとえば、データ信号２１４に対する突然の
拡張割り込みに起因する。その結果、トレーニング能力
が無い場合、ＣＣＯ２３４の出力クロック信号２３８の
周波数はデータ信号２１４のクロックの周波数からドリ
フトする傾向がある。
【００５１】データ信号２１４の伝送の再開にハイブリ
ッドＰＬＬ７１０を備えさせるために、制御回路２５８
は、デバイダ２８６により分周される局部発振器２８４
のトレーニングクロック信号２６０を位相・周波数検波
器２２２に伝送するようにＭＵＸ１を切り替える。同様
に、制御回路２５８は、デバイダ２９２により分周され
る出力クロック信号２３８を位相・周波数検波器２２２
に伝送するようにＭＵＸ２を切り替える。
ッドＰＬＬ７１０を備えさせるために、制御回路２５８
は、デバイダ２８６により分周される局部発振器２８４
のトレーニングクロック信号２６０を位相・周波数検波
器２２２に伝送するようにＭＵＸ１を切り替える。同様
に、制御回路２５８は、デバイダ２９２により分周され
る出力クロック信号２３８を位相・周波数検波器２２２
に伝送するようにＭＵＸ２を切り替える。
【００５２】いつＭＵＸ１およびＭＵＸ２を切り替える
べきかを知るために、制御回路２５８は復元された出力
クロック信号２３８によりクロックが与えられデータリ
ンク１４２（図１を参照）から受け取られるデータをモ
ニタする。そのようなデータは、通常、Ｄフリップフロ
ップの出力から復元され、そのＤフリップフロップは復
元された出力クロック信号２３８によってクロックが与
えられている。制御回路２５８は周期的にデータ受け取
りモードに切り替えて、システムパターンに関して、復
元されたデータをモニタする。制御回路２５８がシステ
ムパターンを発見すると、制御回路２５８はデータ受け
取りモードにとどまる。制御回路２５８が復元データに
システムパターンを発見できない場合には、制御回路は
ハイブリッドＰＬＬ７１０をトレーニングモードに切り
替える。通常、制御回路２５８はハイブリッドＰＬＬ７
１０から離されているが、図７では簡略化のために制御
回路２５８がハイブリッドＰＬＬ７１０の一部として示
されている。位相・周波数検波器２２２は、最終的にＣ
ＣＯ２３４を制御する出力信号を提供することにより、
その入力２７８，２８２における信号の周波数および位
相を等しくしようとするので、入力２７８，２８２にお
ける信号の周波数の関係は次の式（１）のように表現す
ることができる。
べきかを知るために、制御回路２５８は復元された出力
クロック信号２３８によりクロックが与えられデータリ
ンク１４２（図１を参照）から受け取られるデータをモ
ニタする。そのようなデータは、通常、Ｄフリップフロ
ップの出力から復元され、そのＤフリップフロップは復
元された出力クロック信号２３８によってクロックが与
えられている。制御回路２５８は周期的にデータ受け取
りモードに切り替えて、システムパターンに関して、復
元されたデータをモニタする。制御回路２５８がシステ
ムパターンを発見すると、制御回路２５８はデータ受け
取りモードにとどまる。制御回路２５８が復元データに
システムパターンを発見できない場合には、制御回路は
ハイブリッドＰＬＬ７１０をトレーニングモードに切り
替える。通常、制御回路２５８はハイブリッドＰＬＬ７
１０から離されているが、図７では簡略化のために制御
回路２５８がハイブリッドＰＬＬ７１０の一部として示
されている。位相・周波数検波器２２２は、最終的にＣ
ＣＯ２３４を制御する出力信号を提供することにより、
その入力２７８，２８２における信号の周波数および位
相を等しくしようとするので、入力２７８，２８２にお
ける信号の周波数の関係は次の式（１）のように表現す
ることができる。
【００５３】 ｆ（出力）＝ｆ（ＬＯ）Ｍ／Ｎ （１） 式（１）によれば、出力クロック信号２３８の周波数は
局部発振器２８４のトレーニング信号２６０の周波数に
デバイダ２９２の除数Ｍを乗算し、デバイダ２８６の除
数Ｎで除算したものに等しい。従って、デバイダ２９
２，２８６のそれぞれの除数Ｍ，Ｎとして適切な値を選
択することにより、出力クロック信号２３８の周波数は
データ信号２１４の期待クロック信号の周波数に実質的
に等しくすることができる。
局部発振器２８４のトレーニング信号２６０の周波数に
デバイダ２９２の除数Ｍを乗算し、デバイダ２８６の除
数Ｎで除算したものに等しい。従って、デバイダ２９
２，２８６のそれぞれの除数Ｍ，Ｎとして適切な値を選
択することにより、出力クロック信号２３８の周波数は
データ信号２１４の期待クロック信号の周波数に実質的
に等しくすることができる。
【００５４】実際、提供される除数の精度が高ければ高
いほど、ＰＬＬ２１０は出力クロック信号２３８の周波
数をデータ信号２１４の周波数に近いものとすることが
できる。従って、デバイダ２９２，２８６がカウンタに
よって実現される場合、カウンタのタイプが同じであれ
ば、モジュラスの大きなカウンタの方がモジュラスの小
さなカウンタよりも精度の高い除数Ｍ，Ｎを提供する。
いほど、ＰＬＬ２１０は出力クロック信号２３８の周波
数をデータ信号２１４の周波数に近いものとすることが
できる。従って、デバイダ２９２，２８６がカウンタに
よって実現される場合、カウンタのタイプが同じであれ
ば、モジュラスの大きなカウンタの方がモジュラスの小
さなカウンタよりも精度の高い除数Ｍ，Ｎを提供する。
【００５５】また、制御回路２５８は除数Ｍ，Ｎを１に
等しく設定することができる。その場合、トレーニング
クロック信号２６０の周波数をデータ信号２１４のクロ
ック信号の周波数に等しく設定することにより、出力ク
ロック信号２３８の周波数がデータ信号２１４のクロッ
ク信号の周波数に等しくされる。しかし、除数Ｍ，Ｎを
１に設定するこの方法は、データ信号２１４の期待クロ
ック信号の適切な周波数範囲を超えたトレーニングクロ
ック信号２６０を提供する局部発振器２８４の能力によ
って、制約される。
等しく設定することができる。その場合、トレーニング
クロック信号２６０の周波数をデータ信号２１４のクロ
ック信号の周波数に等しく設定することにより、出力ク
ロック信号２３８の周波数がデータ信号２１４のクロッ
ク信号の周波数に等しくされる。しかし、除数Ｍ，Ｎを
１に設定するこの方法は、データ信号２１４の期待クロ
ック信号の適切な周波数範囲を超えたトレーニングクロ
ック信号２６０を提供する局部発振器２８４の能力によ
って、制約される。
【００５６】従って、ハイブリッドＰＬＬ７１０は、ト
レーニングモードにおいては、出力クロック信号２３８
の周波数をデータ信号２１４の期待クロック信号周波数
に等しくするように動作する。データ信号２１４が再び
利用可能になると、制御回路２５８はトレーニング制御
信号２９４を提供し、それによってＭＵＸ１およびＭＵ
Ｘ２はデータ受け取りモードに切り替えられる。データ
受け取りモードにおいては、位相・周波数検波器２２２
は、その第１の入力２７８においてデータ信号２１４を
それに埋め込まれたクロック情報と共に受け取る。位相
・周波数検波器２２２の第２の入力２８２では、位相・
周波数検波器２２２はＣＣＯ２３４の出力からデバイダ
２９２によって分周されていない出力クロック信号２３
８を受け取る。
レーニングモードにおいては、出力クロック信号２３８
の周波数をデータ信号２１４の期待クロック信号周波数
に等しくするように動作する。データ信号２１４が再び
利用可能になると、制御回路２５８はトレーニング制御
信号２９４を提供し、それによってＭＵＸ１およびＭＵ
Ｘ２はデータ受け取りモードに切り替えられる。データ
受け取りモードにおいては、位相・周波数検波器２２２
は、その第１の入力２７８においてデータ信号２１４を
それに埋め込まれたクロック情報と共に受け取る。位相
・周波数検波器２２２の第２の入力２８２では、位相・
周波数検波器２２２はＣＣＯ２３４の出力からデバイダ
２９２によって分周されていない出力クロック信号２３
８を受け取る。
【００５７】トレーニングモードにおいて、ハイブリッ
ドＰＬＬ７１０がデータ信号２１４のクロックの周波数
を出力クロック信号２３８の周波数と等しくするための
十分な時間がある場合には、位相・周波数検波器２２２
は単に、データ信号２１４の埋め込みクロック信号情報
の位相を出力クロック信号２３８の位相と等しくするだ
けである。その場合、ハイブリッドＰＬＬ７１０は、周
波数を等しくする点で時間を浪費する必要がない。トレ
ーニングモードにおいてハイブリッドＰＬＬ７１０によ
る周波数の等化が部分的なものであったとしても、クロ
ック信号の復元において時間の節約を部分的に実現する
ことができる。先に説明したように、位相・周波数検波
器２２２は、その出力に適切な電圧信号を提供すること
により、これらの位相を等しくする。
ドＰＬＬ７１０がデータ信号２１４のクロックの周波数
を出力クロック信号２３８の周波数と等しくするための
十分な時間がある場合には、位相・周波数検波器２２２
は単に、データ信号２１４の埋め込みクロック信号情報
の位相を出力クロック信号２３８の位相と等しくするだ
けである。その場合、ハイブリッドＰＬＬ７１０は、周
波数を等しくする点で時間を浪費する必要がない。トレ
ーニングモードにおいてハイブリッドＰＬＬ７１０によ
る周波数の等化が部分的なものであったとしても、クロ
ック信号の復元において時間の節約を部分的に実現する
ことができる。先に説明したように、位相・周波数検波
器２２２は、その出力に適切な電圧信号を提供すること
により、これらの位相を等しくする。
【００５８】しかし、ハイブリッドＰＬＬ７１０がトレ
ーニングモードにある間、制御回路２５８はパルスゲー
ト回路２１８をディスエーブルとしている。トレーニン
グモードにおいては、パルスを除去する必要はない。そ
れは、局部発振器２８４が、トレーニングクロック信号
２６０の形態で連続的なパルス列をその出力から提供し
ているからである。
ーニングモードにある間、制御回路２５８はパルスゲー
ト回路２１８をディスエーブルとしている。トレーニン
グモードにおいては、パルスを除去する必要はない。そ
れは、局部発振器２８４が、トレーニングクロック信号
２６０の形態で連続的なパルス列をその出力から提供し
ているからである。
【００５９】以上、本発明を幾つかの好適な実施形態に
基づき説明した。しかし、本発明の要旨および範囲を逸
脱することなく種々変更が可能である。たとえば、上記
の説明はクロック信号の復元についてなされた。しか
し、上記の説明に基づいて、本発明を一般的に、即ち、
周波数／位相の高速なロックが望まれる場合に、たとえ
ば、他の実施形態に適用できることは当業者には明らか
である。
基づき説明した。しかし、本発明の要旨および範囲を逸
脱することなく種々変更が可能である。たとえば、上記
の説明はクロック信号の復元についてなされた。しか
し、上記の説明に基づいて、本発明を一般的に、即ち、
周波数／位相の高速なロックが望まれる場合に、たとえ
ば、他の実施形態に適用できることは当業者には明らか
である。
【００６０】同様に、上述のフェーズロックループを様
々な方法で実現できることは、当業者には本説明に基づ
いて明らかである。たとえば、位相・周波数検波器２２
２を位相検波器に置き換えることができる。位相検波器
だけを用いることは、たとえば、第１および第２の入力
２７８，２８２における信号の周波数が互いに比較的接
近している場合には実際に可能である。たとえば、入力
２７８における信号の周波数は入力２８２における周波
数より低いが、入力２８２における周波数は、入力２７
８における周波数の２倍には達しないかもしれない。位
相・周波数検波器２２２の代わりに位相検波器を用いる
ことによって、図２のハイブリッドＰＬＬは簡略化され
る。図２のハイブリッドＰＬＬ２１０において、パルス
ゲート回路２２０を省くことができ、その場合にも、Ｐ
ＬＬは簡略化される。たとえば、関連米国特許出願第０
８／７３３，８６９号の図３には、そのような簡略化が
示されている。
々な方法で実現できることは、当業者には本説明に基づ
いて明らかである。たとえば、位相・周波数検波器２２
２を位相検波器に置き換えることができる。位相検波器
だけを用いることは、たとえば、第１および第２の入力
２７８，２８２における信号の周波数が互いに比較的接
近している場合には実際に可能である。たとえば、入力
２７８における信号の周波数は入力２８２における周波
数より低いが、入力２８２における周波数は、入力２７
８における周波数の２倍には達しないかもしれない。位
相・周波数検波器２２２の代わりに位相検波器を用いる
ことによって、図２のハイブリッドＰＬＬは簡略化され
る。図２のハイブリッドＰＬＬ２１０において、パルス
ゲート回路２２０を省くことができ、その場合にも、Ｐ
ＬＬは簡略化される。たとえば、関連米国特許出願第０
８／７３３，８６９号の図３には、そのような簡略化が
示されている。
【００６１】さらに他の実施形態として、ＣＣＯ２３４
を電圧制御発振器に代えることができる。ハイブリッド
ＰＬＬ２１０の残りの構成要素も適当に変形することが
できる。さらに、他の実施形態として、チャージポンプ
２４６とアナログループフィルタ２５０と電圧−電流変
換器２５４の組み合わせは、ディジタル−アナログ変換
器に接続されたディジタルループフィルタに置き換える
ことができる。このディジタル−アナログ変換器の出力
は、ディジタル−アナログ変換器２３０の出力に比べ
て、電流インクリメントが比較的小さな電流を提供す
る。実際のところ、他の実施形態として、フェーズロッ
クループ全体を、たとえばマイクロプロセッサによって
実行されるコンピュータプログラムで実現することがで
きる。従って、本発明はここに説明された好適な実施形
態に限定されるものではなく、本説明に基づいて当業者
には明白な様々な方法で変形が可能である。
を電圧制御発振器に代えることができる。ハイブリッド
ＰＬＬ２１０の残りの構成要素も適当に変形することが
できる。さらに、他の実施形態として、チャージポンプ
２４６とアナログループフィルタ２５０と電圧−電流変
換器２５４の組み合わせは、ディジタル−アナログ変換
器に接続されたディジタルループフィルタに置き換える
ことができる。このディジタル−アナログ変換器の出力
は、ディジタル−アナログ変換器２３０の出力に比べ
て、電流インクリメントが比較的小さな電流を提供す
る。実際のところ、他の実施形態として、フェーズロッ
クループ全体を、たとえばマイクロプロセッサによって
実行されるコンピュータプログラムで実現することがで
きる。従って、本発明はここに説明された好適な実施形
態に限定されるものではなく、本説明に基づいて当業者
には明白な様々な方法で変形が可能である。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６３】（１）本発明によれば、出力信号のディジ
タルおよびアナログ調整をそれぞれ行うためのディジタ
ルおよびアナログ部を含むことによって、位相および周
波数の調整の両方を実行することができる。
タルおよびアナログ調整をそれぞれ行うためのディジタ
ルおよびアナログ部を含むことによって、位相および周
波数の調整の両方を実行することができる。
【００６４】（２）また、本発明では、逐次近似レジス
タに接続されたディジタルフィルタを有することによ
り、比較的わずかのハードウェアで高精度なディジタル
位相・周波数制御を行うことができ、高いパフォーマン
ス効率を可能とすることができる。
タに接続されたディジタルフィルタを有することによ
り、比較的わずかのハードウェアで高精度なディジタル
位相・周波数制御を行うことができ、高いパフォーマン
ス効率を可能とすることができる。
【００６５】（３）さらに、本発明においては、アナロ
グ部を出力信号の微調整にのみ用いることにより、アナ
ログ部を比較的小さな信号ゲインに限定して、ハイブリ
ッドＰＬＬの低雑音性能を可能にすることができる。
グ部を出力信号の微調整にのみ用いることにより、アナ
ログ部を比較的小さな信号ゲインに限定して、ハイブリ
ッドＰＬＬの低雑音性能を可能にすることができる。
【図１】フェーズロックループ（ＰＬＬ）を示すブロッ
ク図である。
ク図である。
【図２】本発明の好適な実施形態として、ディジタルお
よびアナログ部を備えたハイブリッドＰＬＬを示すブロ
ック図である。
よびアナログ部を備えたハイブリッドＰＬＬを示すブロ
ック図である。
【図３】図２の実施形態のディジタルループフィルタを
より詳細に示すブロック図である。
より詳細に示すブロック図である。
【図４】図３のディジタルループフィルタのディジタル
フィルタの回路図である。
フィルタの回路図である。
【図５】図３のディジタルループフィルタの逐次近似レ
ジスタの回路図である。
ジスタの回路図である。
【図６】図５の逐次近似レジスタによって処理される信
号のタイミングを示すタイミング図である。
号のタイミングを示すタイミング図である。
【図７】本発明の好適な実施形態として、分離したディ
ジタルおよびアナログ部を備え、また、トレーニング能
力を備えたハイブリッドＰＬＬを示すブロック図であ
る。
ジタルおよびアナログ部を備え、また、トレーニング能
力を備えたハイブリッドＰＬＬを示すブロック図であ
る。
２１０，７１０ フェーズロックループ ２１４ データ信号 ２１８ パルスゲート回路 ２２２ 位相・周波数検波器 ２２６ ディジタルループフィルタ ２３４ 電流制御発振器 ２３８ 出力クロック信号 ２４６ チャージポンプ ２５０ アナログループフィルタ ２５４ 電圧−電流変換器 ２５８ 制御回路 ２６２ パワーダウンリンク ３２４ リセット信号 １５０ ディスクドライブ １１４ データ信号 １２０ パルスゲート回路 １１８ 位相・周波数検波器 １２２ チャージポンプ １２６ ループフィルタ １３０ ＶＣＯ １３６ クロック信号 １３８ メモリ １４２ データリンク
Claims (17)
- 【請求項１】 フェーズロックループであって、 検波器と、 前記検波器に接続され、逐次近似レジスタを含むディジ
タルループフィルタと、 前記ディジタルループフィルタに接続されたディジタル
−アナログ変換器と、 前記ディジタル−アナログ変換器に接続された可変発振
器と、 前記検波器と前記可変発振器とに接続されたフィルタと
を有することを特徴とするフェーズロックループ。 - 【請求項２】 請求項１に記載のフェーズロックループ
であって、前記ディジタルループフィルタが、前記逐次
近似レジスタに接続されたディジタルフィルタを含むこ
とを特徴とするフェーズロックループ。 - 【請求項３】 請求項２に記載のフェーズロックループ
であって、 前記ディジタルフィルタは出力ポートと、第１のデバイ
ダと第２のデバイダと第３のデバイダとを含み、各デバ
イダは前記ディジタルフィルタの前記出力ポートに接続
されており、各デバイダはリセットポートを有し、前記
ディジタルフィルタの前記出力ポートは前記第１、第
２、および第３のデバイダのそれぞれのリセットポート
に接続されており、 前記検波器は第１の出力ポートと第２の出力ポートとを
有しており、 前記第１のデバイダは前記検波器の前記第１の出力ポー
トに接続されており、前記第２のデバイダは前記検波器
の前記第１および第２の出力ポートに接続されており、
前記第３のデバイダは前記検波器の前記第２の出力ポー
トに接続されていることを特徴とするフェーズロックル
ープ。 - 【請求項４】 請求項３に記載のフェーズロックループ
であって、前記ディジタルフィルタが、前記ディジタル
フィルタの前記出力ポートと前記第１、第２、および第
３のデバイダのそれぞれのリセットポートとの間に接続
された遅延回路を含むことを特徴とするフェーズロック
ループ。 - 【請求項５】 請求項１に記載のフェーズロックループ
であって、前記可変発振器が電流制御発振器であり、前
記フェーズロックループは、さらに、前記フィルタと前
記電流制御発振器との間に接続された電圧−電流変換器
を有することを特徴とするフェーズロックループ。 - 【請求項６】 請求項１に記載のフェーズロックループ
であって、前記検波器が位相検波器からなることを特徴
とするフェーズロックループ。 - 【請求項７】 請求項１に記載のフェーズロックループ
であって、前記検波器が位相・周波数検波器からなり、
前記フェーズロックループは、さらに、前記位相・周波
数検波器と前記可変発振器との間に接続されたパルスゲ
ートを有することを特徴とするフェーズロックループ。 - 【請求項８】 請求項１に記載のフェーズロックループ
であって、前記フィルタがアナログフィルタであって、
前記フェーズロックループは、さらに、前記検波器と前
記アナログフィルタとの間に接続されたチャージポンプ
を有することを特徴とするフェーズロックループ。 - 【請求項９】 請求項１に記載のフェーズロックループ
であって、さらに、前記検波器に接続され、データポー
トとトレーニングポートとを有する第１のマルチプレク
サと、 前記検波器と前記可変発振器との間に接続され、第１の
入力と第２の入力とを有し、前記第１の入力が前記可変
発振器に接続されている第２のマルチプレクサと、 前記第１のマルチプレクサの前記トレーニングポートに
接続されている第１のデバイダと、 前記可変発振器と前記第２のマルチプレクサの前記第２
の入力ポートとの間に接続されている第２のデバイダと
を有することを特徴とするフェーズロックループ。 - 【請求項１０】 請求項１に記載のフェーズロックルー
プであって、さらに、前記検波器と前記ディジタルルー
プフィルタと前記ディジタル−アナログ変換器とに接続
された制御回路を有することを特徴とするフェーズロッ
クループ。 - 【請求項１１】 フェーズロックを実現する方法であっ
て、 データ信号を検波器に接続するステップと、 出力信号を前記検波器に接続するステップと、 前記データ信号の位相を前記出力信号の位相と比較する
ステップと、 前記データ信号と前記出力信号との比較に基づいて比較
信号を生成するステップと、 前記比較信号を逐次ディジタル近似信号に変換するステ
ップと、 前記比較信号を微調整信号に変換するステップとを有す
ることを特徴とするフェーズロックを実現する方法。 - 【請求項１２】 請求項１１に記載のフェーズロックを
実現する方法であって、前記ディジタル近似信号が約５
０ないし５００マイクロアンペアの範囲の電流であるこ
とを特徴とするフェーズロックを実現する方法。 - 【請求項１３】 請求項１１に記載のフェーズロックを
実現する方法であって、前記微調整信号に変換するステ
ップが、アナログ信号への変換を含むことを特徴とする
フェーズロックを実現する方法。 - 【請求項１４】 請求項１３に記載のフェーズロックを
実現する方法であって、前記アナログ信号が約５０マイ
クロアンペアまでの範囲の電流であることを特徴とする
フェーズロックを実現する方法。 - 【請求項１５】 請求項１１に記載のフェーズロックを
実現する方法であって、前記ディジタル近似信号に変換
するステップが、前記出力信号が前記データ信号より位
相が遅れる回数と前記出力信号が前記データ信号より位
相が進む回数とをカウントするステップを含むことを特
徴とするフェーズロックを実現する方法。 - 【請求項１６】 機械により読み出し可能なプログラム
記憶装置であって、前記機械はデータ信号を接続する検
波器と通信を行い、前記プログラム記憶装置は、フェー
ズロックを実現する方法のステップを実行するために前
記機械により実行可能な命令のプログラムを具体化する
プログラム記憶装置であって、前記方法のステップが、 データ信号を検波器に接続するステップと、 出力信号を前記検波器に接続するステップと、 前記データ信号の位相を前記出力信号の位相と比較する
ステップと、 前記データ信号と前記出力信号との比較に基づいて比較
信号を生成するステップと、 前記比較信号を逐次ディジタル近似信号に変換するステ
ップと、 前記比較信号を微調整信号に変換するステップとを有す
ることを特徴とするプログラム記憶装置。 - 【請求項１７】 フェーズロックを実現する装置であっ
て、 データ信号を検波器に接続する手段と、 出力信号を前記検波器に接続する手段と、 前記データ信号の位相を前記出力信号の位相と比較する
手段と、 前記データ信号と前記出力信号との比較に基づいて比較
信号を生成する手段と、 前記比較信号を逐次ディジタル近似信号に変換する手段
と、 前記比較信号を微調整信号に変換する手段とを有するこ
とを特徴とするフェーズロックを実現する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/863,039 | 1997-05-23 | ||
| US08/863,039 US5978425A (en) | 1997-05-23 | 1997-05-23 | Hybrid phase-locked loop employing analog and digital loop filters |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10327069A true JPH10327069A (ja) | 1998-12-08 |
Family
ID=25340089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10141484A Pending JPH10327069A (ja) | 1997-05-23 | 1998-05-22 | アナログおよびディジタルループフィルタを用いたハイブリッドフェーズロックループ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5978425A (ja) |
| JP (1) | JPH10327069A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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