KR20230131284A - 프로세스 및 공급 전압 변동에 대한 지연 민감도를 감소시키기 위한 조정 가능한 전류 소스/싱크를 갖는 인버터-기반 지연 엘리먼트 - Google Patents

프로세스 및 공급 전압 변동에 대한 지연 민감도를 감소시키기 위한 조정 가능한 전류 소스/싱크를 갖는 인버터-기반 지연 엘리먼트 Download PDF

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Abstract

지연 엘리먼트는, 게이트들이 제1 제어 전압을 수신하도록 구성된 제1 세트의 FET(field effect transistor)들; 제1 전압 레일과 제1 노드 사이에서 각각 제1 세트의 FET들과 직렬로 커플링된 제2 세트의 FET들 － 제2 세트의 FET들은, 한 세트의 상보적 선택 신호들을 각각 수신하도록 구성된 게이트들을 포함함 －; 한 세트의 비-상보적 선택 신호들을 각각 수신하도록 구성된 제3 세트의 게이트들을 포함하는 제3 세트의 FET들; 제2 노드와 제2 전압 레일 사이에서 각각 제3 세트의 FET들과 직렬로 커플링된 제4 세트의 FET들 － 제4 세트의 FET들은, 서로 커플링되고 제2 제어 전압을 수신하도록 구성된 제4 세트의 게이트들을 포함함 －; 및 제1 노드와 제2 노드 사이에 커플링된 인버터를 포함하며, 인버터는, 입력 신호를 수신하도록 구성된 입력, 및 출력 신호를 생성하도록 구성된 출력을 포함한다.

Description

프로세스 및 공급 전압 변동에 대한 지연 민감도를 감소시키기 위한 조정 가능한 전류 소스/싱크를 갖는 인버터-기반 지연 엘리먼트
[0001] 본 특허 출원은 2021년 3월 5일자로 출원된 계류중인 미국 정규 출원 번호 제17/194,084호에 대한 우선권을 주장하며, 이 미국 정규 출원은 본 발명의 양수인에게 양도되고, 이로써 아래에서 완전히 기재된 것처럼 그리고 모든 적용가능한 목적들을 위해 본 명세서에서 인용에 의해 명백히 통합된다.
[0002] 본 개시내용의 양상들은 일반적으로 신호 지연 엘리먼트들에 관한 것으로, 특히, 프로세스 및 공급 전압 변동에 대한 지연 민감도를 감소시키거나 제어하기 위한 조정 가능한 전류 소스/싱크를 갖는 인버터-기반 지연 엘리먼트에 관한 것이다.
[0003] IC(integrated circuit)는 다양한 동작들을 수행하기 위해 복수의 지연 엘리먼트들을 포함할 수 있다. 예컨대, 데이터 신호와 같은 2개 이상의 신호들을 대응하는 클록 신호에, 그리고/또는 그 반대로, 시간 정렬하기 위해 지연 엘리먼트들이 사용될 수 있다. 지연 엘리먼트들은 또한, 순차적인 데이터 회로들에 의해 사용되는 실질적으로 주기적인 타이밍 신호일 수 있는 클록 신호를 생성하기 위해 링 오실레이터와 같은 오실레이터들에서 사용될 수 있다. 그러한 지연 엘리먼트들의 성능은 본 개시내용에서 관심의 대상이다.
[0004] 아래에서는 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 그러한 구현들의 간략화된 요약이 제시된다. 이러한 요약은 모든 고려된 구현들의 포괄적인 개요가 아니며, 모든 구현들의 핵심적인 또는 중요한 엘리먼트들을 식별하거나 임의의 또는 모든 구현들의 범위를 서술하도록 의도되지 않는다. 이러한 요약의 유일한 목적은, 이후에 제시되는 더 상세한 설명에 대한 서론으로서 간략화된 형태로 하나 이상의 구현들의 일부 개념들을 제시하는 것이다.
[0005] 본 개시의 양상은 장치에 관한 것이다. 장치는 지연 엘리먼트를 포함하며, 이 지연 엘리먼트는: 서로 커플링되고 제1 제어 전압을 수신하도록 구성된 제1 세트의 게이트들을 포함하는 제1 세트의 FET(field effect transistor)들; 제1 전압 레일과 제1 노드 사이에서 각각 제1 세트의 FET들과 직렬로 커플링된 제2 세트의 FET들 ― 제2 세트의 FET들은, 한 세트의 상보적 선택 신호들을 각각 수신하도록 구성된 제2 세트의 게이트들을 포함함 ―; 제3 세트의 FET들 ― 제3 세트의 FET들은, 한 세트의 비-상보적 선택 신호들을 각각 수신하도록 구성된 제3 세트의 게이트들을 포함함 ―; 제2 노드와 제2 전압 레일 사이에서 각각 제3 세트의 FET들과 직렬로 커플링된 제4 세트의 FET들 ― 제4 세트의 FET들은, 서로 커플링되고 제2 제어 전압을 수신하도록 구성된 제4 세트의 게이트들을 포함함 ―; 및 제1 노드와 제2 노드 사이에 커플링된 인버터를 포함하며, 인버터는, 입력 신호를 수신하도록 구성된 입력, 및 출력 신호를 생성하도록 구성된 출력을 포함한다.
[0006] 본 개시내용의 다른 양상은 방법에 관한 것이다. 방법은, 지연 엘리먼트와 연관된 프로세스 속도 또는 지연 엘리먼트에 제공되는 공급 전압을 결정하는 단계 ― 지연 엘리먼트는 제1 전압 레일과 제2 전압 레일 사이에서 직렬로 커플링된 전류 소스, 인버터, 및 전류 싱크를 포함함 ―; 프로세스 속도 또는 공급 전압에 기반하여 전류 소스 및 전류 싱크의 사이즈를 세팅하기 위해 제어 신호를 제공하는 단계; 및 인버터의 입력에 인가되는 입력 신호와 인버터의 출력에서 생성된느 출력 신호 사이의 지연을 세팅하기 위해 전류 소스 및 전류 싱크에 전류 제어 전압을 제공하는 단계를 포함한다.
[0007] 본 개시내용의 다른 양상은 장치에 관한 것이다. 장치는, 지연 엘리먼트와 연관된 프로세스 속도 또는 지연 엘리먼트에 제공되는 공급 전압을 결정하기 위한 수단 ― 지연 엘리먼트는 제1 전압 레일과 제2 전압 레일 사이에서 직렬로 커플링된 전류 소스, 인버터, 및 전류 싱크를 포함함 ―; 프로세스 속도 또는 공급 전압에 기반하여 전류 소스 및 전류 싱크의 사이즈를 세팅하기 위해 제어 신호를 제공하기 위한 수단; 및 인버터의 입력에 인가되는 입력 신호와 인버터의 출력에서 생성되는 출력 신호 사이의 지연을 세팅하기 위해 전류 소스 및 전류 싱크에 전류 제어 전압을 제공하기 위한 수단을 포함한다.
[0008] 본 개시내용의 다른 양상은 무선 통신 디바이스에 관한 것이다. 무선 통신 디바이스는 메모리 디바이스, 메모리 디바이스에 커플링된 메모리 인터페이스를 포함하고, 메모리 인터페이스는 복수의 지연 엘리먼트들을 포함하고, 각각의 지연 엘리먼트는: 서로 커플링되고 제1 제어 전압을 수신하도록 구성된 제1 세트의 게이트들을 포함하는 제1 세트의 FET(field effect transistor)들; 제1 전압 레일과 제1 노드 사이에서 각각 제1 세트의 FET들과 직렬로 커플링된 제2 세트의 FET들 ― 제2 세트의 FET들은 한 세트의 상보적 선택 신호들을 각각 수신하도록 구성된 제2 세트의 게이트들을 포함함 ―; 제3 세트의 FET들 ― 제3 세트의 FET들은 한 세트의 비-상보적 선택 신호들을 각각 수신하도록 구성된 제3 세트의 게이트들을 포함함 ―; 제2 노드와 제2 전압 레일 사이에서 각각 제3 세트의 FET들과 직렬로 커플링된 제4 세트의 FET들 ― 제4 세트의 FET들은, 서로 커플링되고 제2 제어 전압을 수신하도록 구성된 제4 세트의 게이트들을 포함함 ―; 및 제1 노드와 제2 노드 사이에 커플링된 인버터를 포함하며, 인버터는 입력 신호를 수신하도록 구성된 입력 및 출력 신호를 생성하도록 구성된 출력을 포함한다. 무선 통신 디바이스는 메모리 인터페이스에 커플링된 적어도 하나의 디지털 신호 프로세싱 코어들; 적어도 하나의 디지털 신호 프로세싱 코어들에 커플링된 트랜시버; 및 트랜시버에 커플링된 적어도 하나의 안테나를 더 포함한다.
[0009] 상술한 목적 및 관련되는 목적의 달성을 위해서, 하나 이상의 구현들은, 아래에서 완전히 설명되고 특히 청구항들에서 언급되는 특징들을 포함한다. 하기 설명 및 부가된 도면들은 하나 이상의 구현들의 특정한 예시적인 양상들을 상세히 기술한다. 그러나, 이러한 양상들은, 다양한 구현들의 원리들이 사용될 수 있는 다양한 방식들 중 일부만을 나타내고, 구현들의 설명은 모든 이러한 양상들 및 이들의 균등물들을 포함하는 것으로 의도된다.
[0010] 도 1은 본 개시내용의 양상에 따른, 예시적인 인버터-기반 지연 엘리먼트의 블록 다이어그램을 예시한다.
[0011] 도 2는 본 개시내용의 다른 양상에 따른, 인버터-기반 지연 엘리먼트와 연관된 지연 대 전류 소스/싱크 드라이브 사이의 관계를 묘사하는 그래프를 예시한다.
[0012] 도 3은 본 개시내용의 다른 양상에 따른, 다른 예시적인 인버터-기반 지연 엘리먼트의 개략적인 다이어그램을 예시한다.
[0013] 도 4는 본 개시내용의 다른 양상에 따른, 예시적인 지연 라인 시스템의 블록/개략적인 다이어그램을 예시한다.
[0014] 도 5는 본 개시내용의 다른 양상에 따른, 다른 예시적인 지연 라인 시스템의 블록/개략적인 다이어그램을 예시한다.
[0015] 도 6은 본 개시내용의 다른 양상에 따른, 인버터-기반 지연 엘리먼트의 세트를 이용하는 예시적인 DDR(double data rate) 메모리 인터페이스의 블록 다이어그램을 예시한다.
[0016] 도 7은 본 개시내용의 다른 양상에 따른, 예시적인 CDC(clock distribution circuit)의 블록 다이어그램을 예시한다.
[0017] 도 8은 본 개시내용의 다른 양상에 따른, 신호를 지연시키는 예시적인 방법의 흐름 다이어그램을 예시한다.
[0018] 도 9는 본 개시내용의 다른 양상에 따른, 예시적인 무선 통신 디바이스의 블록 다이어그램을 예시한다.
[0019] 첨부된 도면들과 관련하여 아래에 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본 명세서에서 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이런 개념들이 이런 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게는 자명할 것이다. 일부 예시들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해 블록 다이어그램 형태로 도시된다.
[0020] 도 1은 본 개시내용의 양상에 따른, 인버터-기반 지연 엘리먼트(100)(전류 스타브드 인버터(current starved inverter)로 또한 지칭됨)의 개략적인 다이어그램을 예시한다. 지연 엘리먼트(100)는 PMOS FET(p-channel metal oxide semiconductor field effect transistor)(M1)로 구성된 전류 소스, PMOS FET(M2) 및 NMOS FET(n-channel metal oxide semiconductor field effect transistor)(M3)를 포함하는 인버터(110), NMOS FET(M4)로 구성된 전류 싱크를 포함하며, 이들 모두는 상부 전압 레일(VDD)과 하부 전압 레일(VSS)(예컨대, 접지) 사이에서 직렬로 커플링 또는 연결된다.
[0021] 인버터(110)의 PMOS FET(M2) 및 NMOS FET(M3)의 게이트들은 서로 커플링되고, 지연될 입력 신호(Si)를 수신하기 위해 지연 엘리먼트(100)에 대한 입력으로서 역할을 한다. 인버터(110)의 PMOS FET(M2) 및 NMOS FET(M3)의 드레인들은 서로 커플링되고, 입력 신호의 지연된 버전인 출력 신호(So)를 생성하기 위해 지연 엘리먼트(100)의 출력으로서 역할을 한다. 전류 소스 PMOS FET(M1) 및 전류 싱크 NMOS FET(M2)는 지연 엘리먼트(100)의 특정 지연을 세팅하기 위해 제어 전압들(VBP 및 VBN)을 각각 수신하기 위한 게이트들을 포함한다.
[0022] 지연 엘리먼트(100)의 지연은 풀-다운 지연(Tdown)과 합산된 풀-업 지연(Tup)에 관련된다. 풀-업 지연(Tup)은 다음의 관계식으로 주어질 수 있다:
수학식 1
여기서, CL은 지연 엘리먼트(100)의 출력에 제공되는 부하 커패시턴스이고, Iup은 풀-업 전류이고, M은 PMOS FET(M1)의 사이즈(예컨대, 유효 채널 폭 대 채널 길이 비율(W/L))이고, 는 PMOS FET(M1)의 캐리어들(홀들)의 이동도이고, VTHp는 PMOS FET(M1)의 임계 전압이고, 그리고 VBP는 PMOS FET(M1)의 게이트에 인가되는 제어 전압이다. 대안적으로, PMOS FET(M1)는 병렬로 커플링된, 각각이 동일한 사이즈를 갖는 복수의 PMOS FET들로 구성될 수 있고, M은 턴 온된(활성화된) PMOS FET들의 개수를 지칭할 수 있다.
[0023] 유사하게, 풀다운 지연(Tdown)은 다음의 관계식으로 주어질 수 있다:
수학식 2
여기서, CL은 지연 엘리먼트(100)의 출력에 제공되는 부하 커패시턴스이고, Idown은 풀-다운 전류이고, M은 NMOS FET(M4)의 사이즈(W/L)이고, 은 NMOS FET(M4)에서 캐리어들(전자들)의 이동도이고, VTHn은 NMOS FET(M4)의 임계 전압이고, 그리고 VBN은 NMOS FET(M4)의 게이트에 인가되는 제어 전압이다. 대안적으로, NMOS FET(M4)는 병렬로 커플링된, 각각이 동일한 사이즈를 갖는 복수의 NMOS FET들로 구성될 수 있고, M은 턴 온된(활성화된) NMOS FET들의 개수를 지칭할 수 있다.
[0024] Tdown을 고려하고(다음의 설명은 Tup에 또한 적용가능하므로), 부하 커패시턴스(CL)가 비교적 높고 캐리어들의 이동도()가 비교적 낮은 저속 프로세스 코너들에서, FET들(M1 및 M4)의 사이즈가 (예컨대, 프로세스 허용오차들 내에서) 실질적으로 동일하다고 가정하면, 특정 타깃 지연(Tdown)을 달성하기 위해, 수학식 2에 따라 게이트 전압과 임계 전압의 차이(VBN-VTHn)는 비교적 클 수 있다. 부하 커패시턴스(CL)가 비교적 낮고 캐리어들의 이동도()가 비교적 높은 고속 프로세스 코너들에서, 동일한 타깃 지연(Tdown)을 달성하기 위해, 수학식 2에 따라 게이트 전압과 임계 전압의 차이(VBN-VTHn)는 비교적 낮아야 한다. 게이트 전압과 임계 전압의 차이(VBN-VTH)는 또한 대응하는 FET의 드라이브로 지칭될 수 있다.
[0025] 도 2는 NMOS FET(M4)의 게이트 제어 전압과 임계 전압 사이의 차이(VBN-VTHn)(드라이브)와 지연 엘리먼트(100)의 지연 사이의 관계를 묘사하는 그래프를 예시한다. y-축 또는 수직 축은 피코초(ps) 단위의 지연을 나타내고, x-축 또는 수평 축은 NMOS FET(M4)의 게이트 제어 전압과 임계 전압 사이의 밀리볼트(mv) 단위의 전압차(VBN-VTHn)를 나타낸다. PMOS FET(M1)의 임계 전압과 게이트 제어 전압 사이의 전압차(VTHp-VBP)는 (예컨대, Tup이 실질적으로 Tdown과 동일하도록) VBN-VTHn의 전압차와 유사할 수 있다는 것이 이해되어야 한다.
[0026] 실선 플롯은 12의 비교적 큰 디바이스 사이즈(M)를 갖는 비교적 저속 프로세스 코너에 관한 것이고, 일점 쇄선(dash-dot line) 플롯은 디바이스 사이즈(M)가 또한 12인 비교적 고속 프로세스 코너에 관한 것이며, 큰 파선(dashed line) 플롯은 2의 더 작은 디바이스 사이즈(M)를 갖는 고속 프로세스 코너에 관한 것이다. 이 예에서, 지연 엘리먼트(100)에 대한 타깃 지연은 수평의 작은 파선 플롯에 의해 표현된 바와 같이 38ps이고, 수직 파선 플롯들은 타깃 지연 라인을 NMOS FET(M4)의 대응하는 드라이브(VBN-VTHn)에 맵핑한다.
[0027] 저속 프로세스 코너(실선 플롯)에서, 38ps 타깃 지연을 달성하기 위한 VBN-VTHn은 약 425mV이고, 저속 프로세스 코너 플롯은, 플롯의 경사를 나타내는 두꺼운 라인에 의해 표시된 바와 같이 그 구역에서 비교적 평탄하다는 것이 주목되는데; 이는 임계 전압(VTHn) 변동에 대한 지연의 민감도가 비교적 작다는 것을 의미한다.
[0028] 반면에, 고속 프로세스 코너/큰 M 플롯(일점 쇄선 플롯)에서, 38ps 지연을 달성하기 위한 VBN-VTHn은 약 80mV이고, 고속 프로세스 코너/큰 M 플롯은 대응하는 두꺼운 경사 라인에 의해 표시된 바와 같이 그 구역에서 비교적 높은 경사를 갖는데; 이는 임계 전압(VTHn) 변동에 대한 지연의 민감도가 비교적 높다는 것을 의미한다.
[0029] 따라서, VBN-VTHn이 높을수록, 임계 전압(VTH) 변동에 대한 지연의 민감도는 더 낮다. 임계 전압(VTH)이 집적 회로(IC) 다이에 걸쳐 상당히 변동될 수 있기 때문에, 고속 코너들에서, IC의 상이한 구역들에 위치된 지연 엘리먼트들의 결과적인 지연들에 상당한 변동이 있을 수 있다.
[0030] 요약하면, 도 2 및 수학식 2를 다시 참조하면, 고속 코너들에서, FET들(M1 및 M4)의 유효 사이즈(M)가 더 작게 만들어질 수 있다면, VBN-VTHn은 더 크게 만들어질 수 있다. 도 2에 예시된 바와 같이, 큰 파선 플롯은 더 작은 M(예컨대, M=2)을 갖는 고속 프로세스 코너와 관련된다. 따라서, 38ps의 타깃 지연을 사용하여, 더 작은 디바이스 사이즈(M=2)를 갖는 고속 코너에서, VBN-VTHn은 약 370mV에 있고, 이는 고속 코너 및 더 큰 디바이스 사이즈 M=12의 것과 비교되는 (대응하는 두꺼운 경사 라인에 의해 표시된 바와 같이) 비교적 평평한 구역에 있다. 따라서, 임계 전압(VTH) 변동에 대한 지연의 민감도는 비교적 작다.
[0031] 따라서, 프로세스 코너에 기반하여 M을 조정함으로써(예컨대, 저속 코너→높은 M; 고속 코너→낮은 M), 임계 전압 변동에 대해 지연에 대한 민감도는 IC 전체에 걸쳐 인스턴스화된 지연 엘리먼트들에 대해 작게 유지될 수 있다.
[0032] 도 3은 본 개시내용의 다른 양상에 따른 인버터-기반 지연 엘리먼트(300)의 개략도를 예시한다. 지연 엘리먼트(300)는, 서로 커플링되고 제1 제어 전압(VBP)을 수신하도록 구성된 제1 세트의 게이트들을 포함하는 제1 세트의 PMOS FET들(M10 내지 M1N)을 포함하며, 여기서 N은 정수이다. 지연 엘리먼트(300)는, 상부 전압 레일(VDD)과 제1 노드(n1) 사이에서 제1 세트의 FET들(M10 내지 M1N)과 각각 직렬로 연결되거나 커플링된 제2 세트의 PMOS FET들( 내지 )을 더 포함한다. 제2 세트의 FET들( 내지 )은 한 세트의 상보적 선택 신호들 ( 내지 )을 각각 수신하도록 구성된 제2 세트의 게이트들을 포함한다.
[0033] 지연 엘리먼트(300)는 제3 세트의 FET들(MS0 내지 MSN)을 더 포함하며, 제3 세트의 FET들(MS0 내지 MSN)은 한 세트의 비-상보적 선택 신호들(S0 내지 SN)을 각각 수신하도록 구성된 제3 세트의 게이트들을 포함한다. 부가적으로, 지연 엘리먼트(300)는 제2 노드(n2)와 하부 전압 레일(예컨대, 접지) 사이에서 제3 세트의 FET들(MS0 내지 MSN)과 각각 직렬로 커플링된 제4 세트의 FET들(M40 내지 M4N)을 포함한다. 제4 세트의 FET들(M40 내지 M4N)은 서로 커플링되고 제2 제어 전압(VBN)을 수신하도록 구성된 제4 세트의 게이트들을 포함한다.
[0034] 지연 엘리먼트(300)는 또한, 노드들(n1 및 n2) 사이에서 직렬로 연결되거나 커플링된 PMOS FET(M2) 및 NMOS FET(M3)를 포함하는 인버터(310)를 포함하며, 여기서 게이트들은 지연될 입력 신호(Si)를 수신하기 위해 입력에서 서로 커플링되고, 드레인들은 입력 신호(Si)의 지연된 버전인 출력 신호 So를 생성하기 위해 출력에서 서로 커플링된다.
[0035] 저속 프로세스 코너들에서, 전류 소스(예컨대, 턴 온된 PMOS FET들( 내지 )의 개수) 및 전류 싱크(예컨대, 턴 온된 NMOS FET들(MS0 내지 MSN)의 개수)의 유효 사이즈(M)는 비교적 크게 세팅될 수 있다. 따라서, 상보적 및 비-상보적 선택 신호들( 내지 및 S0 내지 SN)의 세트들은 각각 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 세트들 모두 또는 이들 중 다수를 턴 온시키도록 구성될 수 있다. 예컨대, 특정한 비교적 저속 프로세스 속도에서, N=11인 경우, 턴 온된 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 개수는 9일 수 있고, 턴 오프된 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 개수는 3일 수 있다. 이러한 경우, 상보적 및 비-상보적 선택 신호들( 내지 및 S0 내지 S8)의 세트들은 각각 VSS 및 VDD 전위들에 있고; 상보적 및 비-상보적 선택 신호들( 내지 및 S9 내지 S11)의 세트들은 각각 VDD 및 VSS 전위들에 있다. 또는 다른 경우에, PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN) 모두가 턴 온되고; 이 경우 상보적 및 비-상보적 선택 신호들( 내지 및 S0 내지 S11)의 세트들은 각각 VSS 및 VDD 전위들에 있다.
[0036] 고속 프로세스 코너들에서, 전류 소스(예컨대, 턴 온된 PMOS FET들( 내지 )의 수) 및 전류 싱크(예컨대, 턴 온된 NMOS FET들(MS0 내지 MSN)의 수)의 유효 사이즈(M)는 비교적 작게 세팅될 수 있다. 따라서, 상보적 및 비-상보적 선택 신호들( 내지 및 S0 내지 SN)의 세트들은 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 세트들 중 단지 몇몇 세트들만을 턴 온시키도록 구성될 수 있다. 예컨대, 특정한 비교적 고속 프로세스 속도에서, N=11인 경우, 턴 온된 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 개수는 3일 수 있고, 턴 오프된 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 수는 9일 수 있다. 이러한 경우, 상보적 및 비-상보적 선택 신호들( 내지 및 S0 내지 S2)의 세트들은 각각 VSS 및 VDD 전위들에 있고; 상보적 및 비-상보적 선택 신호들 ( 내지 및 S3 내지 S11)의 세트들은 각각 VDD 및 VSS 전위들에 있다. 고속 프로세스 코너 케이스에서 턴 온된 FET들의 개수는 저속 프로세스 코너 케이스에서 턴 온된 FET들의 개수보다 적다.
[0037] PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN) 각각은 실질적으로 동일한 사이즈를 갖도록 구성될 수 있다. 따라서, 단일 PMOS FET( 내지 중 하나) 및 단일 NMOS FET(MS0 내지 MSN 중 하나)가 턴 온되면, 전류 소스/전류 싱크의 유효 사이즈(M)는 1로 정규화될 수 있다. 이러한 경우, 예컨대, 9개의 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 및 MS8)이 턴 온되고, 3개의 PMOS FET들( 내지 ) 및 NMOS FET들(MS9 내지 MS11)이 턴 오프되면, 전류 소스/전류 싱크의 유효 사이즈(M)는 9이다. 표시된 바와 같이, PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)이 실질적으로 동일한 사이즈를 갖도록 구성되면, 턴 온된 PMOS FET들( 내지 )의 개수는 턴 온된 NMOS FET들(MS0 내지 MSN)의 개수와 동일할 수 있다. 그러나, PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)의 사이즈들이 실질적으로 동일하게 구성될 필요는 없다는 것이 이해되어야 한다.
[0038] 추가로, 상보적 및 비-상보적 선택 신호들( 내지 및 S0 내지 SN)의 세트들은 모두 대응하는 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)을 턴 온 및 턴 오프시키도록 구성가능할 수 있지만, 선택 신호들 중 하나 이상의 신호들이 동작 동안 대응하는 하나 이상의 FET들을 턴 온으로 유지하도록 고정될 수 있다는 것이 이해될 것이다. 예컨대, N=11인 경우를 다시 고려하면, 모든 사용 경우들에 대해 온(on)인 최소 개수의 PMOS FET들( 내지 ) 및 NMOS FET들(MS0 내지 MSN)이 존재한다고 결정될 수 있다. 따라서, 대응하는 선택 신호들은, 이를테면, PMOS FET들의 경우에 게이트 전압들을 VSS로 고정하고 NMOS FET들의 경우에 게이트 전압들을 VDD로 고정함으로써, 그러한 최소 개수의 FET들을 턴 온된 상태로 두도록 구성될 수 있다.
[0039] 도 4는 본 개시내용의 다른 양상에 따른, 예시적인 지연 라인 시스템(400)의 블록/개략적인 다이어그램을 예시한다. 지연 라인 시스템(400)은 지연 라인(405), 프로세스 속도 결정 회로(450), 지연 민감도 제어기(460), 및 지연 제어 회로(470)를 포함한다.
[0040] 지연 라인(405)은 한 세트의 캐스케이드된 지연 엘리먼트들(408-1 내지 408-J)을 포함하고, 이들 각각은 이전에 논의된 지연 엘리먼트(300)와 유사하게 구성될 수 있다. 예컨대, 지연 라인(405)은 상부 전압 레일(VDD)과 하부 전압 레일(VSS) 사이에서 직렬로 연결되거나 커플링된 전류 소스(410-1), 인버터(420-1) 및 전류 싱크(430-1)를 포함하는 제1 지연 엘리먼트(408-1)를 포함한다. 전류 소스(410-1)는 제어 신호()에 의해 제어되며, 여기서 부분은 지연 민감도 목적들을 위해 전류 소스의 사이즈를 제어하고, 부분은 지연 세팅 목적들을 위해 전류 소스의 드라이브를 제어한다. 유사하게, 전류 싱크(430-1)는 제어 신호(SV)에 의해 제어되며, 여기서 S 부분은 지연 민감도 목적들을 위해 전류 싱크의 사이즈를 제어하고, V 부분은 지연 세팅 목적들을 위해 전류 싱크의 드라이브를 제어한다.
[0041] 나머지 캐스케이드된 지연 엘리먼트들(408-2 내지 408-J)은 유사하게 구성되며, 이들은 상부 전압 레일(VDD)과 하부 전압 레일(VSS) 사이에 각각 직렬로 연결되거나 커플링된 전류 소스들(410-2 내지 410-J), 인버터들(420-2 내지 420-J), 및 전류 싱크들(430-2 내지 430-J)을 포함한다. 접미사 J는 정수일 수 있다. 지연 라인(405)이 입력 신호를 지연시켜 출력 신호를 발생시키는 데 사용되는 경우, 입력 신호는 인버터(420-1)의 입력에 인가될 수 있고, 출력 신호는 인버터(420-J)의 출력에서 생성될 수 있다. 지연 라인(405)이 링 오실레이터에서 사용되는 경우, 인버터(420-J)의 출력은 인버터(420-1)의 입력에 커플링되며, 이 경우에 J는 홀수 정수이다.
[0042] 프로세스 속도 결정 회로(450)는, (예컨대, 지연 라인(405)의 전류 소스들, 인버터들, 및 전류 싱크들을 형성하는 FET들에 관련된) 지연 라인(405)을 포함하는 IC의 프로세스 속도를 표시하는 프로세스 속도 신호(PS)를 생성하도록 구성된다. 예로서, 프로세스 속도 결정 회로(450)는 링 오실레이터일 수 있고, 링 오실레이터의 주파수는 IC의 프로세스 속도와 관련된 발진 신호를 생성하도록 구성된다. 예컨대, 비교적 높은 주파수는 비교적 높은 프로세스 속도를 표시하고, 비교적 낮은 주파수는 비교적 낮은 프로세스 속도를 표시한다.
[0043] 지연 민감도 제어기(460)는 프로세스 속도 결정 회로(450)의 출력에 커플링된 입력을 포함한다. 지연 민감도 제어기(460)는 프로세스 속도 신호(PS)에 기초하여 전류 소스들 및 전류 싱크들 사이즈 세팅 제어 신호들( 및 S)을 각각 생성하도록 구성된다. 따라서, 지연 민감도 제어기(460)는 지연 라인(405)의 전류 소스들 및 전류 싱크들에(예컨대, 지연 라인(405)의 전류 소스들 및 전류 싱크들을 형성하는 FET들의 게이트들에) 커플링된 출력을 포함한다.
[0044] 이전에 논의된 바와 같이, 지연 라인(405)과 연관된 지연 민감도를 감소시키거나 제어하기 위해, 지연 라인(405)의 지연 엘리먼트들(408-1 내지 408-J)의 전류 소스들 및 전류 싱크들의 사이즈들은 프로세스 속도 신호에 반비례 관계로(inversely related) 세팅될 수 있다. 즉, 프로세스 속도 신호(PS)가 비교적 낮은 프로세스 속도를 표시하면, 전류 소스들 및 싱크들의 사이즈들은 비교적 크게 세팅될 수 있다. 프로세스 속도 신호(PS)가 비교적 높은 프로세스 속도를 표시하면, 전류 소스들 및 싱크들의 사이즈들은 비교적 낮게 세팅될 수 있다. 2개(예컨대, 높음 및 낮음) 초과의 사이즈 레벨들이 있지만 다수의 레벨들(예컨대, 매우 높음, 높음, 중간, 낮음, 매우 낮음)이 있을 수 있다는 것이 이해될 것이다. 따라서, 지연 민감도 제어기(460)는 프로세스 속도를 사이즈 세팅 제어 신호들( 및 S)에 맵핑하기 위해 수학식 또는 표를 사용할 수 있다.
[0045] 지연 제어 회로(470)는, 지연 라인(405)의 전류 소스들 및 전류 싱크들의 드라이브를 세팅하여 지연 라인(405)의 특정 지연을 제어 또는 세팅하기 위해 제1 및 제2 제어 전압들(VBP 및 VBN)을 생성하도록 구성된다. 따라서, 지연 제어 회로(470)는 지연 라인(405)의 전류 소스들 및 전류 싱크들에(예컨대, 지연 라인(405)의 전류 소스들 및 전류 싱크들을 형성하는 FET들의 게이트들에) 커플링된 출력을 포함한다. 지연 제어 회로(470)는, 사이즈 세팅 제어 신호들( 및 S)에 기반하여(예컨대, 또는, 지연 민감도 제어기(460)에 의해 사이즈 세팅 제어 신호들( 및 S)이 결정된 후에) 제어 신호들(VBP 및 VBN)을 생성할 수 있다.
[0046] 도 5는 본 개시내용의 다른 양상에 따른, 예시적인 지연 라인 시스템(500)의 블록/개략적인 다이어그램을 예시한다. 지연 라인 시스템(500)은 지연 라인(505), 공급 전압 생성기(550), 지연 민감도 제어기(560), 및 지연 제어 회로(570)를 포함한다.
[0047] 지연 라인(505)은 한 세트의 캐스케이드된 지연 엘리먼트들(508-1 내지 508-K)을 포함하고, 이들 각각은 이전에 논의된 지연 엘리먼트(300)와 유사하게 구성될 수 있다. 예컨대, 지연 라인(505)은 상부 전압 레일(VDD)과 하부 전압 레일(VSS) 사이에서 직렬로 연결되거나 커플링된 전류 소스(510-1), 인버터(520-1), 및 전류 싱크(530-1)를 포함하는 제1 지연 엘리먼트(508-1)를 포함한다. 전류 소스(510-1)는 제어 신호()에 의해 제어되며, 여기서 부분은 지연 민감도 목적들을 위해 전류 소스의 사이즈를 제어하고, 부분은 지연 세팅 목적들을 위해 전류 소스의 드라이브를 제어한다. 유사하게, 전류 싱크(530-1)는 제어 신호(SV)에 의해 제어되며, 여기서 S 부분은 지연 민감도 목적들을 위해 전류 싱크의 사이즈를 제어하고, V 부분은 지연 세팅 목적들을 위해 전류 싱크의 드라이브를 제어한다.
[0048] 나머지 캐스케이드된 지연 엘리먼트들(508-2 내지 508-K)은 유사하게 구성되며, 이들은 상부 전압 레일(VDD)과 하부 전압 레일(VSS) 사이에 각각 직렬로 연결되거나 커플링된 전류 소스들(510-2 내지 510-K), 인버터들(520-2 내지 520-K), 및 전류 싱크들(530-2 내지 530-K)을 포함한다. 접미사 K는 정수일 수 있다. 지연 라인(505)이 입력 신호를 지연시켜 출력 신호를 발생시키는 데 사용되는 경우, 입력 신호는 인버터(520-1)의 입력에 인가될 수 있고, 출력 신호는 인버터(520-K)의 출력에서 생성될 수 있다. 지연 라인(505)이 링 오실레이터에서 사용되는 경우, 인버터(520-K)의 출력은 인버터(520-1)의 입력에 커플링되며, 이 경우에 K는 홀수 정수이다.
[0049] 공급 전압 생성기(550)는 지연 라인(505)의 상부 전압 레일에 대한 공급 전압(VDD)을 생성하도록, 또는 더 정확하게는, 상부 및 하부 전압 레일들 사이의 공급 전압차(VDD-VSS)를 세팅하도록 구성된다. 이는 상이한 주파수들 또는 대역폭들에 대해 지연 라인(505)을 동작시키기 위해 행해질 수 있다. 예컨대, 비교적 높은 주파수들 또는 대역폭들에서 지연 라인(505)을 동작시키기 위해, 공급 전압차(VDD-VSS)는 지연 라인(505)의 지연을 감소시키도록 비교적 높게 세팅될 수 있다. 반대로, 비교적 낮은 주파수들 또는 대역폭들에서 지연 라인(505)을 동작시키기 위해, 공급 전압차(VDD-VSS)는 전력 소비를 감소시키도록 비교적 낮게 세팅될 수 있다.
[0050] 지연 민감도 제어기(560)는 공급 전압 생성기(550)의 출력에 커플링된 입력을 포함한다. 지연 민감도 제어기(560)는 공급 전압차(VDD-VSS, 또는 VSS가 접지와 같은 특정 전위로 고정될 수 있으므로 VDD)에 기반하여 전류 소스들 및 전류 싱크들 사이즈 세팅 제어 신호들( 및 S)을 각각 생성하도록 구성된다. 따라서, 지연 민감도 제어기(560)는 지연 라인(505)의 전류 소스들 및 전류 싱크들에(예컨대, 지연 라인(505)의 전류 소스들 및 전류 싱크들을 형성하는 FET들의 게이트들에) 커플링된 출력을 포함한다.
[0051] 이전에 논의된 바와 같이, 지연 라인(505)과 연관된 지연 민감도를 감소시키거나 제어하기 위해, 지연 라인(505)의 지연 엘리먼트들의 전류 소스들 및 전류 싱크들의 사이즈들은 공급 전압차(VDD-VSS)에 반비례 관계로 세팅될 수 있다. 즉, 공급 전압차(VDD-VSS)가 비교적 낮으면(예컨대, 더 낮은 주파수 애플리케이션들의 경우), 전류 소스들 및 싱크들의 사이즈들은 비교적 크게 세팅될 수 있다. 공급 전압차(VDD-VSS)가 비교적 높으면(예컨대, 더 높은 주파수 애플리케이션들의 경우), 전류 소스들 및 싱크들의 사이즈들은 비교적 낮게 세팅될 수 있다. 유사하게, 2개(예컨대, 높음 및 낮음) 초과의 사이즈 레벨들이 있지만 다수의 레벨들(예컨대, 매우 높음, 높음, 중간, 낮음, 매우 낮음)이 있을 수 있다는 것이 이해될 것이다. 따라서, 지연 민감도 제어기(560)는 공급 전압차(VDD-VSS)를 사이즈 세팅 제어 신호들( 및 S)에 맵핑하기 위해 수학식 또는 표를 사용할 수 있다.
[0052] 지연 제어 회로(570)는, 지연 라인(505)의 전류 소스들 및 전류 싱크들의 드라이브를 세팅하여 지연 라인(505)의 특정 지연을 제어 또는 세팅하기 위해 제1 및 제2 제어 전압들(VBP 및 VBN)을 생성하도록 구성된다. 따라서, 지연 제어 회로(570)는 지연 라인(505)의 전류 소스들 및 전류 싱크들에(예컨대, 지연 라인(505)의 전류 소스들 및 전류 싱크들을 형성하는 FET들의 게이트들에) 커플링된 출력을 포함한다. 지연 제어 회로(570)는, 사이즈 세팅 제어 신호들( 및 S)에 기반하여(예컨대, 또는, 지연 민감도 제어기(560)에 의해 사이즈 세팅 제어 신호들( 및 S)이 결정된 후에) 제어 신호들(VBP 및 VBN)을 생성할 수 있다.
[0053] 도 6은 이전에 논의된 인버터 기반 지연 엘리먼트들을 사용하는 예시적인 메모리 인터페이스(600)의 블록 다이어그램을 예시한다. 예로서, 메모리 인터페이스(600)는 DDR(double data rate) 메모리 인터페이스, 이를테면 DDR5 또는 다른 버전일 수 있다. 메모리 인터페이스(600)는, 코어스(coarse) 지연 유닛(630), 미세 지연 유닛(640), 및 듀티 사이클 조정기 유닛(650)을 포함하는 조정 가능한 지연 라인(620)의 인버터-기반 지연 엘리먼트들에 대해 실질적으로 동일한 지연을 세팅하기 위한 제어 전압들(VBP 및 VBN)을 생성하도록 구성된 CDC(clock distribution circuit)(610)를 포함한다. 메모리 인터페이스(600)는, CDC(610)의 지연 엘리먼트들 및 조정 가능한 지연 라인(620)의 지연 엘리먼트들의 전류 소스들 및 전류 싱크들의 사이즈들을 각각 세팅하기 위해 상보적 및 비-상보적 신호들( 및 S)의 세트들을 생성하도록 구성된 지연 민감도 제어기(615)를 더 포함한다.
[0054] 데이터 신호(DQ) 또는 클록(때때로 "스트로브"로 지칭됨) 신호(DQS)는 조정 가능한 지연 라인(620)의 입력에 인가될 수 있다. 조정 가능한 지연 라인(620)은, 출력(Tx/Rx)에서 출력 데이터 신호를 발생시키기 위해, 제어 전압들(VBP 및 VBN)과, 상보적 및 비-상보적 신호들( 및 S)의 세트들에 기반하여 데이터 신호(DQ) 또는 클록 신호(DQS)를 지연시키도록 구성된다. 조정 가능한 지연 라인(620)은 메모리 인터페이스(600)의 특정 비트, 이를테면, bit0과 연관될 수 있다. 메모리 인터페이스(600)는 병렬 비트들(예컨대, 64 비트 또는 다른 비트들)의 세트를 포함할 수 있고, 각각의 비트의 각각의 데이터 신호(DQ) 및 클록 신호(DQS)에 대한 조정 가능한 지연 라인이 존재한다는 것이 이해될 것이다. 각각의 비트에 대한 한 쌍의 조정 가능한 지연 라인은, 클럭(DQS)이 데이터 추출을 위해 수신기에서 데이터 신호(DQ)를 샘플링하는 데 사용될 수 있도록 데이터 신호(DQ)를 클럭 신호(DQS)에 시간 정렬하기 위한 것이다.
[0055] 코어스 지연 유닛(630)은 한 세트의 캐스케이드된 지연 엘리먼트들(632)을 포함하며, 이들 중 하나 이상이 코어스 지연 유닛(630)의 지연을 세팅하기 위해 바이패스될 수 있다. 코어스 지연 유닛(630)은 데이터 신호(DQ) 또는 클록 신호(DQS)를 수신하도록 구성된 입력 지연 엘리먼트(632-1)를 포함한다. 코어스 지연 유닛(630)의 지연 엘리먼트들(632-1, 632-2 등) 각각은 이전에 논의된 지연 엘리먼트들(300, 408-1 내지 408-J 및/또는 508-1 내지 508-K) 중 임의의 지연 엘리먼트에 따라 구성될 수 있다. 논의된 바와 같이, 지연 엘리먼트 각각은, 지연 민감도 제어기(615)에 의해 생성된 상보적 및 비-상보적 신호들( 및 S)의 세트들 및 CDC(610)에 의해 생성된 제어 전압들(VBP 및 VBN)에 의해 제어되도록 구성될 수 있다.
[0056] 미세 지연 유닛(640)은 입력 지연 엘리먼트(642-i), 출력 지연 엘리먼트(642-o), 및 한 세트의 선택가능한 션트 커패시터들(C)을 포함한다. 입력 지연 엘리먼트(642-i)는, 코어스 지연 유닛(630)의 출력에 커플링된 입력, 및 출력 지연 엘리먼트(642-o)의 입력에 커플링된 출력을 포함한다. 선택 가능한 션트 커패시터들의 세트는 입력 지연 엘리먼트(642-i)의 출력(출력 지연 엘리먼트(642-o)의 입력)과 더 낮은 전압 레일(예컨대, 접지) 사이에 선택적으로 커플링된다. 미세 지연 유닛(640)의 지연량은 선택된 션트 커패시터들(C)의 개수와 관련된다. 미세 지연 유닛(640)의 입력 및 출력 지연 엘리먼트들(642-i 및 642-o) 각각은 이전에 논의된 지연 엘리먼트들(300, 408-1 내지 408-J, 및/또는 508-1 내지 508-K) 중 임의의 지연 엘리먼트에 따라 구성될 수 있다. 논의된 바와 같이, 지연 엘리먼트(642-i 및 642-o) 각각은, 이전에 논의된 바와 같이, 지연 민감도 제어기(615)에 의해 생성된 상보적 및 비-상보적 신호들(S 및 S)의 세트들 및 CDC(610)에 의해 생성된 제어 전압들(VBP 및 VBN)에 의해 제어되도록 구성될 수 있다.
[0057] 듀티 사이클 조정기(650)는 제1 지연 엘리먼트 "1"(652), 제2 지연 엘리먼트 "2"(654), 및 멀티플렉서(656)를 포함한다. 제1 및 제2 지연 엘리먼트들(652, 654)은 미세 지연 유닛(640)의 출력(예컨대, 출력 지연 엘리먼트(642-o)의 출력)에 커플링된 개개의 입력들을 포함한다. 제1 및 제2 지연 엘리먼트들(652, 654)은 각각 멀티플렉서(656)의 입력들에 커플링된 출력들을 포함한다. 제2 지연 엘리먼트의 출력은 또한 멀티플렉서(656)의 선택 입력에 커플링된다. 멀티플렉서(656)는 조정 가능한 지연 라인(620)의 출력 신호를 생성하도록 구성된 출력을 포함한다. 제1 및 제2 지연 엘리먼트들(652, 654)은 한 세트의 캐스케이드된 지연 엘리먼트들을 포함할 수 있고, 각각의 지연 엘리먼트는 이전에 논의된 지연 엘리먼트들(300, 408-1 내지 408-J, 및/또는 508-1 내지 508-K) 중 임의의 지연 엘리먼트로 구성될 수 있다. 즉, 각각의 지연 엘리먼트는, 이전에 논의된 바와 같이, 지연 민감도 제어기(615)에 의해 생성된 상보적 및 비-상보적 신호들( 및 S)의 세트들 및 CDC(610)에 의해 생성된 제어 전압들(VBP 및 VBN)에 의해 제어되도록 구성될 수 있다. 제1 및 제2 지연 엘리먼트들(652, 654)은 미세 지연 유닛(640)의 출력에서 신호에 상이한 지연들을 적용할 수 있다.
[0058] 도 7은 본 개시내용의 다른 양상에 따른, 예시적인 CDC(clock distribution circuit)(700)의 블록 다이어그램을 예시한다. CDC(700)는 이전에 논의된 메모리 인터페이스(600)의 CDC(610)의 예시적인 구현일 수 있다. CDC(700)는 PLL(phase locked loop)로 구성될 수 있다. 예컨대, CDC(700)는 위상 검출기(710), 전하 펌프(720), VBP 제어 전압 생성기(730), 링 오실레이터(740), 및 주파수 분배기(750)를 포함한다.
[0059] 위상 검출기(710)는 (예컨대, 크리스탈 오실레이터로부터의) REF(reference signal)를 수신하도록 구성된 제1 입력, 및 주파수 분할기(750)로부터의 FB(feedback signal)를 수신하기 위해 주파수 분할기(750)의 출력에 커플링된 제2 입력을 포함한다. 위상 검출기(710)는 전하 펌프(720)의 적어도 하나의 입력에 각각 커플링된 "UP" 및 "DN" 출력들과 같은 적어도 하나의 출력을 포함한다. 전하 펌프(720)는 조정 가능한 지연 라인(620)과 같은 조정 가능한 지연 라인들 및 링 오실레이터(740)의 지연 엘리먼트들의 링의 전류 싱크들을 제어하기 위해 제2 제어 전압(VBN)을 생성하도록 구성된 출력을 포함한다. 위상 검출기(710)는 충전 펌프(720)가 제2 제어 전압(VBN)을 증가시키도록 UP 출력에서 신호를 어써팅하고, 충전 펌프(720)가 제2 제어 전압(VBN)을 감소시키도록 DN 출력에서 신호를 어써팅하도록 구성된다. 위상 검출기(710)는 UP 및 DN 신호들을 생성하여 기준 및 피드백 신호들을 실질적으로 주파수 및 위상 정렬한다.
[0060] VBP 생성기(730)는 조정 가능한 지연 라인(620)과 같은 조정 가능한 지연 라인들 및 링 오실레이터(740)의 지연 엘리먼트들의 링의 전류 소스들을 제어하기 위해 제2 제어 전압(VBN)에 기반하여 제1 제어 전압(VBP)을 생성한다. 션트 캐패시터들(C)은 링 오실레이터 신호와 연관된 노이즈 및 주파수 컴포넌트들을 각각 감소시키기 위해 VBP 제어 전압 생성기(730)와 전하 펌프(720)의 출력들 사이에 커플링된다. 링 오실레이터(740)의 지연 엘리먼트들은 이전에 논의된 임의의 지연 엘리먼트들(300, 408-1 내지 408-J 및/또는 508-1 내지 508-K)에 따라 구성될 수 있다. 따라서, 링 오실레이터(740)의 각각의 지연 엘리먼트는, 예컨대 지연 민감도 제어기(615)에 의해 생성된 상보적 및 비-상보적 신호들( 및 S)의 세트들 및 VBP 생성기(730) 및 전하 펌프(720)에 의해 각각 생성된 제어 전압들(VBP 및 VBN)에 의해 제어되도록 구성된다. 링 오실레이터(740)에 의해 생성된 신호는 주파수 분할기(750)에 제공되고, 주파수 분할기(750)는 링 오실레이터 신호를 주파수 분할하여 피드백 신호를 생성한다.
[0061] 도 8은 본 개시내용의 다른 양상에 따른, 신호를 지연시키는 예시적인 방법(800)의 흐름 다이어그램을 예시한다. 방법(800)은 지연 엘리먼트와 연관된 프로세스 속도 또는 지연 엘리먼트에 제공되는 공급 전압을 결정하는 단계를 포함하며, 지연 엘리먼트는 제1 전압 레일과 제2 전압 레일 사이에서 직렬로 커플링된 전류 소스, 인버터, 및 전류 싱크를 포함한다(블록(810)). 지연 엘리먼트와 연관된 프로세스 속도 또는 지연 엘리먼트에 제공되는 공급 전압을 결정하기 위한 수단의 예들은 프로세스 속도 결정 회로(450) 및/또는 공급 전압 발생기(550)를 포함한다.
[0062] 방법(800)은 프로세스 속도 또는 공급 전압에 기반하여 전류 소스 및 전류 싱크의 사이즈를 세팅하기 위해 제어 신호를 제공하는 단계를 더 포함한다(블록(820)). 프로세스 속도 또는 공급 전압에 기반하여 전류 소스 및 전류 싱크의 사이즈를 세팅하기 위해 제어 신호를 제공하는 수단의 예는 지연 민감도 제어기들(460, 560 및 615) 중 임의의 것을 포함한다.
[0063] 부가적으로, 방법(800)은 인버터의 입력에 인가되는 입력 신호와 인버터의 출력에서 생성되는 출력 신호 사이의 지연을 세팅하기 위해 전류 소스 및 전류 싱크에 전류 제어 전압을 제공하는 단계를 포함한다(블록 830). 인버터의 입력에 인가되는 입력 신호 및 인버터의 출력에서 생성되는 출력 신호 사이의 지연을 세팅하기 위해 전류 소스 및 전류 싱크에 전류 제어 전압을 제공하기 위한 수단의 예들은 지연 제어 회로들(470, 570, CDC 610, 및 CDC 700) 중 임의의 지연 제어 회로를 포함한다.
[0064] 방법(800)에 따르면, 제어 신호를 제공하는 단계는, 전류 소스 및 전류 싱크의 사이즈를 결정된 프로세스 속도에 반비례 관계로 세팅하는 단계를 포함할 수 있다. 전류 소스 및 전류 싱크의 사이즈를 결정된 프로세스 속도와 반비례 관계로 세팅하기 위한 수단의 예들은 지연 민감도 제어기들(460, 560, 및 615) 중 임의의 지연 민감도 제어기를 포함한다. 추가로, 방법(800)에 따르면, 제어 신호를 제공하는 단계는 전류 소스 및 전류 싱크의 사이즈를 공급 전압에 반비례 관계로 세팅하는 단계를 포함할 수 있다. 전류 소스 및 전류 싱크의 사이즈를 공급 전압에 반비례 관계로 세팅하기 위한 수단의 예들은 지연 민감도 제어기들(460, 560, 및 615) 중 임의의 지연 민감도 제어기를 포함한다. 부가적으로, 방법(800)은 전류 소스 및 전류 싱크의 사이즈를 세팅한 후에 전류 제어 전압을 세팅하는 단계를 포함할 수 있다. 전류 소스 및 전류 싱크의 사이즈를 세팅한 후에 전류 제어 전압을 세팅하기 위한 수단의 예들은 지연 민감도 제어기들 및 지연 제어 회로들 중 임의의 것들 사이의 상호작용을 포함한다.
[0065] 도 9는 본 개시내용의 다른 양상에 따른, 예시적인 무선 통신 디바이스의 블록 다이어그램(900)을 예시한다. 무선 통신 디바이스(900)는, SOC(system on chip)로서 구성될 수 있는 IC(integrated circuit)(910), 메모리 인터페이스(930)(예컨대, DDR 메모리 인터페이스), 메모리 디바이스(940), 트랜시버(950), 및 적어도 하나의 안테나(960)를 포함한다. 메모리 인터페이스(930)는 적어도 부분적으로, 이전에 논의된 메모리 인터페이스(600)에 따라 구성될 수 있다. 따라서, 메모리 인터페이스(930)는 지연 엘리먼트(300) 또는 지연 엘리먼트들(408-1 내지 408-M, 또는 508-1 내지 508-M) 중 임의의 지연 엘리먼트에 따라 구성된 지연 엘리먼트들을 포함할 수 있다.
[0066] 적어도 하나의 안테나(960)는 RF(radio frequency) 수신 신호를 무선으로 수신하고 RF 송신 신호를 무선으로 송신하도록 구성된다. 트랜시버(950)는 RF 수신 신호를 BB(baseband) 수신 신호로 변환하고, BB(baseband) 송신 신호를 RF 송신 신호로 변환하도록 구성된다. 하나 이상의 디지털 신호 프로세싱 코어들(920)은: BB(baseband) 수신 신호를 프로세싱하여 제1 데이터 세트를 생성하고 제2 데이터 세트에 기반하여 BB(baseband) 송신 신호를 생성하도록 구성될 수 있다.
[0067] 하나 이상의 디지털 신호 프로세싱 코어들(920)은 메모리 디바이스(940)에 제1 세트의 데이터를 저장하도록 구성될 수 있으며, 메모리 인터페이스(930)는 제1 세트의 데이터를 하나 이상의 디지털 신호 프로세싱 코어들(920)로부터 메모리 디바이스(940)에 전달하는 것을 보조한다. 하나 이상의 디지털 신호 프로세싱 코어들(920)은 메모리 디바이스(940)로부터의 제2 세트의 데이터에 액세스하도록 구성될 수 있고, 이에 의해 메모리 인터페이스(930)는 제2 데이터 세트를 메모리 디바이스(940)로부터 하나 이상의 디지털 프로세싱 코어들(920)로 전달하는 것을 보조한다.
[0068] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용를 제작하거나 이용할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 변형들이 해당 기술분야에서 통상의 지식을 가진 자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 일반 원리들은 본 개시의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에서 설명된 예시들로 한정되는 것으로 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims (30)

  1. 장치로서,
    지연 엘리먼트를 포함하고, 상기 지연 엘리먼트는:
    서로 커플링되고 제1 제어 전압을 수신하도록 구성된 제1 세트의 게이트들을 포함하는 제1 세트의 FET(field effect transistor)들;
    제1 전압 레일과 제1 노드 사이에서 각각 상기 제1 세트의 FET들과 직렬로 커플링된 제2 세트의 FET들 － 상기 제2 세트의 FET들은, 한 세트의 상보적(complementary) 선택 신호들을 각각 수신하도록 구성된 제2 세트의 게이트들을 포함함 －;
    제3 세트의 FET들 ― 상기 제3 세트의 FET들은, 한 세트의 비-상보적(non-complementary) 선택 신호들을 각각 수신하도록 구성된 제3 세트의 게이트들을 포함함 ―;
    제2 노드와 제2 전압 레일 사이에서 각각 상기 제3 세트의 FET들과 직렬로 커플링된 제4 세트의 FET들 － 상기 제4 세트의 FET들은, 서로 커플링되고 제2 제어 전압을 수신하도록 구성된 제4 세트의 게이트들을 포함함 －; 및
    상기 제1 노드와 상기 제2 노드 사이에 커플링된 인버터를 포함하며, 상기 인버터는, 입력 신호를 수신하도록 구성된 입력, 및 출력 신호를 생성하도록 구성된 출력을 포함하는,
    장치.
  2. 제1 항에 있어서,
    프로세스 속도 결정 회로; 및
    상기 프로세스 속도 결정 회로에 커플링된 입력, 및 상기 제2 및 제3 세트들의 FET들의 제2 및 제3 세트들의 게이트들에 각각 커플링된 출력을 포함하는 제어기를 더 포함하는,
    장치.
  3. 제1 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 세트들의 FET들에 관련된 프로세스 속도를 표시하는 프로세스 속도 신호를 생성하도록 구성된 프로세스 속도 결정 회로; 및
    상기 프로세스 속도 신호에 기반하여 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하도록 구성된 제어기를 더 포함하는,
    장치.
  4. 제3 항에 있어서,
    상기 제어기는:
    상기 프로세스 속도 신호가 제1 속도를 표시하는 것에 기반하여, 상기 제2 및 제3 세트들의 제1 양(amount)의 FET들을 턴 온시키도록 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하고; 그리고
    상기 프로세스 속도 신호가 상기 제1 속도보다 낮은 제2 속도를 표시하는 것에 기반하여, 상기 제2 및 제3 세트들의 제2 양의 FET들을 턴 온시키도록 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하도록 구성되고, 상기 제1 양은 상기 제2 양보다 적은,
    장치.
  5. 제1 항에 있어서,
    상기 제1 전압 레일 또는 상기 제2 전압 레일 중 적어도 하나에 커플링된 출력을 포함하는 공급 전압 생성기; 및
    상기 공급 전압 생성기의 출력에 커플링된 입력, 및 상기 제2 및 제3 세트들의 FET들의 제2 및 제3 세트들의 게이트들에 각각 커플링된 출력을 포함하는 제어기를 더 포함하는,
    장치.
  6. 제1 항에 있어서,
    상기 제1 전압 레일과 상기 제2 전압 레일 사이에 공급 전압차(supply voltage difference)를 생성하도록 구성된 공급 전압 생성기; 및
    상기 공급 전압차에 기반하여 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하도록 구성된 제어기를 더 포함하는,
    장치.
  7. 제6 항에 있어서,
    상기 제어기는:
    상기 공급 전압차가 제1 레벨에 있는 것에 기반하여, 상기 제2 및 제3 세트들의 제1 양의 FET들을 턴 온시키도록 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하고; 그리고
    상기 공급 전압차가 상기 제1 레벨보다 낮은 제2 레벨에 있는 것에 기반하여, 상기 제2 및 제3 세트들의 제2 양의 FET들을 턴 온시키도록 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하도록 구성되고,
    상기 제1 양은 상기 제2 양보다 적은,
    장치.
  8. 제1 항에 있어서,
    상기 제1 및 제4 FET들의 제1 및 제4 세트들의 게이트들에 각각 커플링된 출력을 포함하는 제어 회로를 더 포함하는,
    장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 제어 전압들을 생성하도록 구성된 제어 회로를 더 포함하는,
    장치.
  10. 제9 항에 있어서,
    상기 제어 회로는 상기 출력 신호와 상기 입력 신호 사이에 특정 지연을 생성하도록 상기 제1 및 제2 제어 전압들을 생성하도록 구성되는,
    장치.
  11. 제9 항에 있어서,
    상기 제어 회로는 상기 상보적 및 비-상보적 신호들의 세트들에 기반하여 상기 제1 및 제2 제어 전압들을 생성하도록 구성되는,
    장치.
  12. 제9 항에 있어서,
    상기 제어 회로는 CDC(clock distribution circuit)를 포함하는,
    장치.
  13. 제12 항에 있어서,
    상기 CDC는:
    기준 신호를 수신하도록 구성된 제1 입력을 포함하는 위상 검출기;
    상기 위상 검출기의 적어도 하나의 출력에 각각 커플링된 적어도 하나의 입력을 포함하는 전하 펌프 - 상기 전하 펌프는 상기 제2 제어 전압을 생성하도록 구성된 출력을 포함함 -;
    상기 전하 펌프의 출력에 커플링된 입력, 및 상기 제1 제어 전압을 생성하도록 구성된 출력을 포함하는 제1 제어 전압 생성기;
    링 오실레이터 － 상기 링 오실레이터는:
    상기 전하 펌프 및 상기 제1 제어 전압 생성기의 출력들에 각각 커플링된 제1 세트의 입력들; 및
    상기 상보적 및 비-상보적 신호들의 세트들을 각각 수신하도록 구성된 제2 세트의 입력들을 포함함 －; 및
    상기 링 오실레이터의 출력에 커플링된 입력 및 상기 위상 검출기의 제2 입력에 커플링된 출력을 포함하는 주파수 분할기를 포함하는,
    장치.
  14. 제13 항에 있어서,
    상기 링 오실레이터는, 상기 지연 엘리먼트에 따라 각각 구성된 지연 엘리먼트들의 링을 포함하는,
    장치.
  15. 제1 항에 있어서,
    적어도 하나의 조정 가능한 지연 라인을 더 포함하고, 상기 지연 라인 각각은 상기 지연 엘리먼트에 따라 각각 구성된 한 세트의 캐스케이드된 지연 엘리먼트들을 포함하는,
    장치.
  16. 제1 항에 있어서,
    상기 상보적 및 비-상보적 선택 신호들의 세트들 중 적어도 하나는, 동작 동안 상기 제2 및 제3 세트들의 FET들 중 대응하는 적어도 하나의 FET를 턴 온(turned on)으로 유지하도록 고정되는,
    장치.
  17. 방법으로서,
    지연 엘리먼트와 연관된 프로세스 속도 또는 상기 지연 엘리먼트에 제공되는 공급 전압을 결정하는 단계 － 상기 지연 엘리먼트는 제1 전압 레일과 제2 전압 레일 사이에서 직렬로 커플링된 전류 소스, 인버터, 및 전류 싱크를 포함함 －;
    상기 프로세스 속도 또는 상기 공급 전압에 기반하여 상기 전류 소스 및 상기 전류 싱크의 사이즈를 세팅하기 위해 제어 신호를 제공하는 단계; 및
    상기 인버터의 입력에 인가되는 입력 신호와 상기 인버터의 출력에서 생성되는 출력 신호 사이의 지연을 세팅하기 위해 상기 전류 소스 및 상기 전류 싱크에 전류 제어 전압을 제공하는 단계를 포함하는,
    방법.
  18. 제17 항에 있어서,
    상기 제어 신호를 제공하는 단계는, 상기 전류 소스 및 상기 전류 싱크의 사이즈를 상기 프로세스 속도에 반비례 관계로(inversely related) 세팅하는 단계를 포함하는,
    방법.
  19. 제17 항에 있어서,
    상기 제어 신호를 제공하는 단계는, 상기 전류 소스 및 상기 전류 싱크의 사이즈를 상기 공급 전압에 반비례 관계로 세팅하는 단계를 포함하는,
    방법.
  20. 제17 항에 있어서,
    상기 전류 소스 및 상기 전류 싱크의 사이즈를 세팅한 후에 상기 전류 제어 전압을 세팅하는 단계를 더 포함하는,
    방법.
  21. 장치로서,
    지연 엘리먼트와 연관된 프로세스 속도 또는 상기 지연 엘리먼트에 제공되는 공급 전압을 결정하기 위한 수단 － 상기 지연 엘리먼트는 제1 전압 레일과 제2 전압 레일 사이에서 직렬로 커플링된 전류 소스, 인버터, 및 전류 싱크를 포함함 －;
    상기 프로세스 속도 또는 상기 공급 전압에 기반하여 상기 전류 소스 및 상기 전류 싱크의 사이즈를 세팅하기 위해 제어 신호를 제공하기 위한 수단; 및
    상기 인버터의 입력에 인가되는 입력 신호와 상기 인버터의 출력에서 생성되는 출력 신호 사이의 지연을 세팅하기 위해 상기 전류 소스 및 상기 전류 싱크에 전류 제어 전압을 제공하기 위한 수단을 포함하는,
    장치.
  22. 제21 항에 있어서,
    상기 제어 신호를 제공하기 위한 수단은, 상기 전류 소스 및 상기 전류 싱크의 사이즈를 상기 프로세스 속도에 반비례 관계로 세팅하기 위한 수단을 포함하는,
    장치.
  23. 제21 항에 있어서,
    상기 제어 신호를 제공하기 위한 수단은, 상기 전류 소스 및 상기 전류 싱크의 사이즈를 상기 공급 전압에 반비례 관계로 세팅하기 위한 수단을 포함하는,
    장치.
  24. 제21 항에 있어서,
    상기 전류 제어 전압을 세팅하기 위한 수단은, 상기 전류 소스 및 상기 전류 싱크의 사이즈를 세팅하기 위한 수단이 상기 사이즈를 세팅한 후에 상기 전류 제어 전압을 세팅하도록 구성되는,
    장치.
  25. 무선 통신 디바이스로서,
    메모리 디바이스;
    상기 메모리 디바이스에 커플링된 메모리 인터페이스 － 상기 메모리 인터페이스는 복수의 지연 엘리먼트들을 포함하고, 상기 복수의 지연 엘리먼트들은 각각:
    서로 커플링되고 제1 제어 전압을 수신하도록 구성된 제1 세트의 게이트들을 포함하는 제1 세트의 FET(field effect transistor)들;
    제1 전압 레일과 제1 노드 사이에서 각각 상기 제1 세트의 FET들과 직렬로 커플링된 제2 세트의 FET들 － 상기 제2 세트의 FET들은, 한 세트의 상보적 선택 신호들을 각각 수신하도록 구성된 제2 세트의 게이트들을 포함함 －;
    제3 세트의 FET들 ― 상기 제3 세트의 FET들은, 한 세트의 비-상보적 선택 신호들을 각각 수신하도록 구성된 제3 세트의 게이트들을 포함함 ―;
    제2 노드와 제2 전압 레일 사이에서 각각 상기 제3 세트의 FET들과 직렬로 커플링된 제4 세트의 FET들 - 상기 제4 세트의 FET들은, 서로 커플링되고 제2 제어 전압을 수신하도록 구성된 제4 세트의 게이트들을 포함함 ―; 및
    상기 제1 노드와 상기 제2 노드 사이에 커플링된 인버터를 포함하며, 상기 인버터는, 입력 신호를 수신하도록 구성된 입력, 및 출력 신호를 생성하도록 구성된 출력을 포함함 ―;
    상기 메모리 인터페이스에 커플링된 적어도 하나의 디지털 신호 프로세싱 코어들;
    상기 적어도 하나의 디지털 신호 프로세싱 코어들에 커플링된 트랜시버; 및
    상기 트랜시버에 커플링된 적어도 하나의 안테나를 포함하는,
    무선 통신 디바이스.
  26. 제25 항에 있어서,
    프로세스 속도 결정 회로; 및
    상기 프로세스 속도 결정 회로에 커플링된 입력, 및 상기 제2 및 제3 세트들의 FET들의 제2 및 제3 세트들의 게이트들에 각각 커플링된 출력을 포함하는 제어기를 더 포함하는,
    무선 통신 디바이스.
  27. 제25 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 세트들의 FET들에 관련된 프로세스 속도를 표시하는 프로세스 속도 신호를 생성하도록 구성된 프로세스 속도 결정 회로; 및
    상기 프로세스 속도 신호에 기반하여 상기 상보적 및 비-상보적 선택 신호들의 세트들을 생성하도록 구성된 제어기를 더 포함하는,
    무선 통신 디바이스.
  28. 제25 항에 있어서,
    상기 메모리 인터페이스는:
    공급 전압 생성기; 및
    상기 공급 전압 생성기의 출력에 커플링된 입력, 및 상기 제2 및 제3 세트들의 FET들의 제2 및 제3 세트들의 게이트들에 각각 커플링된 출력을 포함하는 제어기를 더 포함하는,
    무선 통신 디바이스.
  29. 제25 항에 있어서,
    상기 메모리 인터페이스는,
    상기 제1 전압 레일과 상기 제2 전압 레일 사이에 공급 전압차를 생성하도록 구성된 공급 전압 생성기; 및
    상기 공급 전압차에 기반하여 상보적 및 비-상보적 선택 신호들의 세트들을 생성하도록 구성된 제어기를 더 포함하는,
    무선 통신 디바이스.
  30. 제25 항에 있어서,
    상기 메모리 인터페이스는 상기 제1 및 제4 FET들의 제1 및 제4 세트들의 게이트들에 각각 커플링된 출력을 포함하는 제어 회로를 더 포함하는,
    무선 통신 디바이스.
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