CN107644660B - 片内端接电路、存储器设备及存储器系统 - Google Patents

片内端接电路、存储器设备及存储器系统 Download PDF

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Abstract

一种连接到接收数据信号的输入缓冲器的片内端接(ODT)电路，该ODT电路包括连接到输入缓冲器的至少一个端接电阻器以及被配置为控制端接电阻器和输入缓冲器之间的连接的至少一个开关设备。该开关设备根据关于数据信号的信息而接通或断开。

Description

片内端接电路、存储器设备及存储器系统
相关申请的交叉引用
本申请要求于2016年7月21日向韩国知识产权局提交的韩国专利申请No.10-2016-0092898的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及片内端接电路(on-die termination circuit)，更具体地，涉及包括片内端接电路的存储器设备以及包括该存储器设备的存储器系统。
背景技术
各种类型的存储器设备由于其容量和操作速度的增大而使信号完整性劣化。例如，随着存储器设备的操作速度的增大，通过将存储器控制器连接到存储器设备的通道所传输的数据的带宽可能增大。这会降低信号质量。因此，已经使用片内端接(ODT)电路来降低信号噪声。然而，ODT电路的使用可能导致功耗增加和温度升高。
发明内容
根据本发明构思的示例性实施例，提供了一种连接到接收数据信号的输入缓冲器的片内端接(ODT)电路。该ODT电路包括：连接到输入缓冲器的至少一个端接电阻器；以及至少一个开关设备，被配置为控制端接电阻器和输入缓冲器之间的连接。开关设备根据关于数据信号的信息而接通或断开。
根据本发明构思的示例性实施例，提供了一种存储器设备，包括：输入缓冲器，被配置为接收数据信号；ODT电路，连接到输入缓冲器；以及ODT控制器，被配置为检测数据信号的模式，并且响应于数据信号的模式来控制ODT电路的接通和断开。
根据本发明构思的示例性实施例，提供了一种存储器系统，包括：存储器设备，包括第一存储器设备和第二存储器设备。第一存储器设备包括至少一个第一ODT电路，第二存储器设备包括至少一个第二ODT电路。所述存储器系统还包括：存储器控制器，被配置为通过第一通道向第一存储器设备提供第一数据信号，通过第二通道向第二存储器设备提供第二数据信号，并且分别根据第一数据信号和第二数据信号的模式来控制第一ODT电路和第二ODT电路的接通和断开。
根据本发明构思的示例性实施例，提供了一种存储器设备，包括：输入缓冲器，在输入端处接收数据信号；ODT电路，连接到输入缓冲器的输入端，其中该ODT电路包括连接到电源电压的第一电阻器、连接到接地电压的第二电阻器、连接到第一电阻器的第一开关以及连接到第二电阻器的第二开关；以及ODT控制器，连接到输入缓冲器的输出端，该ODT控制器被配置为从输入缓冲器接收数据信号，响应于数据信号产生控制信号，并将控制信号提供给ODT电路。
附图说明
通过参考附图详细描述本发明的示例性实施例，本发明构思的以上和其他特征将变得更易于理解，其中：
图1是根据本发明构思的示例性实施例的包括片内端接(ODT)电路的存储器设备的框图；
图2是根据本发明构思的示例性实施例的ODT电路的详细框图；
图3是根据本发明构思的示例性实施例的ODT控制器的框图；
图4是用于说明根据本发明构思的示例性实施例的控制ODT电路的方法的时序图；
图5A是根据本发明构思的示例性实施例的ODT控制器的框图；
图5B是根据本发明构思的示例性实施例的ODT控制器的电路图；
图6是用于说明根据本发明构思的示例性实施例的控制ODT电路的方法的时序图；
图7A和图7B是根据本发明构思的示例性实施例的ODT控制器的框图；
图8和图9是用于说明根据本发明构思的示例性实施例的控制ODT电路的方法的时序图；
图10是根据本发明构思的示例性实施例的ODT控制器的框图；
图11和图12是用于说明根据本发明构思的示例性实施例的控制0DT电路的方法的时序图；
图13是根据本发明构思的示例性实施例的ODT控制器的框图；
图14是根据本发明构思的示例性实施例的存储器系统的框图；
图15是根据本发明构思的示例性实施例的存储器系统的框图；
图16是根据本发明构思的示例性实施例的存储器系统的框图；以及
图17是根据本发明构思的示例性实施例的固态驱动器(SSD)的框图。
具体实施方式
图1是根据本发明构思的示例性实施例的包括片内端接(ODT)电路的存储器设备的框图。
参考图1，存储器设备100可以包括输入缓冲器110、内部电路120、片内端接(ODT)电路130和ODT控制器140。输入缓冲器110可以通过焊盘PAD从外部接收数据信号DQ。输入缓冲器110可以将接收到的数据信号DQ传送到内部电路120。在ODT电路130接通的同时，当输入缓冲器110通过向输入缓冲器110的输入级提供阻抗匹配电阻分量来接收数据信号DQ时，ODT电路130可以抑制输入缓冲器110的输入级处的信号反射。换句话说，ODT电路130可以连接到输入缓冲器110的输入级以提高信号完整性。根据本发明构思的示例性实施例，ODT电路130可以包括：端接电阻器，被配置为向输入缓冲器110的输入级提供电阻分量；以及开关设备，被配置为控制端接电阻器与输入缓冲器110的输入级的连接。
ODT控制器140可以从输入缓冲器110接收数据信号DQ，通过使用数据信号DQ产生ODT控制信号ODT_CS，并且向ODT电路130提供ODT控制信号ODT_CS以控制ODT电路130的接通和断开。然而，ODT控制器140也可以直接从外部接收数据信号DQ。根据本发明构思的示例性实施例，ODT控制器140可以根据数据信号DQ的模式来控制ODT电路130的接通和断开。此外，ODT控制器140可以基于例如数据信号DQ的频率和/或传输数据信号DQ的通道的长度的信息来控制ODT电路130的接通和断开。传输数据信号DQ的通道可以是例如在发送数据信号DQ的存储器控制器的输出缓冲器与接收数据信号DQ的存储器设备的输入缓冲器之间的传输线、或者在连接到存储器控制器的输出缓冲器的端子与连接到存储器设备的输入缓冲器的端子之间的传输线。ODT控制器140可以从外部接收频率和通道长度的信息，或者基于内部时钟信号的频率信息来获得数据信号DQ的频率信息。然而，上述获取方法仅仅是示例性的，并且本发明构思不限于此。包括数据信号DQ的模式信息、数据信号DQ的频率信息和通道长度信息中的至少一个在内的信息在下文中可以被称为关于数据信号DQ的信息。例如，ODT控制器140可以基于关于数据信号DQ的信息来控制ODT电路130的接通和断开。
在包括存储器设备100的存储器系统中，传输数据信号DQ的通道的长度的增加和数据信号DQ的频率的增大可能导致阻抗失配。阻抗失配可以引起由数据信号DQ的反射引起的噪声。为了降低噪声，ODT控制器140确定ODT电路130是要接通还是断开。例如，ODT控制器140可以基于确定结果在预定延迟间隔之后控制ODT电路130的接通和断开。换句话说，ODT控制器140可以控制ODT电路130，使得ODT电路130接通和断开的时间不同于ODT电路130的接通状态和断开状态被确定的时间。
例如，对数据信号DQ的模式的检测可以意味着对数据信号DQ的电平状态的变化的检测。在这种情况下，ODT控制器140可以确定ODT电路130将在数据信号DQ的电平改变状态时被接通，并且可以确定ODT电路130将在数据信号DQ的电平保持时被断开。ODT控制器140可以基于确定结果在延迟间隔之后控制ODT电路130的接通和断开。根据本发明构思的示例性实施例，ODT控制器140可以根据数据信号DQ的频率信息和/或传输数据信号DQ的通道的长度信息来不同地设置延迟间隔。在下面对此详细描述。在本发明构思的示例性实施例中，ODT控制器140可以不保持控制ODT电路130的接通和断开的时序与确定ODT电路130的接通状态和断开状态的时序之间的延迟间隔。在这种情况下，确定ODT电路130的接通状态和断开状态的时序与控制ODT电路130的接通和断开的时序相同或大致相同。
根据本发明构思的示例性实施例，ODT控制器140可以控制ODT电路130，使得在预定维持时段期间保持接通状态或断开状态。换句话说，ODT控制器140可以控制ODT电路130，使得ODT电路130的状态从断开状态改变到接通状态或从接通状态改变到断开状态，或者ODT电路130根据数据信号DQ的模式保持断开状态或接通状态。另外，ODT控制器140可以控制ODT电路130，使得ODT电路130的状态在预定维持时段期间被保持。ODT控制器140可以根据数据信号DQ的频率信息和/或传输数据信号DQ的通道的长度信息，来不同地设置维持时段的长度。此外，ODT控制器140可以将ODT电路130保持接通状态的维持时段设置为不同于0DT电路130保持断开状态的维持时段。在下面对此详细描述。此外，虽然图1示出了ODT控制器140包括在存储器设备100中，但是ODT控制器140的位置不限于此，并且可以包括在存储器控制器中。在下面对此详细描述。
根据本发明构思的示例性实施例的存储器设备100的ODT控制器140在存储器设备100以读模式或写模式操作的同时，基于数据信号DQ的模式动态地控制ODT电路130的接通和断开。因此，ODT电路130中的功耗降低，并且有效地实现阻抗匹配。
图2详细示出了根据本发明构思的示例性实施例的ODT电路。
参考图2，存储器设备100’可以包括输入缓冲器110’、内部电路120’、ODT电路130’、ODT控制器140’和反相器145’。根据本发明构思的示例性实施例的ODT电路130’可以包括一端连接到电源电压VDDQ的第一电阻器R1以及一端连接到接地电压VSSQ的第二电阻器R2。另外，ODT电路130’还可以包括连接在第一电阻器R1的另一端和输入缓冲器110’的输入端之间的第一开关SW1以及连接在第二电阻器R2的另一端和输入缓冲器110’的输入端之间的第二开关SW2。ODT控制器140’可以基于数据信号DQ的模式产生ODT控制信号ODT_CS，以向ODT电路130’提供该ODT控制信号ODT_CS。可以根据ODT控制信号ODT_CS来控制第一开关SW1和第二开关SW2中的每一个的接通或断开状态。
当数据信号DQ的电平改变状态时，ODT控制器140’可以控制第一开关SW1和第二开关SW2接通，使得ODT电路130’接通。另外，当数据信号DQ保持预定电平时，ODT控制器140’可以控制第一开关SW1和第二开关SW2断开，使得ODT电路130’断开。
图2所示的ODT电路130’仅是示例性的，并且本发明构思不限于此。例如，ODT电路130’可以通过使用各种电路来实现。例如，ODT电路130’可以通过使用包括在存储器设备100’中的输出缓冲器来实现。换句话说，当存储器设备100’将读出数据发送给外部设备(例如，存储器控制器)时，输出读出数据的存储器设备100’的输出缓冲器内的一些电路可以在接收数据信号DQ的同时操作为ODT电路130’。
图3是根据本发明构思的示例性实施例的ODT控制器的框图。图4是用于说明根据本发明构思的示例性实施例的控制ODT电路的方法的时序图。
参考图3，ODT控制器240可以包括数据信号模式检测器241和ODT控制信号发生器242。根据本发明构思的示例性实施例的数据信号模式检测器241可以接收数据信号DQ并检测数据信号DQ的模式。例如，数据信号模式检测器241可以检测数据信号DQ的电平是否改变，以产生数据模式信息DPI。ODT控制信号发生器242可以基于数据模式信息DPI产生ODT控制信号ODT_CS以提供给ODT电路。虽然在图3中分开描述了数据信号模式检测器241和ODT控制信号发生器242，但是数据信号模式检测器241和ODT控制信号发生器242可以集成到单个块或电路中。在下面对此详细描述。
参考图3和图4，数据信号DQ可以被划分为均具有预定长度的单位间隔UI_A。单位间隔UI_A可以表示数据信号DQ的位周期(bit period)。换句话说，单位间隔UI_A可以对应于数据信号DQ的频率的倒数。在本发明构思的示例性实施例中，数据信号DQ的频率被假设为“A”Hz，并且第一时间T1和第二时间T2之间的间隔可以对应于单位间隔UI_A。数据信号模式检测器241可以在时间T1检测数据信号DQ的电平是否改变。例如，数据信号模式检测器241可以在时间T1检测数据信号DQ从低状态到高状态的转变，并且ODT控制信号发生器242可以响应于指示检测结果的数据模式信息DPI而产生ODT控制信号ODT_CS，以接通ODT电路。因此，ODT控制信号发生器242可以在从第一时间T1起的第一维持时段SP1_A期间产生高状态的ODT控制信号ODT_CS。ODT电路可以通过ODT控制信号ODT_CS而接通，并且在第一维持时段SP1_A期间保持接通状态。
之后，数据信号模式检测器241可以在第二时间T2检测数据信号DQ的电平是否改变。例如，数据信号模式检测器241可以在第二时间T2检测数据信号DQ从高状态到低状态的转变，并且ODT控制信号发生器242可以响应于指示检测结果的数据模式信息DPI而产生ODT控制信号0DT_CS，以接通ODT电路。ODT控制信号发生器242可以在从第二时间T2起的第一维持时段SP1_A期间产生高状态的ODT控制信号ODT_CS。ODT电路可以响应于ODT控制信号ODT_CS像之前那样在第一维持时段SP1_A期间保持接通状态。
数据信号模式检测器241可以在第三时间T3检测数据信号DQ的电平是否改变。例如，数据信号模式检测器241可以在第三时间T3检测出数据信号DQ保持低状态，并且ODT控制信号发生器242可以响应于指示检测结果的数据模式信息DPI而产生ODT控制信号ODT_CS，以断开ODT电路。ODT控制信号发生器242可以在从第三时间T3起的第二维持时段SP2A期间产生低状态的ODT控制信号ODT_CS。ODT电路可以通过ODT控制信号ODT_CS而断开，并且响应于ODT控制信号ODT_CS在第二维持时段SP2_A期间保持断开状态。
数据信号模式检测器241可以在第四时间T4检测数据信号DQ的电平是否改变。例如，数据信号模式检测器241可以在第四时间T4检测数据信号DQ从低状态到高状态的转变，并且ODT控制信号发生器242可以响应于指示检测结果的数据模式信息DPI而产生ODT控制信号ODT_CS，以接通ODT电路。ODT控制信号发生器242可以在从第四时间T4起的第一维持时段SP1_A期间产生高状态的ODT控制信号ODT_CS。ODT电路可以通过ODT控制信号ODT_CS而接通，并且响应于ODT控制信号ODT_CS在从第四时间T4起的第一维持时段SP1_A期间保持接通状态。
如上所述，数据信号模式检测器241可以以预定频率检测数据信号DQ的模式，并且ODT控制信号发生器242可以根据检测到的数据信号DQ的模式来产生ODT控制信号ODT_CS，以将ODT控制信号ODT_CS提供给ODT电路。根据本发明构思的示例性实施例的数据信号模式检测器241可以在单位间隔UI_A的时段中检测数据信号DQ的模式。另外，数据信号模式检测器241可以在多个单位间隔的时段中检测数据信号DQ的模式。然而，本发明构思不限于此。例如，数据信号模式检测器241可以非周期性地检测数据信号DQ的模式，并且ODT控制信号发生器242可以根据非周期性地检测到的数据信号DQ的模式而产生ODT控制信号ODT_CS。
另外，ODT控制信号发生器242可以改变用于保持ODT电路的接通状态的第一维持时段SP1_A和用于保持ODT电路的断开状态的第二维持时段SP2_A的持续时间。根据本发明构思的示例性实施例，ODT控制信号发生器242可以改变第一维持时段SP1_A和第二维持时段SP2_A相对于单位间隔UI_A的持续时间。例如，ODT控制信号发生器242可以改变第一维持时段SP1_A和第二维持时段SP2_A的持续时间与单位间隔UI_A的比SP1_A/UI-A和SP2_A/UI-A。如图4所示，ODT控制信号发生器242可以将比SP1_A/UI-A和SP2_A/UI-A设置为“1”。换句话说，ODT控制信号发生器242可以将第一维持时段SP1_A和第二维持时段SP2_A的持续时间设置为与单位间隔UI_A相同。此外，ODT控制信号发生器242可以将第一维持时段SP1_A和第二维持时段SP2_A的持续时间设置为与多于一个单位间隔UI_A的持续时间相同。然而，本发明构思不限于此。例如，ODT控制信号发生器242可以以各种方式设置第一维持时段SP1_A和第二维持时段SP2_A的持续时间，使得第一维持时段SP1_A和第二维持时段SP2_A的持续时间与单位间隔UI_A的比SP1_A/UI-A和SP2_A/UI-A具有各种值。
在本发明构思的示例性实施例中，ODT控制信号发生器242可以将第一维持时段SP1_A和第二维持时段SP2_A的持续时间设置为彼此不同，并基于不同的持续时间产生ODT控制信号ODT_CS。例如，ODT电路利用ODT控制信号ODT_CS维持接通状态的时间间隔可以不同于ODT电路维持断开状态的另一时间间隔。
考虑到在数据信号DQ的转变间隔期间产生由于阻抗失配而引起的噪声，根据本发明构思的示例性实施例的ODT控制器240被配置为选择性地例如仅在数据信号DQ的转变间隔中接通ODT电路。因此，提供了有效的电路端接，并且提高了信号完整性，同时抑制了ODT电路中的功耗。
图5A是根据本发明构思的示例性实施例的ODT控制器的框图。图5B是根据本发明构思的示例性实施例的ODT控制器的电路图。图6是用于说明根据本发明构思的示例性实施例的控制ODT电路的方法的时序图。
参考图5A，ODT控制器340A可以包括数据信号模式检测器341A、ODT控制信号发生器342A和延迟单元343A。与图3的ODT控制器240相比，图5A的ODT控制器340A还包括延迟单元343A。由于图5A中示出的数据信号模式检测器341A和ODT控制信号发生器342A与图3中示出的相似，因此下面将通过重点描述延迟单元343A来描述ODT控制器340A。
延迟单元343A可以基于数据信号DQ的模式将由ODT控制信号发生器342A产生的ODT控制信号ODT_CS延迟指定的延迟时间，并将延迟的0DT控制信号ODT_CS’提供给ODT电路。例如，由输入到存储器设备的数据信号DQ的反射所导致的噪声的延迟取决于传输数据信号DQ的通道的长度或数据信号DQ的频率。因此，根据本发明构思的示例性实施例的延迟单元343A可以将ODT控制信号ODT_CS延迟一延迟间隔，以在产生延迟的噪声的时序中控制ODT电路的接通和断开，其中所述延迟间隔的持续时间基于传输数据信号DQ的通道的长度信息和数据信号DQ的频率而改变。然而，在本发明构思的示例性实施例中，延迟单元343A可以包括在ODT控制信号发生器342A中，并且由ODT控制信号发生器342A产生的ODT控制信号ODT_CS可以包括由延迟单元343A引入的延迟间隔。
参考图5A和图6，根据本发明构思的示例性实施例，延迟单元343A可以将ODT控制信号ODT_CS延迟指定的延迟时间DP_A，并且将延迟的ODT控制信号ODT_CS’提供给ODT电路。根据本发明构思的示例性实施例，可以在产生延迟的噪声的时序中通过延迟的ODT控制信号ODT_CS’来控制ODT电路的接通和断开。例如，延迟单元343A可以设置与噪声延迟时序相对应的延迟间隔，并将延迟了延迟间隔的ODT控制信号ODT_CS提供给ODT电路，使得ODT电路可以在产生延迟的噪声的时序中接通或保持在接通状态。
根据本发明构思的示例性实施例，当延迟单元343A改变延迟间隔DP_A的持续时间时，延迟单元343A可以改变延迟间隔DP_A相对于数据信号DQ的单位间隔UI_A的持续时间。例如，延迟单元343A可以改变延迟间隔DP_A与单位间隔UI_A的比DP_A/UI-A。
如图6所示，延迟单元343A可以在设置ODT控制信号ODT_CS的延迟间隔时将该比DP_A/UI-A设置为“0.5”。然而，本发明构思不限于此。例如，延迟单元343A可以以各种方式设置延迟间隔DP_A，使得延迟间隔DP_A与单位间隔UI_A的比DP_A/UI-A相应地变化。
参考图5B，ODT控制器340B可以包括ODT控制信号发生器341B和延迟单元343B。ODT控制信号发生器341B被配置为检测数据信号DQ的模式并基于数据信号DQ的模式来产生ODT控制信号ODT_CS。图5A中示出的数据信号模式检测器341A和ODT控制信号发生器342A的配置可以并入图5B的ODT控制信号发生器341B中。ODT控制信号发生器341B可以包括：延迟单元341B_1，具有用于将数据信号DQ延迟与一个单位间隔(1UI)相对应的延迟间隔的至少一个延迟元件；以及异或(XOR)门341B_2，用于将延迟的数据信号DQ’与数据信号DQ进行比较，以检测数据信号DQ的电平转变，并且基于检测结果产生ODT控制信号ODT_CS。延迟单元343B具有至少一个延迟元件，并将ODT控制信号ODT_CS延迟与半个单位间隔(0.5UI)相对应的延迟间隔，以产生延迟的ODT控制信号ODT_CS’。
通过使用这种电路配置，ODT控制器340B可以产生图6所示的延迟的ODT控制信号ODT_CS’，以控制ODT电路。然而，本发明构思不限于此。例如，用于执行上述功能的ODT控制器340B的电路配置可以以各种方式实现。
图7A和图7B是根据本发明构思的示例性实施例的ODT控制器的框图。
参考图7A，ODT控制器440A可以包括数据信号模式检测器441A和ODT控制信号发生器442A。数据信号模式检测器441A可以包括检测时序控制逻辑441A_1。根据本发明构思的示例性实施例，数据信号模式检测器441A可以检测数据信号DQ的模式。例如，数据信号模式检测器441A可以周期性或非周期性地检测数据信号DQ的电平是否改变，以产生数据模式信息DPI，并将数据模式信息DPI提供给ODT控制信号发生器442A。这里，检测时序控制逻辑441A_1可以控制用于数据信号模式检测器441A检测数据信号DQ的模式的时序。因此，数据信号模式检测器441A可以以预定检测时序检测数据信号DQ的电平变化，并且可以减少检测时序控制逻辑441A_1检测数据信号DQ的模式所需的功耗。
检测时序控制逻辑441A_1可以控制检测时序，使得数据信号模式检测器441A可以在与至少一个单位间隔相对应的时段中检测数据信号DQ的模式。例如，在检测时序控制逻辑441A_1的控制下，数据信号模式检测器441A可以在与一个单位间隔相对应的时段中或在与两个单位间隔相对应的时段中检测数据信号DQ的模式。虽然以上基于单位间隔描述了数据信号模式检测器441A检测数据信号DQ的模式的时段，但是本发明构思不限于此。例如，可以根据包括ODT控制器440A或存储器控制器在内的存储器设备的内部时钟信号的周期来设置该时段。此外，可以根据其他指定的单位时间间隔来设置该时段。在下文中，描述根据数据信号DQ的单位间隔来控制ODT电路的操作。
根据本发明构思的示例性实施例的数据信号模式检测器441A可以接收数据信号频率信息DQ_FI或通道长度信息CHI。可以通过使用包括ODT控制器440A或存储器控制器在内的存储器设备的内部时钟信号的频率信息来获取下面描述的数据信号频率信息DQ_FI。然而，本发明构思不限于此。例如，可以通过其他方法获取数据信号频率信息DQ_FI。另外，虽然在图7中示出了ODT控制器440A的数据信号模式检测器441A和ODT控制信号发生器442A从外部接收数据信号频率信息DQ_FI或通道长度信息CHI，但是数据信号频率信息DQ_FI或通道长度信息CHI可以对应于存储在ODT控制器440A的存储区域中的信息。
根据本发明构思的示例性实施例，数据信号模式检测器441A可以检测数据信号DQ的模式，并且基于数据信号频率信息DQ_FI和通道长度信息CHI中的至少一个来改变检测时段的持续时间与数据信号DQ的单位间隔的比。例如，检测时序控制逻辑441A_1可以参考数据信号频率信息DQ_FI来控制数据信号模式检测器441A，使得数据信号DQ的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而增大。然而，本发明构思不限于此。例如，检测时序控制逻辑441A_1可以参考数据信号频率信息DQ_FI来控制数据信号模式检测器441A，使得当数据信号DQ的频率高于某个标准时，数据信号DQ的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而增大。另外，检测时序控制逻辑441A_1可以控制数据信号模式检测器441A，使得当数据信号DQ的频率低于该标准时，数据信号DQ的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而减小。例如，检测时序控制逻辑441A_1可以控制数据信号模式检测器441A，使得数据信号模式检测器441A在数据信号DQ的频率为“X”Hz时，在一个单位间隔的时段中执行对数据信号DQ的模式的检测操作，而在数据信号DQ的频率为“2X”Hz时，在两个单位间隔的时段中执行对数据信号DQ的模式的检测操作。
检测时序控制逻辑441A_1可以参考通道长度信息CHI来控制数据信号模式检测器441A，使得数据信号DQ的持续时间与数据信号DQ的单位间隔的比随着传输数据信号DQ的通道的长度增加而增大。然而，本发明构思不限于此。例如，检测时序控制逻辑441A_1可以参考通道长度信息CHI来控制数据信号模式检测器441A，使得当通道长度高于某个标准时，数据信号DQ的持续时间随着通道长度的增加而增加。此外，检测时序控制逻辑441A_1可以控制数据信号模式检测器441A，使得当通道长度低于该标准时，数据信号DQ的持续时间随着通道长度的增加而减小。
根据本发明构思的示例性实施例，ODT控制信号发生器442A可以包括维持时段控制逻辑442A_1。ODT控制信号发生器442A可以基于数据模式信息DPI产生ODT控制信号ODT_CS。ODT控制信号发生器442A可以通过向ODT电路提供ODT控制信号ODT_CS来控制ODT电路的接通和断开以及在维持时段期间保持ODT电路的接通和断开状态。
这里，维持时段控制逻辑442A_1可以控制ODT控制信号发生器442A改变ODT电路的接通和断开状态以及维持时段的持续时间。例如，ODT控制信号发生器442A可以在维持时段控制逻辑442A_1的控制下产生0DT控制信号ODT_CS，以使ODT电路在与一个单位间隔或两个单位间隔相对应的维持时段期间保持接通或断开状态。尽管以上根据数据信号DQ的单位间隔描述了维持时段，但是本发明构思不限于此。例如，可以根据包括ODT控制器440A或存储器控制器在内的存储器设备的内部时钟信号的周期来设置维持时段。此外，可以根据其他指定的单位时间间隔来设置维持时段。
根据本发明构思的示例性实施例的ODT控制信号发生器442A可以接收数据信号频率信息DQ_FI或者通道长度信息CHI。根据本发明构思的示例性实施例，ODT控制信号发生器442A可以基于数据信号频率信息DQ_FI和通道长度信息CHI中的至少一个来控制ODT电路。例如，维持时段控制逻辑442A_1可以参考数据信号频率信息DQ_FI来控制ODT控制信号发生器442A，使得维持时段的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而增大。然而，本发明构思不限于此。例如，维持时段控制逻辑442A_1可以参考数据信号频率信息DQ_FI来控制ODT控制信号发生器442A，使得当数据信号DQ的频率高于某个标准时，维持时段的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而增大。另外，维持时段控制逻辑442A_1可以控制ODT控制信号发生器442A，使得当数据信号DQ的频率低于该标准时，维持时段的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而减小。例如，维持时段控制逻辑442A_1可以控制ODT控制信号发生器442A，使得当数据信号DQ的频率为“X”Hz时，ODT电路的接通或断开状态的维持时段的持续时间对应于数据信号DQ的一个单位间隔，而当数据信号DQ的频率为“2X”Hz时，ODT电路的接通或断开状态的维持时段的持续时间对应于两个单位间隔。
维持时段控制逻辑442A_1可以参考通道长度信息CHI来控制ODT控制信号发生器442A，使得维持时段的持续时间与数据信号DQ的单位间隔的比随着通道长度的增加而增大。然而，本发明构思不限于此。例如，维持时段控制逻辑442A_1可以参考通道长度信息CHI来控制0DT控制信号发生器442A，使得当通道长度高于某个标准时，维持时段的持续时间随着通道长度的增加而增加。此外，维持时段控制逻辑442A_1可以控制ODT控制信号发生器442A，使得当通道长度低于该标准时，维持时段的持续时间随着通道长度的增加而减小。
另外，如上所述，ODT控制信号发生器442A可以以如下这种方式产生ODT控制信号ODT_CS，所述方式使得ODT电路的接通状态的维持时段的持续时间不同于ODT电路的断开状态的维持时段的持续时间。下面对此进行详细描述。
如上所述，本发明构思的示例性实施例可以基于数据信号频率信息DQ_FI和通道长度信息CHI中的至少一个来控制数据信号DQ的模式的检测时段和ODT电路的接通和断开状态的维持时段，从而使得能够有效地终止ODT电路，同时降低ODT控制器440A控制ODT电路所消耗的功率。
参考图7B，ODT控制器440B可以包括数据信号模式检测器441B和ODT控制信号发生器442B。ODT控制信号发生器442B可以包括维持时段控制逻辑442B_1和启用/禁用控制逻辑442B_3。由于维持时段控制逻辑442B_1与参考图7A详细描述的维持时段控制逻辑442A_1相似，因此以下对图7B所示的ODT控制器440B的描述将集中于启用/禁用控制逻辑442B_3。
启用/禁用控制逻辑442B_3可以基于ODT电路的接通或断开状态的维持时段来控制数据信号模式检测器441B的启用或禁用。例如，当ODT控制器440B接收到数据信号DQ时，启用/禁用控制逻辑442B_3可以启用数据信号模式检测器441B。当被启用时，数据信号模式检测器441B可以检测数据信号DQ的电平变化。数据信号模式检测器441B可以通过检测数据信号DQ的电平变化来产生数据模式信息DPI，以向ODT控制信号发生器442B提供数据模式信息DPI。此后，启用/禁用控制逻辑442B_3可以禁用数据信号模式检测器441B。另外，ODT控制信号发生器442B可以基于数据模式信息DPI向ODT电路提供ODT控制信号ODT_CS，使得ODT电路在数据信号DQ发生电平转变时接通，并且在第一维持时段期间保持接通状态。当第一维持时段结束时，启用/禁用控制逻辑442B_3可以启用数据信号模式检测器441B。ODT控制信号发生器442B可以基于数据模式信息DPI向ODT电路提供ODT控制信号ODT_CS，使得ODT电路在数据信号DQ的电平未改变时断开，并且在第二维持时段期间保持断开状态。启用/禁用控制逻辑442B_3可以在第二维持时段结束的时序中启用数据信号模式检测器441B。
如上所述，与图7A中所示不同，当ODT电路的接通或断开状态的维持时段结束时，图7B中示出的ODT控制器440B的ODT控制信号发生器442B可以直接控制数据信号模式检测器441B的启用或禁用。因此，仅当需要控制ODT电路的接通或断开时才执行对数据信号DQ的模式的检测。
图8和图9是用于说明根据本发明构思的示例性实施例的控制ODT电路的方法的时序图。
图8和图9示出了当数据信号DQ的频率与图4相比增大时ODT电路的接通和断开状态的维持时段SP1_B和SP2_B。参考图7A和图8，假设数据信号DQ具有比图4所示的数据信号DQ高的频率，例如“2A”Hz。数据信号DQ可以具有与数据信号DQ的频率“2A”Hz相对应的单位间隔UI_B。当图8所示的数据信号DQ的频率与图4所示的数据信号DQ的频率相比增大(例如从“A”Hz增大到“2A”Hz)时，ODT控制信号发生器442A可以将第一维持时段SP1_B和第二维持时段SP2_B的持续时间与单位间隔UI_B的比SP1_B/UI-B和SP2_B/UI-B设置为“1”。这样，比SP1_B/UI-B和SP2_B/UI-B与图4所示的比SP1_A/UI-A和SP2_A/UI-A中的对应一个相同。换句话说，ODT控制信号发生器442A可以参考数据信号DQ的单位间隔UI_B来设置或改变ODT电路的接通或断开状态的维持时段SP1_B和SP2_B的持续时间。
参考图7A和图9，随着数据信号DQ的频率增大，ODT控制信号发生器442A可以将ODT电路的接通或断开状态的维持时段SP1_C和SP2_C控制为与图8所示的维持时段SP1_B和SP2_B不同。具体地，图9示出了ODT控制信号发生器442A将其中ODT电路保持接通状态的第一维持时段SP1_C设置为与其中ODT电路保持断开状态的第二维持时段SP2_C不同的示例。
如图9所示，ODT控制信号发生器442A可以将第一维持时段SP1_C的持续时间与单位间隔UI_B的比SP1_C/UI-B设置为“2”，并且将第二维持时段SP2_C的持续时间与单位间隔UI_B的比SP2_C/UI-B设置为“1”。因此，考虑到随着数据信号DQ的频率增大，某些信号完整性特性可能劣化(这是因为数据信号DQ的信号间干扰等)，ODT控制信号发生器442A可以控制ODT电路保持比以前更长的接通状态。因此，补偿了信号完整性特性的劣化。
应当注意，比SP1_C/UI_B的值“2”和比SP2C/UI_B的值“1”仅仅是示例性目的，并且本发明构思不限于此。例如，可以不同地设置所述比的值。
通过ODT控制信号发生器442A将第二维持时段SP2_C的持续时间设置为小于第一维持时段SP1_C的持续时间的值，从而完全去除由于在数据信号DQ的转变间隔期间可能发生的阻抗失配而产生的噪声。例如，在数据信号DQ的电平从逻辑低电平变为逻辑高电平的第八时间T8处，ODT电路被控制为接通，使得在数据信号DQ在第八时间T8处的转变期间所产生的噪声被去除。
此外，由于数据信号模式检测器441A可以检测数据信号DQ在维持时段SP1_C和SP2_C结束的时序处的电平变化，因此数据信号模式检测器441A执行检测操作的次数比图8的情况少，从而进一步降低了检测操作中的功耗。
图10是根据本发明构思的示例性实施例的ODT控制器的框图。
参考图10，ODT控制器540可以包括数据信号模式检测器541、ODT控制信号发生器542和延迟单元543。数据信号模式检测器541可以向0DT控制信号发生器542提供指示数据信号DQ的电平转变的数据模式信息DPI，ODT控制信号发生器542可以基于数据模式信息DPI产生ODT控制信号ODT_CS，并将ODT控制信号ODT_CS提供给延迟单元543。延迟单元543可以将ODT控制信号ODT_CS延迟指定的延迟时间，并且将延迟的ODT控制信号ODT_CS’提供给ODT电路。
根据本发明构思的示例性实施例，延迟单元543可以延迟ODT控制信号ODT_CS，并且基于数据信号频率信息DQ_FI和通道长度信息CHI中的至少一个来改变延迟间隔的持续时间与数据信号DQ的单位间隔的比。例如，延迟间隔控制逻辑543_1可以参考数据信号频率信息DQ_FI来控制延迟单元543，使得延迟间隔的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而增大。然而，本发明构思不限于此。例如，延迟间隔控制逻辑543_1可以参考数据信号频率信息DQ_FI来控制延迟单元543，使得当数据信号DQ的频率高于某个标准时，延迟间隔的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而增大。另外，延迟间隔控制逻辑543_1可以控制延迟单元543，使得当数据信号DQ的频率低于该标准时，延迟间隔的持续时间与数据信号DQ的单位间隔的比随着数据信号DQ的频率增大而减小。
延迟间隔控制逻辑543_1可以参考通道长度信息CHI来控制延迟单元543，使得延迟间隔的持续时间与数据信号DQ的单位间隔的比随着传输数据信号DQ的通道的长度增加而增大。然而，本发明构思不限于此。例如，延迟间隔控制逻辑543_1可以参考通道长度信息CHI来控制延迟单元543，使得当通道长度高于某个标准时，延迟间隔的持续时间随着通道长度的增加而增加。此外，延迟间隔控制逻辑543_1可以控制延迟单元543，使得当通道长度低于该标准时，延迟间隔的持续时间随着通道长度的增加而减小。
根据上述示例性实施例，考虑到由阻抗失配引起的噪声的延迟根据数据信号DQ的频率和通道长度而不同，ODT控制器540可以参考数据信号DQ的频率和通道长度来控制ODT电路的接通和断开。因此，可以有效地去除噪声。
图11和图12是用于说明根据本发明构思的示例性实施例的控制0DT电路的方法的时序图。
图11示出了当数据信号DQ的频率与图6相比增大时延迟的ODT控制信号ODT_CS’的延迟间隔DP_B。参考图10和图11，假设数据信号DQ具有比图6所示的数据信号DQ高的频率，例如“2A”Hz。数据信号DQ可以具有与数据信号DQ的频率“2A”Hz相对应的单位间隔UI_B。如上所述，延迟单元543可以基于数据信号DQ的频率信息，参考数据信号DQ的单位间隔UI_B来改变延迟的ODT控制信号ODT_CS’中的延迟间隔的持续时间。例如，延迟单元543可以通过将延迟间隔DP_B的持续时间与单位间隔UI_B的持续时间的比DP_B/UI_B设置为“0.7”来延迟ODT控制信号ODT_CS。换句话说，延迟单元543允许通过考虑由于数据信号DQ的频率从“A”Hz改变为“2A”Hz而引起的噪声的延迟的增加，来控制ODT电路的接通和断开。例如，这通过以如下这种方式改变延迟间隔DP_B的持续时间来完成，所述方式使得延迟间隔DP_B的持续时间与单位间隔UI_B的持续时间的比DP_B/UI_B大于图6中的比DP_A/UI_A的值“0.5”。
在图12中，当数据信号DQ的频率与图6相比增大时，延迟的ODT控制信号ODT_CS’中的延迟间隔DP_B的持续时间和ODT电路的接通或断开状态的接通/断开维持时段SP1_C和SP2_C的持续时间被改变。参考图10和图12，由于数据信号DQ的频率与图6所示的实施例相比增大，因此ODT控制信号发生器542可以改变ODT电路的接通状态的接通状态维持时段SP1_C的持续时间，使得接通状态维持时段SP1_C的持续时间与单位间隔UI_B的比SP1_C/UI-B大于图6中的比SP1_B/UI-B的值“1”。例如，这通过将接通状态维持期间SP1_C的持续时间与单位间隔UI_B的比SP1_C/UI-B设置为“2”来完成。
与参照图11所述相类似，当数据信号DQ的频率增大时，延迟单元543可以参考数据信号DQ的单位间隔UI_B来改变延迟的ODT控制信号ODT_CS’中的延迟间隔的持续时间。结果，根据本实施例的ODT控制器540可以通过根据数据信号DQ的频率变化改变延迟间隔DP_B的持续时间和维持时段SP1_C的持续时间二者，来有效地控制ODT电路的接通和断开。
图13是根据本发明构思的示例性实施例的ODT控制器的框图。
参考图13，ODT控制器640可以包括数据信号模式检测器641、ODT控制信号发生器642、延迟单元643和控制信息存储器644。根据本实施例，数据信号模式检测器641可以检测数据信号DQ的模式，基于数据信号频率信息DQ_FI和通道长度信息CHI中的至少一个来改变用于检测数据信号DQ的模式的时段的持续时间，然后产生数据模式信息DPI。另外，ODT控制信号发生器642可以产生ODT控制信号ODT_CS，该信号的持续时间基于数据信号DQ的频率信息DQ_FI和通道长度信息CHI中的至少一个而改变。延迟单元643可以将ODT控制信号ODT_CS延迟通过数据信号DQ的频率信息DQ_FI和通道长度信息CHI中的至少一个所确定的延迟间隔，并将延迟的ODT控制信号ODT_CS’提供给ODT电路。
换句话说，数据信号模式检测器641、ODT控制信号发生器642和延迟单元643基于数据信号DQ的频率信息DQ_FI和通道长度信息CHI执行一系列操作，以控制ODT电路的接通和断开。控制信息存储器644可以从外部接收数据信号DQ的频率信息DQ_FI和通道长度信息CHI，并存储这样的信息。
根据本发明构思的示例性实施例，控制信息存储器644可以包括控制表TABLE，其包含数据信号DQ的频率信息DQ_FI和通道长度信息CHI、以及映射到频率信息DQ_FI和通道长度信息CHI的每个特定对的信息。映射的信息可以包括与数据信号模式检测器641相关联的检测时段DP1、与ODT控制信号发生器642相关联的维持时段SP以及与延迟单元643相关联的延迟间隔DP2。
当数据信号DQ的频率是“A”并且通道长度是“B”时，控制信息存储器644可以将具有值“C”的检测时段DP1、具有值“D”的维持时段SP和具有值“E”的延迟间隔DP2分别提供给数据信号模式检测器641、ODT控制信号发生器642和延迟单元643。数据信号模式检测器641、ODT控制信号发生器642和延迟单元643中的每一个可以基于接收的信息执行用于控制ODT电路的接通和断开的一系列操作。然而，本发明构思不限于此，并且可以以各种方式修改。例如，控制信息存储器644可以包括在ODT控制信号发生器642和延迟单元643中的至少一个中。此外，控制信息存储器644可以设置在ODT控制器640的外部。
图14是根据本发明构思的示例性实施例的存储器系统的框图。
参考图14，存储器系统700可以包括存储器控制器710和存储器设备组720。存储器设备组720可以包括多个存储器设备721-724，并且存储器设备721-724中的每一个可以是易失性存储器(诸如动态随机存取存储器(DRAM)、闪存、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻随机存取存储器(RRAM))或非易失性存储器(诸如磁随机存取存储器(MRAM))。此外，存储器设备721-724可以包括易失性存储器和非易失性存储器两者，并且可以以各种其他方式实现。
存储器控制器710可以控制向存储器设备721-724写入数据和从存储器设备721-724读取数据。为了向存储器设备721-724提供数据信号DQ1和DQ2，存储器控制器710可以包括：输出缓冲器单元711，包括多个输出缓冲器711A和712A；以及多个端子T1和T2，连接到输出缓冲器单元711并输出信号DQ1和DQ2。存储器设备721-724中的每一个可以包括被配置为从存储器控制器710接收信号DQ1和DQ2的端子T1’或T2’。尽管在下文中按照第一存储器设备721和第二存储器设备722的方式描述了存储器设备组720，但是应当注意，可应用于第一存储器设备721和第二存储器设备722的本发明构思可以应用于其他存储器设备723和724。
第一存储器设备721可以包括：输入缓冲器721A，被配置为从存储器控制器711的输出缓冲器711A接收第一数据信号DQ1；ODT电路721B，被配置为执行阻抗匹配并去除在第一存储器设备721接收第一数据信号DQ1时所产生的噪声；以及ODT控制器721C，被配置为控制ODT电路721B的接通和断开。第一存储器设备721的端子T1’通过第一通道CH1连接到存储器控制器710的端子T1。第一数据信号DQ1通过第一通道CH1传输。
第二存储器设备722可以包括：输入缓冲器722A，被配置为从存储器控制器711的输出缓冲器712A接收第二数据信号DQ2；ODT电路722B，被配置为执行阻抗匹配并去除在第二存储器设备722接收第二数据信号DQ2时所产生的噪声；以及ODT控制器722C，被配置为控制ODT电路722B的接通和断开。第二存储器设备722的端子T2’通过第二通道CH2连接到存储器控制器710的端子T2。第二数据信号DQ2通过第二通道CH2传输。
如上所述，通道可以被称为连接输出数据信号的存储器控制器的端子和接收数据信号的存储器设备的端子的传输线。然而，例如，通道可以被称为连接存储器控制器的输出缓冲器和存储器设备的输入缓冲器的传输线。在下文中，术语“通道长度”用于表示输出数据信号的存储器控制器的端子与接收数据信号的存储器设备的端子之间的传输线的长度。
根据本发明构思的示例性实施例，第一存储器设备721中的ODT控制器721C和第二存储器设备722中的ODT控制器722C可以分别基于通道长度来控制ODT电路721B和722B的接通和断开。由于图14中第二通道CH2的长度比第一通道CH1的长度长，因此与第一存储器设备721中的0DT控制器721C相比，第二存储器设备722中的ODT控制器722C可以在增大ODT电路722B的接通状态维持时段或者增大ODT控制信号的延迟间隔之后控制ODT电路722B。例如，用于使ODT电路722B的接通状态维持时段和ODT控制信号的延迟间隔更长的技术对应于上面参考图7A所述的那些技术。
图15是根据本发明构思的示例性实施例的存储器系统的框图。
参考图15，存储器系统800可以包括存储器控制器810和存储器设备820。存储器控制器810可以包括：输出缓冲器单元811，用于输出数据信号DQ以促进存储器设备820中的写入操作；以及ODT控制器813，被配置为控制存储器设备820中的ODT电路822的接通和断开。存储器设备820可以包括：输入缓冲器821，被配置为接收数据信号DQ；ODT电路822，被配置为向输入缓冲器821的输入级提供端接电阻分量；以及ODT控制信号接收器823，被配置为接收ODT控制信号ODT_CS。
ODT控制器813可以通过使用在存储器控制器810内部产生的数据信号DQ来产生ODT控制信号ODT_CS，并且通过通道CH’将ODT控制信号0DT_CS提供给存储器设备820。如上所述，ODT控制器813可以根据数据信号DQ的模式(尤其是数据信号DQ的频率信息和传输数据信号DQ的通道CH的长度信息)，来控制ODT电路822的接通和断开。
虽然在图15中示出了ODT控制信号接收器823从ODT控制器813接收ODT控制信号ODT_CS并将ODT控制信号ODT_CS传送给ODT电路822，但是本发明构思不限于此。例如，ODT电路822可以通过响应于ODT控制信号ODT_CS而接通或断开的通道CH’，直接从ODT控制器813接收ODT控制信号ODT_CS。
图16是根据本发明构思的示例性实施例的存储器系统的框图。
参考图16，存储器系统900可以包括存储器控制器910和存储器设备920。存储器控制器910可以控制存储在存储器设备920中的数据的读取，并且存储器设备920可以包括用于将读出数据信号RDQ输出到存储器控制器910的输出缓冲器924。存储器控制器910可以包括：输入缓冲器914，被配置为通过通道CH接收读出数据信号RDQ；ODT电路915，被配置为向输入缓冲器914的输入级提供端接电阻分量；以及ODT控制器916，被配置为控制ODT电路915的接通和断开。
ODT控制器916可以从输入缓冲器914接收读出数据信号RDQ，并且通过使用读出数据信号RDQ产生ODT控制信号ODT_CS。如上所述，ODT控制器916可以根据读出数据信号RDQ的模式(尤其是读出数据信号RDQ的频率信息和传输读出数据信号RDQ的通道CH的长度信息)，来控制0DT电路915的接通和断开。
图17是根据本发明构思的示例性实施例的固态驱动器(SSD)的框图。
参考图17，SSD 2000可以包括处理器2100、主机接口2200、RAM 2300、高速缓存RAM2400、存储器控制器2500和多个闪存设备2600。根据本发明构思的示例性实施例，每个闪存设备2600可以包括：输入缓冲器，被配置为从存储器控制器2500接收数据信号；以及ODT电路，被配置为向闪存设备的输入缓冲器的输入级提供端接电阻分量。此外，每个闪存设备2600可以包括被配置为根据数据信号的模式来控制ODT电路的接通和断开的ODT控制器。然而，在本发明构思的示例性实施例中，存储器控制器2500(而不是闪存设备2600)可以包括被配置为控制多个闪存设备2600中的ODT电路的接通和断开的ODT控制器。
主机接口2200在处理器2100的控制下与主机交换数据。主机接口2200从主机获取命令和地址，以通过中央处理单元(CPU)总线传送到处理器2100。这里，主机接口2200可以是串行高级技术附件(SATA)接口、并行ATA(PATA)接口或外部SATA(ESATA)接口。要通过主机接口2200从主机接收或要传送到主机的数据可以在处理器2100的控制下通过高速缓存RAM 2400来传送，而不需要经过CPU总线。
存储器控制器2500可以经由多个通道CHl至CH4与闪存设备2600交换数据。提供给闪存设备2600的数据可以用于存储器。此外，处理器2100和存储器控制器2500可以由单个高级RISC机器(ARM)处理器实现。
本发明构思的示例性实施例提供了一种ODT电路，其允许有效地控制端接操作以增强存储器设备中的信号完整性，促进减少ODT电路的操作所需的功耗，并且减轻加热问题，从而增强存储器设备的整体性能。
尽管已经参考本发明的示例性实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (20)

1.一种连接到接收数据信号的输入缓冲器的片内端接电路，所述片内端接电路包括：
至少一个端接电阻器，连接到所述输入缓冲器；以及
至少一个开关设备，被配置为控制所述端接电阻器和所述输入缓冲器之间的连接；
其中，所述开关设备根据关于数据信号的信息而接通或断开，
其中，关于数据信号的信息包括以下至少一项：数据信号的模式信息、数据信号的频率信息和传输数据信号的通道的长度信息，
其中，所述开关设备在预定延迟间隔之后根据确定结果而接通或断开，
其中，所述预定延迟间隔基于数据信号的频率信息或通道长度信息而改变，并且
其中，随着通道长度增加，所述预定延迟间隔相对于数据信号的单位间隔而增大。
2.根据权利要求1所述的片内端接电路，其中，所述开关设备根据数据信号的模式信息而接通或断开。
3.根据权利要求2所述的片内端接电路，其中，数据信号的模式信息指示数据信号的电平变化，
其中，所述开关设备在数据信号的电平改变时接通，并在数据信号的电平保持恒定达预定时间时断开。
4.根据权利要求1所述的片内端接电路，其中，随着数据信号的频率增大，所述预定延迟间隔相对于数据信号的单位间隔而增大。
5.根据权利要求1所述的片内端接电路，其中，所述开关设备在预定维持时段期间保持在接通状态或断开状态。
6.根据权利要求5所述的片内端接电路，其中，所述开关设备在第一维持时段期间保持接通状态，并在第二维持时段期间保持断开状态。
7.根据权利要求5所述的片内端接电路，其中，基于数据信号的频率信息或通道长度信息，所述预定维持时段的长度相对于数据信号的单位间隔而改变。
8.根据权利要求7所述的片内端接电路，其中，随着数据信号的频率增大，所述预定维持时段的长度相对于数据信号的单位间隔而增加。
9.根据权利要求8所述的片内端接电路，其中，随着通道长度增加，所述预定维持时段的长度相对于数据信号的单位间隔而增加。
10.根据权利要求7所述的片内端接电路，其中，随着通道长度增加，所述预定维持时段的长度相对于数据信号的单位间隔而增加。
11.一种存储器设备，包括：
输入缓冲器，被配置为接收数据信号；
片内端接ODT电路，连接到所述输入缓冲器；以及
ODT控制器，被配置为检测数据信号的模式，并且响应于数据信号的模式来控制ODT电路的接通和断开，
其中，所述ODT控制器包括控制信号发生器和ODT控制信号延迟单元，所述控制信号发生器被配置为产生ODT控制信号，所述ODT控制信号延迟单元被配置为延迟ODT控制信号并向ODT电路提供延迟的ODT控制信号，
其中，所述ODT控制信号延迟单元还被配置为基于数据信号的频率信息或通道长度信息来改变ODT控制信号被延迟的延迟间隔，并且
其中，随着通道长度增加，所述延迟间隔相对于数据信号的单位间隔而增大。
12.根据权利要求11所述的存储器设备，其中，所述控制信号发生器还被配置为产生ODT控制信号，以控制ODT电路在数据信号的电平改变时在第一维持时段期间接通，并且在数据信号的电平保持恒定时在第二维持时段期间断开。
13.根据权利要求12所述的存储器设备，其中，所述第一维持时段的持续时间不同于所述第二维持时段的持续时间。
14.根据权利要求12所述的存储器设备，其中，所述控制信号发生器通过在与所述第一维持时段或所述第二维持时段相对应的检测时段中周期性地检测数据信号的模式来产生ODT控制信号。
15.根据权利要求11所述的存储器设备，其中，所述ODT控制信号延迟单元还被配置为根据数据信号的频率来改变所述延迟间隔相对于数据信号的单位间隔的持续时间。
16.一种存储器系统，包括：
存储器设备，包括第一存储器设备和第二存储器设备，所述第一存储器设备包括至少一个第一片内端接ODT电路，所述第二存储器设备包括至少一个第二ODT电路；以及
存储器控制器，被配置为通过第一通道向所述第一存储器设备提供第一数据信号，通过第二通道向所述第二存储器设备提供第二数据信号，并且分别根据第一数据信号和第二数据信号的模式来控制第一ODT电路和第二ODT电路的接通和断开，
其中，所述存储器控制器包括控制信号发生器和ODT控制信号延迟单元，所述控制信号发生器被配置为分别产生提供给第一ODT电路的第一ODT控制信号和提供给第二ODT电路的第二ODT控制信号，所述ODT控制信号延迟单元被配置为将分别提供给第一ODT电路和第二ODT电路的所述第一ODT控制信号和所述第二ODT控制信号延迟预定的延迟间隔，
其中，所述ODT控制信号延迟单元通过根据第一通道和第二通道各自的长度分别改变所述第一ODT控制信号和所述第二ODT控制信号的延迟间隔的持续时间，来产生第一延迟ODT控制信号和第二延迟ODT控制信号，并且
其中，当第二通道比第一通道长时，所述第二ODT控制信号的延迟间隔相对于第二数据信号的单位间隔的持续时间大于所述第一ODT控制信号的延迟间隔相对于第一数据信号的单位间隔的持续时间。
17.根据权利要求16所述的存储器系统，其中，所述控制信号发生器还被配置为产生所述第一ODT控制信号，以控制第一ODT电路在第一数据信号的电平转变时在接通状态维持时段期间接通，并在第一数据信号的电平保持恒定时在断开状态维持时段期间断开，并且产生所述第二ODT控制信号，以控制第二ODT电路在第二数据信号的电平改变时在接通状态维持时段期间接通，并在第二数据信号的电平保持恒定时在断开状态维持时段期间断开。
18.根据权利要求17所述的存储器系统，其中，所述控制信号发生器产生所述第一ODT控制信号和所述第二ODT控制信号，使得第一ODT电路和第二ODT电路的接通状态维持时段分别根据第一通道和第二通道的长度而改变。
19.根据权利要求18所述的存储器系统，其中，所述控制信号发生器产生所述第一ODT控制信号和所述第二ODT控制信号，使得当第二通道比第一通道长时，第二ODT电路的接通状态维持时段的持续时间比第一ODT电路的接通状态维持时段的持续时间长。
20.根据权利要求16所述的存储器系统，其中，所述存储器控制器还包括：
第一输入缓冲器，被配置为从所述第一存储器设备接收第三数据信号；
第三ODT电路，连接到所述第一输入缓冲器；
第二输入缓冲器，被配置为从所述第二存储器设备接收第四数据信号；以及
第四ODT电路，连接到所述第二输入缓冲器，
其中，分别根据第三数据信号和第四数据信号的模式来控制第三ODT电路和第四ODT电路的接通和断开。
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