CN103178056A - 包括多芯片的半导体封装和具有半导体封装的存储系统 - Google Patents

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Abstract

本发明提供一种半导体封装。封装包括：主芯片，所述主芯片包括被配置成储存主芯片的阻抗设定和从芯片的阻抗设定的储存电路以及用于与封装的外部匹配阻抗的终结电路；以及与主芯片连接的从芯片，其中，如果从芯片的终结操作被激活，则主芯片的终结电路使用从芯片的阻抗设定来执行阻抗匹配操作。

Description

包括多芯片的半导体封装和具有半导体封装的存储系统
相关申请的交叉引用
本申请要求2011年12月21日提交的韩国专利申请No.10-2011-0139601的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例系涉及一种半导体封装，且更具体而言涉及一种包括多芯片的半导体封装。
背景技术
近来，需要半导体器件能够在短时间内储存大量数据或处理大量数据。另外，能够执行多种功能的半导体器件已逐渐增加。因此，根据在一个半导体封装中层叠多个执行相同功能或不同功能的芯片的方法来制造半导体器件。
图1是解释在包括多个芯片的封装中的阻抗匹配操作的图。
参见图1，集成电路系统包括控制器芯片110和包括多个芯片121至124的半导体封装120。
控制器芯片110用作对设置在封装120中的多个芯片121至124进行控制的控制器。所述多个芯片121至124是指基于控制器芯片110的控制来执行特定操作的芯片。例如，控制器芯片110可包括存储器控制器，且芯片121至124每个都可以包括存储器。
在控制器芯片110与封装120之间提供I/O通道I/O CHANNEL以传送和接收信号（数据）。I/O通道I/O CHANNEL与所有的芯片121至124连接，且芯片121至124每个都经由I/O通道I/O CHANNEL与控制器芯片110交换信号。图1说明I/O通道I/OCHANNEL由N个线路构成。
芯片选择信号CS0至CS3分别被分配给封装120中的多个芯片121至124。每个芯片选择信号CS0至CS3决定所述多个芯片121至124中的哪个芯片要与控制器芯片110交换信号。例如，当芯片选择信号CS2被激活时，芯片123基于控制器芯片110的控制经由I/O通道I/O CHANNEL来传送和接收信号。
各个芯片121和124中存储有它们的阻抗设定，且各个芯片121和124分别包括提供在其中的终结电路141至144。终结电路141至144被配置成使I/O通道I/O CHANNEL终结至所储存的阻抗设定以具有阻抗匹配。当分配给各个芯片121至124的终结信号ODT0至ODT3被激活时，执行终结电路141至144的终结操作。所述多个芯片121至124可以具有不同的阻抗设定，且可以同时执行各个芯片121至124的终结操作。例如，可将芯片121的阻抗设定设定为60Ω，且可将芯片122的阻抗设定设定为120Ω。当终结信号ODT0被激活时，芯片121的终结电路141使I/O通道I/O CHANNEL终结至60Ω，当终结信号ODT1被激活时，芯片122的终结电路142使I/O通道I/O CHANNEL终结至120Ω。此外，当终结信号ODT0和终结信号ODT1被同时激活时，芯片121和122的终结电路141和142同时终结I/O通道I/O CHANNEL。因此，I/O通道I/OCHANNEL被终结至40Ω——即60与120Ω的并联阻抗值。
即，当I/O通道I/O CHANNEL与封装120中的各个芯片121至124连接且如图1所示在各个芯片121至124中设置终结电路141至144时，控制器芯片110可以设定各个芯片121至124的不同阻抗值，且可通过在多个芯片中选择终结操作被使能的芯片来控制终结操作被使能的芯片的数目。因此，可以自由地控制I/O通道I/O CHANNEL所终结到的阻抗值。
发明内容
本发明的示例性实施例涉及一种用于在主芯片和从芯片被设置在封装中时不同地设定或自由地控制主芯片和从芯片的终结阻抗值的技术。
根据本发明的一个示例性实施例，一种封装包括：主芯片，所述主芯片包括被配置成储存主芯片的阻抗设定和从芯片的阻抗设定的储存电路以及用于与封装的外部匹配阻抗的终结电路；以及与主芯片连接的从芯片，其中如果从芯片的终结操作被激活，则主芯片的终结电路使用从芯片的阻抗设定来执行阻抗匹配操作。
如果主芯片的终结操作被激活，则主芯片的终结电路可使用主芯片的阻抗设定来执行阻抗匹配操作。此外，主芯片还可以包括阻抗控制电路，所述阻抗控制电路被配置成接收主芯片的阻抗设定或从芯片的阻抗设定并且产生阻抗值，在主芯片的终结操作和从芯片的终结操作被同时激活的情况下，主芯片的终结电路使用由阻抗控制电路产生的阻抗值来执行阻抗匹配操作。
根据本发明的另一个示例性实施例，一种封装包括：主芯片，所述主芯片包括被配置成储存主芯片的阻抗设定和多个从芯片的阻抗设定的储存电路以及用于与封装的外部阻抗匹配的终结电路；以及与主芯片连接的所述多个从芯片，其中如果所述多个从芯片中的一个从芯片的终结操作被激活，则主芯片的终结电路使用从芯片的阻抗设定来执行阻抗匹配操作。
如果主芯片的终结操作被激活，则主芯片的终结电路使用主芯片的阻抗设定来执行阻抗匹配操作。此外，主芯片还可以包括阻抗控制电路，所述阻抗控制电路被配置成接收主芯片的阻抗设定和从芯片的阻抗设定，并且产生通过计算终结操作被激活的芯片的阻抗值而获得的阻抗值。如果两个或多个芯片的终结操作被同时激活，则主芯片的终结电路可使用由阻抗控制电路产生的阻抗值来执行阻抗匹配操作。
根据本发明的又一个示例性实施例，一种封装包括：主芯片；从芯片；以及通道，所述通道被配置成联系主芯片与从芯片。主芯片包括：储存电路，所述储存电路被配置成储存主芯片的I/O参数和从芯片的I/O参数；以及接收/传送电路，所述接收/传送电路被配置成从封装外部接收经由通道所传送的主芯片的数据和从芯片的数据，以及将经由通道所传送的主芯片的数据和从芯片的数据传输至封装的外部。当从封装的外部接收从芯片的数据，以及将从芯片的数据传输至封装的外部时，接收/传送电路使用从芯片的I/O参数来接收/传送数据。
根据本发明的再一个实施例，一种存储系统包括：存储器控制器；存储器封装，所述存储器封装包括主存储器芯片、从存储器芯片及用于联系主存储器芯片与从存储器芯片的内部通道；在存储器控制器与存储器封装之间的数据通道；以及在存储器控制器与存储器封装之间的控制通道。主存储器芯片包括被配置成储存主存储器芯片的阻抗设定和从存储器芯片的阻抗设定的储存电路以及被配置成针对阻抗匹配操作而终结数据通道的终结电路。如果存储器控制器激活从存储器芯片的终结操作，则主存储器芯片的终结电路针对从存储器芯片的阻抗匹配操作而终结数据通道。
附图说明
图1是解释在包括多个芯片的封装中的阻抗匹配操作的图。
图2是解释在具有主芯片和从芯片的封装中的阻抗匹配操作的图。
图3是根据本发明的一个实施例的集成电路系统的配置图。
图4是解释图3的主芯片的终结操作的图。
图5为根据本发明的另一个实施例的存储系统的配置图。
图6是解释图5的主存储器芯片的终结操作的图。
图7是根据本发明的另一个实施例的集成电路系统的配置图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
图2是说明在具有主芯片和从芯片222的封装中的阻抗匹配操作的图。
参见图2，集成电路系统包括控制器芯片210和半导体封装220，半导体封装220具有主芯片221和从芯片222。
控制器芯片210用作对设置在封装220中的芯片221和222进行控制的控制器。芯片221和222基于控制器芯片210的控制来执行特定操作。例如，控制器芯片210可以包括存储器控制器，且芯片221和222每个都可以包括存储器。
封装220中的芯片221和222不是相同的芯片，且分为主芯片221和从芯片222。主芯片221直接与封装220的外部（例如，控制器）交换信号（数据），但从芯片222不直接与封装220的外部交换信号。从芯片222经由主芯片221与封装220的外部交换信号。从芯片222与主芯片221经由封装220中的内部通道INTERNAL CHANNEL而联系（interface）。如图2所示，可在主芯片221之上层叠从芯片222，且可以用穿通硅通孔（through-silicon via，TSV）来形成联系从芯片222与主芯片221的内部通道INTERNAL CHANNEL。
在控制器芯片210与封装220之间提供I/O通道I/O CHANNEL以传送和接收信号。I/O通道I/O CHANNEL仅与封装220中的芯片221和222中的主芯片221连接。主芯片221直接与控制器芯片210通信且经由I/O通道I/O CHANNEL执行从芯片222与控制器芯片210之间的通信。
主芯片221将其阻抗设定储存在其中，且包括终结电路，所述终结电路被配置成使I/O通道I/O CHANNEL终结至所储存的阻抗设定以实现阻抗匹配。当输入至主芯片221的终结信号ODT被激活时，执行终结操作。从芯片222中既不储存阻抗设定，也不设置有终结电路。即，因为从芯片222不与I/O通道I/O CHANNEL连接，所以从芯片222不能执行I/O通道I/O CHANNEL的阻抗匹配操作。
当如图2所示I/O通道I/O CHANNEL仅与封装220中的主芯片221连接时，控制器芯片210可仅通过改变主芯片221的阻抗设定来改变I/O通道I/O CHANNEL的终结阻抗值。如在图1所示的现有封装中，可以改变执行终结操作的芯片，或可以控制封装中的多个芯片以同时执行终结操作。然而，在此情况下，可以改变I/O通道I/O CHANNEL的阻抗值。即，当如图2所示I/O通道I/O CHANNEL仅与封装220中的主芯片221连接时，在改变I/O通道I/O CHANNEL的终结阻抗值方面会缺乏多样性。此外，与图1的封装120一起操作的控制器芯片110不能与图2的封装220兼容地操作，且应以完全不同的方式来设计与图2的封装220一起操作的控制器芯片210。
因此，需要一种支持自由地改变用于终结的阻抗值且与现有的控制器芯片110兼容的封装。
图3是根据本发明的一个实施例的集成电路系统的配置图。
参见图3，集成电路系统包括控制器芯片310和半导体封装320，半导体封装320具有主芯片321和从芯片322。
控制器芯片310用作控制封装320中的芯片321和322的控制器。芯片321和322基于控制器芯片310的控制来执行特定操作。例如，控制器芯片310可包括存储器控制器，且芯片321及322每个都可包括存储器。当控制I/O通道的终结阻抗值时，控制器芯片310以与图1的控制器芯片110相同的方式操作。
封装320中的芯片321和322并非相同的芯片，且分为主芯片321和从芯片322。主芯片321直接与封装320的外部（例如，控制器）交换信号（数据），但从芯片322不直接与封装320的外部交换信号。从芯片322经由主芯片321与封装320的外部交换信号。从芯片322与主芯片321经由封装320中的内部通道INTERNAL CHANNEL而联系。如图3所示，可在主芯片321之上层叠从芯片322，且可以用TSV形成用于联系从芯片322和主芯片321的内部通道INTERNAL CHANNEL。通过芯片选择信号CS0或CS1来在主芯片321和从芯片322之中选择与控制器芯片310交换信号的芯片。当芯片选择信号CS0被激活时，主芯片321与控制器芯片310交换信号。当芯片选择信号CS1被激活时，从芯片322与控制器芯片310交换信号。
在控制器芯片310与封装320之间提供I/O通道I/O CHANNEL以传送和接收信号。I/O通道I/O CHANNEL仅与封装320中的芯片321和322中的主芯片321连接。主芯片321直接与控制器芯片310通信且经由I/O通道I/O CHANNEL执行从芯片322与控制器芯片310之间的通信。
主芯片321储存主芯片321的阻抗设定和从芯片322的阻抗设定。当指示主芯片321的终结操作时，即，当终结信号ODT0被激活时，主芯片321的终结电路341使I/O通道I/O CHANNEL终结至主芯片321的阻抗设定。此外，当指示从芯片322的终结操作时，即，当终结信号ODT1被激活时，主芯片321的终结电路341将I/O通道I/OCHANNEL终结至从芯片322的阻抗设定。此外，当同时指示主芯片321的终结操作和从芯片322的终结操作时，即，当终结信号ODT0和ODT1被同时激活时，主芯片321的终结电路341使I/O通道I/O CHANNEL终结至通过并联计算主芯片321的阻抗设定和从芯片322的阻抗设定所获得的阻抗值。
根据图3的示例性实施例，仅主芯片321对I/O通道I/O CHANNEL执行终结操作。然而，主芯片321可使I/O通道I/O CHANNEL终结至主芯片321的阻抗设定，可使I/O通道I/O CHANNEL终结至从芯片322的阻抗设定，或可使I/O通道I/O CHANNEL终结至主芯片321的阻抗设定与从芯片322的阻抗设定的并联阻抗值。
图4是解释图3的主芯片321的终结操作的图。
参见图4，主芯片321包括储存电路410、阻抗控制电路420和终结电路341。
储存电路410被配置成储存主芯片321的阻抗设定和从芯片322的阻抗设定。储存电路410包括被配置成储存主芯片321的阻抗设定的第一寄存器411。可通过将在芯片选择信号CS0激活的情况下输入至I/O通道I/O CHANNEL的信号译码，来设定储存在第一寄存器411中的主芯片321的阻抗设定。此外，储存电路420包括被配置成储存从芯片322的阻抗设定的第二寄存器412。可通过将在芯片选择信号CS1激活的情况下输入至I/O通道I/O CHANNEL的信号译码，来设定储存在第二寄存器412中的从芯片322的阻抗设定。
阻抗控制电路420被配置成在终结信号ODT0激活时将储存在第一寄存器411中的主芯片321的阻抗设定CODE1<0:N>传送至终结电路341，且在终结信号ODT1激活时将储存在第二寄存器412中的从芯片322的阻抗设定CODE2<0:N>传送至终结电路341。此外，当终结信号ODT0和ODT1都被激活时，阻抗控制电路420将通过并联计算储存在第一寄存器411中的阻抗设定CODE1<0:N>与储存在第二寄存器412中的阻抗设定CODE2<0:N>而获得的阻抗值传送至终结电路341。因此，阻抗控制电路420在仅终结信号激活时将对应于终结信号的阻抗设定传送至终结电路341，且在多个终结信号时激活将对应于所述多个终结信号的阻抗设定值的并联阻抗值传送至终结电路341。
终结电路341在终结信号ODT0和ODT1中的一个或更多个被激活时被使能，且终结I/O通道I/O CHANNEL。此时，通过由阻抗控制电路420传送的阻抗设定CODE OUT<0:N>来决定终结电路341的阻抗值。
表1示出当主芯片321的阻抗设定被设定为120Ω且从芯片322的阻抗设定被设定为60Ω时终结电路341的操作。
[表1]
ODT0 ODT1 终结电路341
情况1 激活 去激活 使I/O通道终结至120Ω
情况2 去激活 激活 使I/O通道终结至60Ω
情况3 激活 激活 使I/O通道终结至40Ω
情况4 去激活 去激活 无终结操作
图3和图4示出在封装320中包括一个主芯片321和一个从芯片322。然而，可以在封装320中提供多个从芯片。在此情况下，主芯片321的储存电路410储存各个从芯片的阻抗设定值，且主芯片321通过使用与被指示终结操作的芯片相对应的阻抗设定来执行终结操作。此外，当指示多个芯片的终结操作时，并联计算与被指示终结操作的芯片相对应的阻抗设定，且主芯片321通过使用所计算的阻抗值来执行终结操作。
图5是根据本发明的另一个实施例的存储系统的配置图。
参见图5，存储系统包括存储器控制器510、存储器封装520、数据通道DQCHANNEL以及控制通道CONTROL CHANNEL。
存储器控制器510是用来控制封装520中的存储器521和522的芯片。存储器控制器510可包括于在PC、CPU、GPU或移动设备的主板上的芯片中。
存储器封装520中的芯片521和522分为主存储器芯片521和从存储器芯片522。主存储器芯片521直接与存储器控制器510交换信号，但从存储器芯片522不直接与存储器控制器510交换信号。从存储器芯片522经由主存储器芯片521与存储器控制器510交换信号。从存储器芯片522与主存储器芯片521经由封装中的内部通道INTERNALCHANNEL而联系。如图5所示，可在主存储器芯片521之上层叠从存储器芯片522，且可以用TSV形成联系从存储器芯片522和主存储器芯片521的内部通道INTERNALCHANNEL。由芯片选择信号CS0或CS1而在主存储器芯片521和从存储器芯片522之中选择要被存储器控制器510存取的存储器芯片。当芯片选择信号CS0被激活时，存储器控制器510从主存储器芯片521读取数据或将数据写入主存储器芯片521内。当芯片选择信号CS1被激活时，存储器控制器510自从存储器芯片522读取数据或将数据写入从存储器芯片522内。
在控制器芯片510与存储器封装520之间提供数据通道DQ CHANNEL和控制通道CONTROL CHANNEL以传送和接收数据。传送数据的数据通道DQ CHANNEL仅与主存储器芯片521连接。传送命令和地址的控制通道CONTROL CHANNEL也仅与主存储器芯片521连接。图5示出数据通道DQ CHANNEL具有A个线路且控制通道CONTROLCHANNEL具有B个线路。
主存储器芯片521储存主存储器芯片521的阻抗设定和从存储器芯片522的阻抗设定。当指示主存储器芯片521的终结操作时，即，当终结信号ODT0被激活时，主存储器芯片521的终结电路541使数据通道DQ CHANNEL终结至主存储器芯片521的阻抗设定。此外，当指示从存储器芯片522的终结操作时，即，当终结信号ODT1被激活时，主存储器芯片521的终结电路541针对从存储器芯片522的阻抗设定终结数据通道DQCHANNEL。此外，当同时指示主存储器芯片521的终结操作和从存储器芯片522的终结操作时，即，当终结信号ODT0和ODT1被同时激活时，主存储器芯片521的终结电路541针对通过并联计算主存储器芯片521的阻抗设定与从存储器芯片522的阻抗设定所获得的阻抗值终结数据通道DQ CHANNEL。
根据图5的实施例，仅主存储器芯片521对数据通道DQ CHANNEL执行终结操作。然而，主存储器芯片521可针对主存储器芯片521的阻抗设定终结数据通道DQCHANNEL，可针对从存储器芯片522的阻抗设定终结数据通道DQ CHANNEL，且可针对主存储器芯片521的阻抗设定与从存储器芯片522的阻抗设定值的并联阻抗值终结数据通道DQ CHANNEL。
图6是解释图5的主存储器芯片521的终结操作的图。
参见图6，主存储器芯片521包括储存电路610、阻抗控制电路620以及终结电路541。
储存电路610被配置成储存主存储器芯片521的阻抗设定和从存储器芯片522的阻抗设定。储存电路610包括被配置成储存主存储器芯片521的阻抗设定的第一寄存器611。可通过将在芯片选择信号CS0激活的情况下经由控制通道CONTROL CHNNEL而接收的命令和地址译码，来设定储存在第一寄存器611中的主存储器芯片521的阻抗设定。图6未示出译码器。此外，储存电路610包括被配置成储存从存储器芯片522的阻抗设定的第二寄存器612。可通过将在芯片选择信号CS1激活的情况下经由控制通道CONTROL CHANNEL而接收的命令和地址译码，来设定储存在第二寄存器612中的从存储器芯片522的阻抗设定。
阻抗控制电路620被配置成在终结信号ODT0激活时将储存在第一寄存器611中的主存储器芯片521的阻抗设定CODE1<0:N>传送至终结电路541，且在终结信号ODT1激活时将储存在第二寄存器612中的从存储器芯片522的阻抗设定CODE2<0:N>传送至终结电路541。此外，当终结信号ODT0和ODT1都激活时，将通过并联计算储存在第一寄存器611中的阻抗设定CODE1<0:N>与储存在第二寄存器612中的阻抗设定CODE2<0:N>而获得的阻抗值传送至终结电路541。
终结电路541在终结信号ODT0和ODT1中的一个或更多个被激活而被使能，且终结数据通道DQ CHANNEL。此时，通过由阻抗控制电路620传送的阻抗设定CODE OUT<0:N>来决定终结电路541的阻抗值。图6示出终结电路541仅终结数据通道DQ CHANNEL。然而，终结电路541可终结控制通道CONTROL CHANNEL以及数据通道DQ CHANNEL。
可以与表1相同的方式来执行终结电路541的操作。
图7是根据本发明的另一个实施例的集成电路系统的配置图。
在图7的集成电路系统中，封装720中的主芯片721储存其I/O参数I/O PARA1和从芯片的I/O参数I/O PARA2，且基于条件而施加所述参数至接收/传送电路741。
参见图7，集成电路系统包括控制器芯片710和半导体封装720，半导体封装720具有主芯片721和从芯片722。
控制器芯片710是用来控制封装720中的芯片721和722的控制器。芯片721和722基于控制器芯片710的控制来执行特定操作。例如，控制器芯片710可包括存储器控制器，且芯片721每个都可以包括存储器。
封装720中的芯片721和722分为主芯片721和从芯片722。主芯片721直接与封装720的外部交换信号，但从芯片722不直接与封装720的外部交换信号。从芯片722经由主芯片721与封装720的外部交换信号。从芯片722与主芯片721经由封装720中的内部通道INTERNAL CHANNEL而联系。如图7所示，可在主芯片721之上层叠从芯片722，且可以用TSV形成联系从芯片722与主芯片721的内部通道INTERNALCHANNEL。由芯片选择信号CS0或CS1而在主芯片721和从芯片722之中选择与控制器芯片710交换信号的芯片。当芯片选择信号CS0被激活时，主芯片721与控制器芯片710交换信号。当芯片选择信号CS1被激活时，从芯片722经由主芯片721与控制器芯片710交换信号。
在控制器芯片710与封装720之间提供I/O通道I/O CHANNEL以传送和接收信号。I/O通道I/O CHANNEL仅与封装720中的芯片721和722中的主芯片721连接。主芯片721经由I/O通道I/O CHANNEL来执行与控制器芯片710的通信以及从芯片722与控制器芯片710之间的通信。
主芯片721包括储存电路731以及接收/传送电路741。储存电路731被配置成储存主芯片721的I/O参数I/O PARA1和从芯片722的I/O参数I/O PARA2。当芯片选择信号CS0被激活时，即，当主芯片721与控制器芯片710交换其信号时，储存电路731将主芯片721的I/O参数I/O PARA1传送至接收/传送电路741。此外，当芯片选择信号CS1被激活时，即，当主芯片721与控制器芯片710交换从芯片722的信号时，储存电路731将从芯片722的I/O参数I/O PARA2传送至接收/传送电路741。接收/传送电路741被配置成使用从储存电路731传送来的I/O参数I/O PARA1或I/O PARA2，从控制器芯片710接收信号和将信号传送至控制器芯片710。此处，I/O参数可包括在控制器芯片710与芯片721及722之间的信号传送和接收方面的设定。设定的代表性实例可包括潜伏时间。例如，可在存储器控制器与存储器之间设定读取潜伏时间、写入潜伏时间等等。这些潜伏时间可包括在I/O参数中。
根据图7的实施例，仅主芯片721与控制器芯片710交换信号。然而，当主芯片721与控制器芯片710交换其信号时，接收/传送电路741使用主芯片721的I/O参数I/OPARA1来接收/传送信号，且当主芯片721与控制器芯片710交换从芯片722的信号时，接收/传送电路741使用从芯片722的I/O参数I/O PARA2来接收/传送信号。即，尽管仅主芯片721从控制器芯片710接收信号和将信号传送至控制器芯片710，但两个芯片721和722可使用不同的I/O参数I/O PARA1和I/O PARA2从控制器芯片710接收信号和将信号传送至控制器芯片710。
根据本发明的实施例，即使主芯片和从芯片被设置在封装中时，仍可独立地设定主芯片和从芯片的终结电阻值。经由主芯片与从芯片的组合，可设定各种终结电阻值。
尽管已经参照具体实施例描述了本发明。本领域的技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (16)

1.一种半导体封装，包括：
主芯片，所述主芯片包括被配置成储存所述主芯片的阻抗设定和从芯片的阻抗设定的储存电路以及用于与所述封装的外部匹配阻抗的终结电路；以及
所述从芯片，所述从芯片与所述主芯片连接，
其中，如果所述从芯片的终结操作被激活，则所述主芯片的所述终结电路使用所述从芯片的阻抗设定来执行阻抗匹配操作。
2.如权利要求1所述的半导体封装，其中，如果所述主芯片的终结操作被激活，则所述主芯片的所述终结电路使用所述主芯片的阻抗设定来执行阻抗匹配操作。
3.如权利要求2所述的半导体封装，其中，所述主芯片还包括阻抗控制电路，所述阻抗控制电路被配置成接收所述主芯片的阻抗设定和所述从芯片的阻抗设定并且产生阻抗值，在所述主芯片的终结操作和所述从芯片的终结操作被同时激活的情况下，所述主芯片的终结电路使用由所述阻抗控制电路产生的阻抗值来执行阻抗匹配操作。
4.如权利要求3所述的半导体封装，其中，针对所述主芯片和所述从芯片，所述主芯片与所述封装的外部交换信号。
5.一种半导体封装包括：
主芯片，所述主芯片包括被配置成储存所述主芯片的阻抗设定和多个从芯片的阻抗设定的储存电路以及用于与所述封装的外部匹配阻抗的终结电路；以及
所述多个从芯片，所述多个从芯片与所述主芯片连接，
其中，如果所述多个从芯片中的一个从芯片的终结操作被激活，则所述主芯片的所述终结电路使用所述从芯片的阻抗设定来执行阻抗匹配操作。
6.如权利要求5所述的半导体封装，其中，如果所述主芯片的终结操作被激活，则所述主芯片的终结电路使用所述主芯片的阻抗设定来执行阻抗匹配操作。
7.如权利要求6所述的半导体封装，其中，所述主芯片还包括阻抗控制电路，所述阻抗控制电路被配置成接收所述主芯片的阻抗设定和所述从芯片的阻抗设定并且产生通过计算终结操作被激活的芯片的阻抗值所获得的阻抗值，如果两个或多个芯片的终结操作被同时激活，则所述主芯片的终结电路使用由所述阻抗控制电路产生的阻抗值来执行阻抗匹配操作。
8.如权利要求7所述的封装，其中，由所述阻抗控制电路执行的计算包括并联计算。
9.如权利要求5所述的封装，其中，针对所述主芯片和所述从芯片，所述主芯片与所述封装的外部交换信号。
10.一种半导体封装，包括：
主芯片；
从芯片；以及
通道，所述通道被配置成联系所述主芯片和所述从芯片，
其中所述主芯片包括：储存电路，所述储存电路被配置成储存所述主芯片的I/O参数和所述从芯片的I/O参数；以及接收/传送电路，所述接收/传送电路被配置成从所述封装的外部接收经由所述通道传送的所述主芯片的数据和所述从芯片的数据，将经由所述通道传送的所述主芯片的数据和所述从芯片的数据传输至所述封装的外部，且
当从所述封装的外部接收所述从芯片的数据以及将所述从芯片的数据传输至所述封装的外部时，所述接收/传送电路使用所述从芯片的I/O参数来接收/传送数据。
11.如权利要求10所述的半导体封装，其中，当从所述封装的外部接收所述主芯片的数据以及将所述主芯片的数据传输至所述封装的外部时，所述接收/传送电路使用所述主芯片的I/O参数来接收/传送数据。
12.如权利要求10或11所述的半导体封装，其中，所述主芯片和所述从芯片都包括存储器件，且
所述I/O参数包括CAS潜伏时间。
13.一种存储系统包括：
存储器控制器；
存储器封装，所述存储器封装包括主存储器芯片、从存储器芯片及用于联系所述主存储器芯片与所述从存储器芯片的内部通道；
在所述存储器控制器与所述存储器封装之间的数据通道；以及
在所述存储器控制器与所述存储器封装之间的控制通道，
其中所述主存储器芯片包括：储存电路，所述储存电路被配置成储存所述主存储器芯片的阻抗设定和所述从存储器芯片的阻抗设定；以及终结电路，所述终结电路被配置成针对阻抗匹配操作而终结所述数据通道，以及
如果所述存储器控制器激活所述从存储器芯片的终结操作，则所述主存储器芯片的所述终结电路针对所述从存储器芯片的阻抗匹配操作而终结所述数据通道。
14.如权利要求13所述的存储系统，其中，如果所述存储器控制器激活所述主存储器芯片的终结操作，则所述主存储器芯片的所述终结电路针对所述主存储器芯片的阻抗匹配操作而终结所述数据通道。
15.如权利要求14所述的存储系统，其中，所述主存储器芯片还包括阻抗控制电路，所述阻抗控制电路被配置成接收所述主存储器芯片的阻抗设定和所述从存储器芯片的阻抗设定，并且产生通过并联计算所接收的值而获得的阻抗值；以及
如果所述主存储器芯片和所述从存储器芯片的终结操作被同时激活，则所述主存储器芯片的所述终结电路使用由所述阻抗控制电路产生的所述阻抗值来执行阻抗匹配操作。
16.如权利要求13所述的存储系统，其中，所述数据通道和所述控制通道与所述主存储器芯片连接，且所述主存储器芯片经由所述数据通道和所述控制通道与所述存储器控制器交换信号。
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