DE4305822A1 - Chip-Eingangsschaltung - Google Patents
Chip-EingangsschaltungInfo
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- 239000011159 matrix material Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H04L25/00—Baseband systems
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- H04L25/0264—Arrangements for coupling to transmission lines
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-
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-
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Description
Beim Einsatz von Koppelfeldbausteinen (ASIC′s) für verschiedene Koppelfeldarchitekturen
werden z. B. bei bestimmten Koppelstufen die Eingänge zweier ASIC′s parallel geschaltet. Für
die Eingänge ist hipintern ein 100 Ω Leitungsabschluß vorgesehen. Dieser kann passiv als Poly-
Widerstand oder aktiv mit einem Transistor realisiert werden. In der Parallelschaltung ergibt
sich dann für diese zwei Eingänge zusammen die Leitungsimpedanz von Z0=50 Ω auf der
Baugruppe.
In anderen Koppelstufen werden Koppelfeldbausteine als Einzellast angesteuert. Auf der
Baugruppe ist eine Leitungsimpedanz von 100 Ω, mit der ein einzelner Eingang angesteuert
werden müßte, praktisch nicht realisierbar. Um eine Anpassung an die übliche und leicht
realisierbare Leitungsimpedanz von 50 Ω zu erreichen, kann folgende Schaltung vorgesehen werden:
Chipextern wird auf der Baugruppe ein zusätzlicher 100 Ω Widerstand zum Erzielen des
impedanzrichtigen Leitungsabschlusses hinzugefügt;
für einen Koppelfeldbaustein 8/4 mit 8 symmetrischen Dateneingängen (ergibt 8×12 Leitungen)
bedeutet dies 96 externe Abschlußwiderstände, die möglichst alle sehr nahe am ASIC
angeordnet sein sollten.
Damit verbundene Probleme durch
- - Entflechtung
- - zusätzliche Bestückung
- - zusätzliche Lötstellen mit entsprechenden FIT-Zahlen (Ausfallraten)
lassen sich durch die Erfindung vermeiden. Erfindungsgemäß wird
auf dem Chip pro Eingangsleitung ein umschaltbarer Abschlußwiderstand realisiert der mit
einem Steuersignal umgeschaltet werden kann. Die Steuerleitungen für alle Eingänge auf einem
ASIC können zusammengefaßt und an einem Pin zugänglich gemacht werden.
In weiterer Ausgestaltung der Erfindung integriert man
auf dem Chip z. B. zwei Poly-Widerstände zu je 50 Ω sowie einen Transistor zum
Kurzschließen von einem der beiden Widerstände. Die zusätzliche parasitäre Kapazität des
Schalttransistors liegt nicht am HF-Pfad und spielt bei der 50 Ω-Einstellung keine Rolle. Bei der
100 Ω-Einstellung beträgt der wirksame Widerstandswert für die Zeitkonstante maximal 37 Ω. Im
Prinzip ist auch eine Parallelschaltung zweier 100 Ω Widerstände möglich.
Eine weitere Möglichkeit besteht darin, nur einen 50 Ω
Widerstand und einen Serientransistor zu integrieren.
Mit dem Transistor, der entweder voll durchgeschaltet
wird oder im Triodenbereich 50 Ω darstellt, können die
beiden Abschlüsse 50 Ω und 100 Ω realisiert werden.
Eine dritte Möglichkeit besteht in der Realisierung des
Abschlußwiderstandes ausschließlich mit einen
Transistor im Triodenbereich.
Für die o.g. Applikation ergeben sich mit dem umschaltbaren Abschluß folgende Realisierungen.
In Weiterbildung der Erfindung kann man
aus einer Parallelschaltung (z. B. zu Austausch und Reparatur, Neukonfiguration des
Netzes in der Entwicklungsphase, . . . ) einen Baustein entnehmen und den Zweiten auf
Einzelbetrieb mit 50 Ω schalten.
Im allgemeinen Fall kann man die o.g. zweistufige Eingangsimpedanz-Umschaltung auch
mehrstufig ausführen und so den Baustein an die jeweiligen Anforderungen bzw.
Impedanzverhältnisse des Netzwerkes anpassen. Diese Anpassung ist prinzipiell auch im
laufendem System bei Wartung, Reparatur, Umkonfigurierung usw. über Steuerrechner
machbar. Für die Eingangsstufen sind dann, je nach Anzahl der Impedanzstufen, mehrere
Steuerleitungen notwendig. In der Praxis werden zwei Steuerleitungen für vier
Impedanzzustände ausreichend sein.
Beispiel: 2 | |
Steuerleitungen je Eingang | |
Zustand | |
Impedanz [Ω] | |
00 | |
∞ | |
01 | 150 |
10 | 100 |
11 | 50 |
Bei Busstrukturen mit Punkt zu Multipunkt-Verbindungen mit einem Leitungsabschluß am Ende
der Leitung dürfen die Empfänger (E) die Leitung durch niederohmige Eingänge nicht belasten,
um keine Reflexionen zu erzeugen. In diesem Beispiel könnte man den Eingang am Leitungsende
auf 50 Ω schalten und an die Leitung (Z0) anpassen. Alle anderen Eingänge die örtlich zwischen
Sender (S) und dem Leitungsabschluß liegen werden auf hochohmig geschaltet.
Claims (6)
1. Chip-Eingangsschaltung mit einem besonderen Widerstand
zur Anpassung des Eingangswiderstandes an eine Leitungs
impedanz,
dadurch gekennzeichnet, daß
pro Eingangsleitung ein mit einem Steuersignal umschalt
barer integrierter Eingangsabschlußwiderstand vorgesehen
ist.
2. Chip-Eingangsschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß
die Steuereingänge für alle Eingangsabschlußwiderstände
des Chips an einem Schaltungspunkt zusammengefaßt sind.
3. Chip-Eingangsschaltung nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, daß
der Eingangsabschlußwiderstand die Reihenschaltung zweier
ohmscher Widerstände aufweist, deren einem ein von dem
Steuersignal gesteuerter Transistor parallelgeschaltet
ist.
4. Chip-Eingangsschaltung nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, daß
der Eingangsabschlußwiderstand die Reihenschaltung eines
ohmschen Widerstandes und eines von dem Steuersignal ge
steuerten Transistors aufweist.
5. Chip-Eingangsschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet, daß
der Eingangsabschlußwiderstand durch einen durch das Steu
ersignal gesteuerten Transistor gebildet ist.
6. Chip-Eingangsschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet, daß
der Eingangsabschlußwiderstand zwischen mehr als zwei Wi
derstandswerten umschaltbar ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19934305822 DE4305822A1 (de) | 1993-02-25 | 1993-02-25 | Chip-Eingangsschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19934305822 DE4305822A1 (de) | 1993-02-25 | 1993-02-25 | Chip-Eingangsschaltung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4305822A1 true DE4305822A1 (de) | 1994-09-01 |
Family
ID=6481322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19934305822 Withdrawn DE4305822A1 (de) | 1993-02-25 | 1993-02-25 | Chip-Eingangsschaltung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4305822A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2007081460A1 (en) * | 2005-12-07 | 2007-07-19 | Intel Corporation | Time multiplexed dynamic on-die termination |
-
1993
- 1993-02-25 DE DE19934305822 patent/DE4305822A1/de not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8141 | Disposal/no request for examination |