KR100632289B1

KR100632289B1 - 클록생성회로를 구비한 정보처리장치 및 클록지연회로를구비한 정보처리장치

Info

Publication number: KR100632289B1
Application number: KR1020030081328A
Authority: KR
Inventors: 이시미코이치
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2002-11-18
Filing date: 2003-11-18
Publication date: 2006-10-11
Also published as: US6937082B2; CN1266840C; US20040196086A1; KR20040044152A; DE10351510A1; CN1501583A; TW200409466A; JP4071604B2; JP2004172763A

Abstract

디지털 PLL 회로(10)를 구성하는 체배회로(20) 및 위상동기회로(22)는, 디지털 카운터의 카운트값을 조정함으로써, 각각 체배클록 N-OUT의 발진주파수 및 위상을 조정한다. CPU(12)는, 해당 정보처리장치를 이용하는 사용자에 의해 짜여진 프로그램에 따라, 기준클록(REF. CLK)과 동일 또는 체배의 주파수로 체배회로(20)의 발진회로가 발진하기 위한 카운트값을 체배회로(20)의 디지털 카운터에 설정하고, 출력클록(PHI)의 위상을 기준클록(REF. CLK)의 위상에 동기시키기 위한 카운트값을 위상동기회로(22)의 디지털 카운터에 설정한다.

정보처리장치, 디지털, PLL, 카운터, 체배비, 지연회로, 게이트, 인버터

Description

클록생성회로를 구비한 정보처리장치 및 클록지연회로를 구비한 정보처리장치{INFORMATION PROCESSING APPARATUS WITH CLOCK GENERATING CIRCUIT AND INFORMATION PROCESSING APPARATUS WITH CLOCK DELAYING CIRCUIT}

도 1은 본 발명의 실시예 1에 의한 정보처리장치의 주요부를 개략적으로 설명하는 기능블록도이다.

도 2는 도 1에 나타내는 체배회로를 기능적으로 설명하는 기능블록도이다.

도 3은 도 1에 나타내는 위상동기회로를 기능적으로 설명하는 기능블록도이다.

도 4는 도 2, 도 3에 나타내는 딜레이 라인의 구성을 나타내는 회로도이다.

도 5는 도 4에 나타내는 지연소자의 구성을 나타내는 회로도이다.

도 6은 카운트값이 CPU로부터 설정되지 않은 경우의 체배회로의 동작을 설명하는 동작파형도이다.

도 7은 카운트값이 CPU로부터 설정된 경우의 체배회로의 동작을 설명하는 동작파형도이다.

도 8은 카운트값이 CPU로부터 설정되지 않은 경우의 위상동기회로의 동작을 설명하는 동작파형도이다.

도 9는 카운트값이 CPU로부터 설정된 경우의 위상동기회로의 동작을 설명하는 동작파형도이다.

도 10은 정보처리장치가 저전력모드로 이행할 때의 흐름도이다.

도 11은 정보처리장치가 저전력모드로부터 복귀할 때의 흐름도이다.

도 12는 기준클록의 주파수가 변경되는 경우의 흐름도이다.

도 13은 체배비가 변경되는 경우의 흐름도이다.

도 14는 본 발명의 실시예 2에 의한 정보처리장치의 주요부를 개략적으로 설명하기 위한 기능블록도이다.

도 15는 본 발명의 실시예 3에 의한 정보처리장치의 주요부를 개략적으로 설명하기 위한 기능블록도이다.

도 16은 도 15에 나타내는 정보처리장치의 변형예를 나타내는 도면이다.

도 17은 본 발명의 실시예 4에 의한 정보처리장치의 주요부를 개략적으로 설명하는 기능블록도이다.

도 18은 도 17에 나타내는 체배회로를 기능적으로 설명하는 기능블록도이다.

도 19는 본 발명의 실시예 5에 의한 정보처리장치의 주요부를 개략적으로 설명하는 기능블록도이다.

*도면의 주요부분에 대한 부호의 설명*

1, 1A∼1D, 150 : 정보처리장치

10, 10A, 110 : 디지털 PLL 회로

12, 112, 154 CPU, 13, 156 : 기억부

14, 114, 158 : 주변회로 16, 116 : 선택회로

18, 164 : 내부버스 20, 20A, 120 : 체배회로

22, 122 : 위상동기회로 24, 24A, 162 : 검출회로

30, 42, 166 : 딜레이 라인

32, 44, 168 : 디지털 카운터 34, 46, 170 : 위상비교기

36, 56 : OR 게이트 38, 52, 54 : AND 게이트

40 : 컨트롤러 58 : Iv1∼Iv3 인버터

60 : 펄스카운터 152 : DLL 회로

160 : 버퍼 180 : 외부회로

DE : 지연소자 ND : 노드

P1∼P4 : P채널 MOS트랜지스터

N1∼N4 : N채널 MOS 트랜지스터.

본 발명은, 클록생성회로를 구비한 정보처리장치 및 클록지연회로를 구비한 정보처리장치에 관한 것으로, 특히, 디지털 카운터를 제어함으로써 발진주파수 및 출력클록의 위상을 제어하는 클록생성회로를 구비한 정보처리장치 및 디지털 카운터를 제어함으로써 출력클록의 위상을 제어하는 클록지연회로를 구비한 정보처리장 치에 관한 것이다.

최근의 정보처리장치의 고속화에 따른, 기준클록에 동기한, 기준클록과 동일 또는 체배의 주파수를 갖는 클록을 생성하는 PLL(Phase Locked Loop) 회로는, 고속의 동기처리를 행하는 정보처리장치에서의 클록생성회로로서 필수적인 회로로 되어있다.

종래, PLL 회로는, 전압제어 발진회로(VCO : Voltage Controlled Oscillation circuit)의 제어전압을 유지하는 커패시터의 전압을 제어함으로써 발진주파수를 제어하는 아날로그형 PLL 회로가 널리 사용되고 있었다. 그렇지만, 아날로그형 PLL 회로는, 최근의 정보처리장치에 요구되는 저전압 하에서의 제어가 곤란하고, 기타 노이즈에 약하여, 동작이 안정화되기까지의 대기시간(동작이 안정화된 상태는 「록상태」라고도 칭하고, 록상태가 되기까지 대기시간은 「록시간」이라고도 칭한다. )이 매우 길다라고 했던 결점을 가지고 있었다.

그래서, 아날로그형 PLL 회로의 결점을 해소하는 것으로서, 인버터를 복수개직렬로 접속한 지연회로(이하, 「딜레이 라인」이라고도 칭한다. )에 의한 지연량을 디지털 카운터를 사용하여 제어하고, 발진주파수 및 출력클록의 위상을 제어하는 디지털형 PLL 회로가, 본원 발명자 등에 의해 제안되어 있다(이시미쿄이치 외 2명, 「저전압화로 향한 디지털 PLL의 개발 신학기보, 사단법인 전자정보통신학회, 1997년 6월 ED97-45, SDM97-23, ICD97-35, p29-36」) .

이 디지털형 PLL 회로에서는, 록 동작전의 디지털 카운터의 카운트값은 0(딜레이 라인에 의한 지연시간이 최소)이고, 기준클록의 2주기마다 1씩 카운트값이 가 산된다. 카운트값에 비례하여 딜레이 라인의 지연시간은 커지고, 그것에 따라 출력클록의 펄스폭이 커진다. 그리고, 출력클록이 기준클록에 대하여 소정의 체배비가 되었을 때, PLL 회로는 록상태가 되어, 카운트값의 가산이 정지한다.

이 때문에, 록시간에 관해서는, 아날로그형 PLL 회로와 비교하면 개선되어 있지만, 그래도 많은 대기시간이 발생한다. 예를 들면, 디지털 카운터가 10비트로 구성되어 있는 경우, 최대로 2×2¹⁰=2048 사이클이 필요하게 된다. 그리고, PLL 회로의 동작 중에 주파수가 변경되는 경우 혹은 저전력모드에서 PLL 회로가 정지되고, 그 후 저전력모드가 해제되어 PLL 회로가 재기동되는 경우 등에는, 다시 록동작을 할 필요가 있어, 그만큼 록시간만큼의 대기시간이 발생한다.

그래서, 디지털 PLL 회로의 내부에 연산기를 구비하고, 이 연산기에 의해 록동작시에서의 카운트값을 산출하여, 디지털 카운터에 설정함으로써 록시간을 단축할 수 있는 클록생성회로가 일본특허공개 2000-244309호 공보에 개시되어 있다.

한편, 디지털형 PLL 회로에서, 시스템의 평가시에 어떠한 동작불량이 발생한 경우, 그 원인이 PLL 회로에 의한 것인지 아닌지를 규명하기 위해, 디지털 카운터의 상태값 즉 위상조정값을 외부의 진단프로세서에서 모니터할 수 있는 정보처리장치가 일본특허공개평 11-340823호 공보에 개시되어 있다.

또한, 디지털형 PLL 회로와 유사한 구성을 갖는 회로로서, DLL(Delay Locked Loop) 회로가 일반적으로 알려져 있다. DLL 회로는, LSI가 시스템에 탑재되는 경우, LSI가 탑재되는 시스템의 시스템 클록과 LSI의 내부회로에 공급되는 클록과의 위상을 합치는 회로로서, LSI 내부에 구비된다. 이 DLL 회로에 대해서도, 전술한 디지털형 PLL 회로와 같이, 인버터를 복수개 직렬로 접속한 딜레이 라인이 설정되어, 딜레이 라인에 의한 지연량을 디지털 카운터를 사용하여 제어함으로써, 클록의 위상조정이 행해진다.

PLL 회로에서 록시간이 길면, 동작주파수가 빈번하게 변경되거나, 빈번하게 저전력모드로 이행하는 등, PLL 회로의 동작상태가 빈번하게 변경되는 경우에는, 정보처리장치로서의 성능저하를 초래하고, 또한, 록상태가 되기까지의 처리에서도 전력이 소비되기 때문에, 저소비 전력화가 저해된다.

전술한 일본특허공개 2000-244309호 공보에 기재된 클록생성회로(PLL 회로)는, 전술한 문제를 해결하는 것이지만, 한편, PLL 회로의 동작상태의 변경은, 기준클록주파수의 변경, 체배비의 변경, 전력모드의 변경, 전원전압의 변경에 사용되는 온도환경의 변경 등, 그 PLL 회로가 탑재되는 정보처리장치의 동작사양 및 동작환경에 의해 여러가지 변경이 생각되고, 이러한 여러가지 동작상태의 변경에 대하여, 정보처리장치를 이용하는 사용자가 적절하고 또한 유연하게 PLL 회로의 설정을 행할 수 있는 것은 중요하다.

또한, 딜레이 라인에 의한 지연량의 제어범위는 유한하다고 한 바, 필요한 지연량이 제어범위를 넘으면, PLL 회로는 오동작한다. 정상상태에서는, 지연량이 제어범위를 넘을 가능성은 낮지만, 급격한 온도변화나 전압변화 등이 발생한 경우에는, 지연량이 제어범위를 넘을 가능성이 있다. 그래서, 이러한 오동작이 발생하 였을 때는, 그 오동작을 검출하고, 또한 검출한 후에 그 오동작에 대하여 적절한 처치를 행하는 것이 중요하다.

이때, 전술한 상황은, 딜레이 라인을 구비하는 디지털형의 DLL 회로에서도 마찬가지이다.

그래서, 본 발명은, 이러한 과제를 해결하기 위해서 이루어진 것으로, 그 목적은, 클록생성회로의 동작을 빠른 시기에 안정화하기 위한 설정을 사용자가 적절하고 또한 유연하게 행할 수 있는 정보처리장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은, 클록지연회로의 외부로부터 클록지연회로의 동작을 빠른 시기에 안정화하기 위한 설정을 사용자가 적절하고 또한 유연하게 행할 수 있는 정보처리장치를 제공하는 것이다.

본 발명에 의하면, 정보처리장치는, 발진한 클록신호의 발진주기를 변화시켜, 기준클록신호와 동일 또는 체배의 주파수를 갖는 내부클록신호를 생성하는 클록생성회로와, 외부로부터의 지시에 근거하여 제1 초기값을 클록생성회로에 설정하는 제어회로를 구비하고, 클록생성회로는, 제어회로로부터 제1 초기값을 수신하고, 제1 초기값을 초기 카운트값으로서 클록신호의 발진주기를 규정하는 제1 카운트값을 조정하여 출력하는 제1 카운터와, 제1 카운터로부터 제1 카운트값을 수신하고, 제1 카운트값에 근거하여 클록신호를 발진하는 발진회로로 이루어진다.

또한, 본 발명에 의하면, 정보처리장치는, 제1 클록신호를 지연하여 제1 클 록신호를 제2 클록신호와 동기시키는 클록지연회로와, 외부로부터의 지시에 근거하여 클록지연회로에 초기값을 설정하는 제어회로를 구비하고, 클록지연회로는, 제1 클록신호의 위상을 제2 클록신호의 위상과 비교하는 위상비교기와, 위상비교기 및 제어회로로부터 각각 위상비교결과 및 초기값을 수신하고, 초기값을 초기 카운트값으로서, 제1 클록신호의 지연량을 규정하는 카운트값을 위상비교결과에 근거하여 조정하고 출력하는 카운터와, 카운터로부터 카운트값을 수신하고, 카운트값에 근거하여 제1 클록신호를 지연하는 가변지연회로를 포함한다.

따라서, 본 발명에 의한 정보처리장치에 의하면, 클록생성회로 또는 클록지연회로에 대하여 클록생성회로 또는 클록지연회로의 동작을 조기에 안정화시키는 설정을 사용자가 할 수 있도록 했으므로, 클록생성회로 또는 클록지연회로의 동작상태의 변경에 따라 적절하고 또한 유연한 설정을 행할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.

[발명의 실시예]

이하, 본 발명의 실시예에 대하여, 도면을 참조하면서 상세히 설명한다. 이때, 도면에서 동일 또는 해당 부분에는 동일부호를 부착하고 그 설명은 반복하지 않는다.

(실시예 1)

도 1은, 본 발명의 실시예 1에 의한 정보처리장치의 주요부를 개략적으로 설 명하는 기능블록도이다.

도 1을 참조하여, 정보처리장치(1)는, 디지털 PLL 회로(10)와, CPU(Central Processing Unit)(12)와, 기억부(13)와, 주변회로(14)와, 선택회로(16)와, 내부버스(18)를 구비한다. 디지털 PLL 회로(10)는, 체배회로(20)와, 위상동기회로(22)를 포함한다.

체배회로(20)는, 기준클록 REF.CLK를 수신하고, 기준클록 REF.CLK의 4배의 주파수로 이루어지는 체배클록 N-OUT을 발생한다. 위상동기회로(22)는, 체배클록 N-OUT, 기준클록 REF.CLK 및 주변회로(14) 및 CPU(12)에 공급되는 출력클록 PHI를 수신하고, 출력클록 PHI가 기준클록 REF.CLK와 동기하도록, 체배클록 N-OUT의 위상을 조정하여 PLL 클록 PLL-OUT을 출력한다.

선택회로(16)는, CPU(12)로부터 클록선택신호 SEL을 수신하고, 클록선택신호 SEL이 H(논리 하이)레벨일 때, 디지털 PLL 회로(10)에 의해 생성된 PLL 클록 PLL-OUT을 출력클록 PHI로서 주변회로(14) 및 CPU(12)로 출력한다. 또한, 선택회로(16)는, 클록선택신호 SEL이 L(논리 로우)레벨일 때, 기준클록 REF.CLK를 출력클록 PHI로서 주변회로(14) 및 CPU(12)로 출력한다.

주변회로(14)는, 도 1에 표시되는 디지털 PLL 회로(10), 선택회로(16), CPU(12) 및 기억부(13)를 제외하는, 이 정보처리장치(1)에서의 그 밖의 회로를 총괄적으로 나타낸 것이다.

기억부(13)는, 불휘발성의 읽고 쓰기가 가능한 기억소자로 구성되고, 예를 들면, 플래시 메모리로 구성된다. 기억부(13)는, CPU(12)가 체배회로(20) 및 위상 동기회로(22)로부터 판독한 카운트값을 기억한다. 또한, 기억부(13)는, CPU(12)가 산출하는 카운트값의 연산식도 기억한다.

CPU(12)는, 내부버스(18)를 통해 체배회로(20), 위상동기회로(22), 기억부(13) 및 주변회로(14)와 데이터의 교환을 행한다. CPU(12)는, 소정의 타이밍으로 체배회로(20) 및 위상동기회로(22)로부터 내부버스(18)를 통해 카운트값을 판독하고, 판독한 카운트값을 필요에 따라 내부버스(18)를 통해 기억부(13)에 기록한다. 그리고, CPU(12)는, 디지털 PLL 회로(10)의 록동작시, 기억부(13)로부터 내부버스(18)를 통해 판독한 카운트값 또는 기억부(13)로부터 내부버스(18)를 통해 판독한 소정의 연산식에 따라 산출된 카운트값을, 내부버스(18)를 통해 체배회로(20) 및 위상동기회로(22)에 설정한다. 이때, CPU의 동작타이밍 및 소정의 연산식에 대해서는, 후에 개별 구체적인 동작설명할 때에 설명한다.

또한, CPU(12)은, 시스템 기동시, 클록선택신호 SEL을 선택회로(16)로 L 레벨로 출력하고, 디지털 PLL 회로(10)의 동작이 안정되었을 때, 즉 록상태로 되었을 때, 클록선택신호 SEL을 H 레벨로 한다.

내부버스(18)는, CPU(12), 기억부(13), 주변회로(14), 체배회로(20) 및 위상동기회로(22)에 접속되고, 각 회로 사이에서 주고 받는 데이터를 전송한다.

도 2는, 도 1에 나타낸 체배회로(20)를 기능적으로 설명하는 기능블록도이다.

도 2를 참조하여, 체배회로(20)는, 딜레이 라인(30)과, 디지털 카운터(32)와, 위상비교기(34)와, OR 게이트(36)와, AND 게이트(38)와, 인버터(Iv1)와, 컨트 롤러(40)를 포함한다.

딜레이 라인(30)은, 인버터 Iv1로부터의 출력신호를 수신하고, 디지털 카운터(32)로부터 수신하는 지연신호 /WL에 의해 규정되는 지연시간만큼 지연하여 지연클록 DL-OUT을 출력한다. OR 게이트(36)는, 지연클록 DL-OUT 및 컨트롤러(40)로부터 출력되는 신호 DL-SET의 논리합을 연산한다. AND 게이트는, OR 게이트(36)로부터의 출력신호 및 컨트롤러(40)로부터 출력되는 신호 DL-ACT의 논리곱을 연산하여, 그 연산결과를 체배클록 N-OUT으로서 출력한다. 인버터 Iv1은, 체배클록 N-OUT을 반전한 신호를 딜레이 라인(30)으로 출력한다.

딜레이 라인(30), OR 게이트(36), AND 게이트(38) 및 인버터(Iv1)는, 링오실레이터를 구성한다. 즉, 딜레이 라인(30), OR 게이트(36), AND 게이트(38) 및 인버터(Iv1)로 구성되는 루프를 일순하는 동안에 그 논리레벨이 반전하도록 부의 피드백 루프가 구성되고, 이것에 의해, 링오실레이터는, 딜레이 라인(30)에 의한 지연시간의 2배의 주기로 발진한다.

디지털 카운터(32)는, 위상비교기(34)의 비교결과에 따라 카운트값을 증감하고, 딜레이 라인(30)의 지연시간을 규정하는 지연신호 /WL을 딜레이 라인(30)으로 출력한다. 또한, 디지털 카운터(32)는, 내부버스(18)와 접속되고, 도시되지 않은 CPU(12)로부터의 지시에 따라 카운트값을 내부버스(18)로 출력하며, 또한, CPU(12)로부터 내부버스(18)를 통해 수신한 카운트값을 내부에 세트한다.

위상비교기(34)는, 지연클록 DL-OUT의 위상을 기준클록 REF.CLK의 위상과 비교하여, 위상이 진행되고 있으면, 카운트값의 가산지령을 디지털 카운터(32)로 출 력하고, 한편, 위상이 느려지고 있으면, 카운트값의 감산지령을 디지털 카운터(32)로 출력한다.

컨트롤러(40)는, 기준클록 REF.CLK가 상승되면 신호 DL-ACT, DL-SET를 어느 쪽이나 H 레벨로 한다. 그리고, 컨트롤러(40)는, 기준클록 REF.CLK가 하강함에 따라 신호 DL-SET를 L 레벨로 하고, 지연클록 DL-OUT의 4펄스 번째(체배비가 4일 때)의 하강에 따라 신호 DL-ACT를 L 레벨로 한다. 즉, 기준클록 REF.CLK의 상승에 동기하여 신호 DL-SET가 H 레벨로 되므로, 링오실레이터는, 그 타이밍으로 초기화된다. 그리고, 신호 DL-ACT가 하강하면, 링오실레이터의 발진이 멈춘다.

도 3은, 도 1에 나타낸 위상동기회로(22)를 기능적으로 설명하는 기능블록도이다.

도 3을 참조하여, 위상동기회로(22)는, 딜레이 라인(42)과, 디지털 카운터(44)와, 위상비교기(46)를 포함한다. 딜레이 라인(42)은, 체배회로(20)로부터 체배클록 N-OUT을 수신하고, 디지털 카운터(32)로부터 수신하는 지연신호 /WL에 의해 규정되는 지연시간만큼 체배클록 N-OUT을 지연하여 PLL 클록 PLL-OUT을 출력한다.

디지털 카운터(44)는, 위상비교기(46)의 비교결과에 따라 카운트값을 증감하고, 딜레이 라인(42)의 지연시간을 규정하는 지연신호 /WL을 딜레이 라인(42)으로 출력한다. 또한, 디지털 카운터(44)는, 내부버스(18)와 접속되고, 도시되지 않은 CPU(12)로부터의 지시에 따라 카운트값을 내부버스(18)로 출력하며, 또한, CPU(12)로부터 내부버스(18)를 통해 수신한 카운트값을 내부에 세트한다.

위상비교기(46)는, 출력클록 PHI의 위상을 기준클록 REF.CLK의 위상과 비교하여, 위상이 진행되고 있으면, 카운트값의 가산지령을 디지털 카운터(44)로 출력하고, 한편, 위상이 느려지고 있으면, 카운트값의 감산지령을 디지털 카운터(44)로 출력한다.

도 4는, 도 2, 도 3에 나타낸 딜레이 라인 30, 42의 구성을 나타내는 회로도이다.

도 4를 참조하여, 딜레이 라인 30(42)은, 직렬접속된 n단(n은 2 이상의 자연수)의 지연소자 DE(0)∼DE(n)으로 이루어진다. 각 지연소자 DE(i)는, 도시되지 않은 디지털 카운터 32(44)로부터 수신하는 지연신호 /WL(i)가 L 레벨일 때, 체배클록 N-OUT의 반전클록 /N-OUT를 다음단의 지연소자 DE(i-1)로 출력하고, 지연신호 /WL(i)가 H 레벨일 때, 전단의 지연소자 DE(i+1)로부터 수신하는 신호를 다음단의 지연소자 DE(i-1)로 출력한다. 이때, 제1단번째의 지연소자 DE(n)에서는, 상시 L 레벨의 신호가 전단의 지연소자로부터 수신하는 신호에 대응한다.

디지털 카운터 32(44)는, 카운트값에 근거하여 지연신호 /WL(0)∼/WL(n) 중 어느 하나를 L 레벨로 하여 출력한다. 그렇다면, L 레벨의 지연신호 /WL(i)를 수신하는 지연소자 DE(i)에서만 반전클록 /N-OUT이 다음단의 지연소자 DE(i-1)로 출력되고, 이후의 지연소자에 전달된다. 즉, L 레벨의 지연신호 /WL(i)를 수신하는 지연소자 DE(i)로부터 딜레이 라인 30(42)에 반전클록 /N-OUT이 도입되므로, 지연신호 /WL(0)∼/WL(n)에 의해 반전클록 /N-OUT의 도입위치를 변경함으로써, 딜레이 라인 30(42)의 지연량이 조정된다.

도 5는, 도 4에 나타낸 지연소자 DE의 구성을 나타내는 회로도이다.

도 5를 참조하여, 지연소자 DE는, P채널 MOS 트랜지스터 P1∼P4와, N채널 MOS 트랜지스터 N1∼N4와, 인버터 Iv2, Iv3과, 전원노드 Vdd와, 접지노드 GND와, 노드 ND로 이루어진다.

P채널 MOS 트랜지스터 P1은, 전원노드 Vdd와 P채널 MOS 트랜지스터 P2와의 사이에 접속되고, 인버터 Iv2로부터의 출력신호를 게이트에 수신한다. P채널 MOS 트랜지스터 P2는, P채널 MOS 트랜지스터 P1과 노드 ND와의 사이에 접속되며, 전단의 지연소자 DE로부터의 출력신호를 게이트에 수신한다. N채널 MOS 트랜지스터 N1은, 노드 ND와 N채널 MOS 트랜지스터 N2와의 사이에 접속되고, 체배클록 N-OUT의 반전클록 /N-OUT을 게이트에 수신한다. N채널 MOS 트랜지스터 N2는, N채널 MOS 트랜지스터 N1과 접지노드 GND와의 사이에 접속되고, 인버터 Iv2로부터의 출력신호를 게이트에 수신한다. 인버터 Iv2는, 지연신호 /WL을 반전한 신호를 출력한다.

P채널 MOS 트랜지스터 P3은, 전원노드 Vdd와 P채널 MOS 트랜지스터 P4와의 사이에 접속되고, 지연신호 /WL을 게이트에 수신한다. P채널 MOS 트랜지스터 P4는, P채널 MOS 트랜지스터 P3과 노드 ND와의 사이에 접속되며, 반전클록 /N-OUT을 게이트에 수신한다. N채널 MOS 트랜지스터 N3은, 노드 ND와 N채널 MOS 트랜지스터 N4와의 사이에 접속되고, 전단의 지연소자 DE로부터의 출력신호를 게이트에 수신한다. N채널 MOS 트랜지스터 N4는, N채널 MOS 트랜지스터 N3과 접지노드 GND와의 사이에 접속되며, 지연신호 /WL을 게이트에 수신한다. 인버터 Iv3은, 노드 ND 상의 신호를 반전한 신호를 출력한다.

지연소자 DE는, 지연신호 /WL이 L 레벨일 때, 반전클록 /N-OUT를 2단의 인버터로 지연하여 출력한다. 한편, 지연소자 DE는, 지연신호 /WL이 H 레벨일 때, 전단의 지연소자로부터의 출력신호를 2단의 인버터로 지연하여 출력한다.

도 6, 7은, 체배회로(20)의 동작을 설명하는 동작파형도이다. 도 6, 7은, 시스템 기동 직후로부터의 동작파형이 표시되어 있고, 도 6은, 비교를 위해, 카운트값이 CPU(12)로부터 설정되지 않은 경우의 동작파형도를 나타내며, 도 7은, 카운트값이 CPU(12)로부터 설정된 경우의 동작파형도를 나타낸다.

우선, 도 6을 참조하여, 시간 T1 전에서는, 체배회로(20)는 초기 상태로 있고, 디지털 카운터(32)의 카운트값은 0이다. 시간 T1에 있어서, 기준클록 REF.CLK가 상승되면 링오실레이터가 발진하고, 지연클록 DL-OUT 및 체배클록 N-OUT이 출력된다. 여기서, 카운트값 0이므로, 딜레이라인의 지연시간은 최소이고, 발진주기는 최소이다.

위상비교기(34)는, 지연클록 DL-OUT의 4펄스번째가 하강 타이밍을 시간, T2에서의 기준클록 REF.CLK의 상승 타이밍과의 위상을 비교하고, 지연클록 DL-OUT의 위상이 진행되고 있으므로, 디지털 카운터(32)로 카운트값의 가산지령을 출력한다.

시간 T2에서, 기준클록 REF.CLK가 상승되면, 다시 링오실레이터가 발진하고, 전회보다도 주기가 긴 지연클록 DL-OUT 및 체배클록 N-OUT이 출력된다. 그렇지만, 지연클록 DL-OUT의 위상이 아직 진행되고 있으므로, 위상비교기(34)는, 디지털 카운터(32)로 카운트값의 가산지령을 더 출력한다.

시간 T3에서, 기준클록 REF.CLK가 일어서면, 다시 링오실레이터가 발진하고, 전회보다도 더욱 주기가 긴 지연클록 DL-OUT 및 체배클록 N-OUT이 출력된다.

그리고, 시간 T4에서, 지연클록 DL-OUT의 4펄스번째가 하강이 기준클록 REF.CLK의 상승과 일치하면, 체배회로(20)는 록상태가 되고, 디지털 카운터(32)는, 카운트값의 가산을 정지한다. 이때, 체배클록 N-OUT의 주파수는, 기준클록 REF.CLK의 주파수의 꼭 4배가 된다.

한편, 도 7을 참조하여, 시스템 기동 직후의 시간 T1에서, 예를 들면 시스템정지 직전의 카운트값이 CPU(12)로부터 설정되면, 체배클록 N-OUT은, 시간 T1로부터 거의 소망한대로 주파수로 출력된다.

그리고, 시간 T2에서, 지연클록 DL-OUT의 4펄스번째의 하강이 기준클록 REF.CLK의 상승과 일치하고, 체배회로(20)는, 빠른 시기에 록상태가 된다.

도 8, 9는, 위상동기회로(22)의 동작을 설명하는 동작파형도이다. 도 8, 9도, 시스템 기동 직후로부터의 동작파형이 표시되어 있고, 도 8은, 비교를 위해, 카운트값이 CPU(12)로부터 설정되지 않은 경우의 동작파형도를 나타내고, 도 9는, 카운트값이 CPU(12)로부터 설정된 경우의 동작파형도를 나타낸다.

우선, 도 8을 참조하여, 화살표로 이어지는 각 클록의 펄스가 체배회로(20)에서 발생한 동일한 펄스에 대응하고 있다. 또한, 체배클록 N-OUT에 대해서는, 소정의 주파수로 출력되기 시작하는 시간 T1 이후로부터의 신호파형이 표시되어 있고, PLL 클록 PLL-OUT 및 출력클록 PHI에 대해서는, 도시되는 체배클록 N-OUT에 대응하는 신호파형이 표시되어 있다.

시간 T2에서, 위상비교기(46)는, 출력클록 PHI의 위상을 기준클록 REF.CLK의 위상과 비교하여, 출력클록 PHI의 위상이 진행되고 있으므로, 카운트값의 가산지령을 디지털 카운터(44)로 출력한다. 시간 T3에서도, 출력클록 PHI의 위상이 기준클록 REF.CLK의 위상보다도 진행되고 있으므로, 위상비교기(46)는, 카운트값의 가산지령을 디지털 카운터(44)로 또 출력한다.

그리고, 시간 T4에서, 출력클록 PHI의 위상이 기준클록 REF.CLK의 위상과 일치하면, 위상동기회로(22)는 록상태가 되고, 디지털 카운터(44)는, 카운트값의 가산을 정지한다.

한편, 도 9를 참조하여, 시간 T1에서의 위상동기회로(22)의 상태는, 도 8에서의 시간 T1의 상태에 대응하고 있고, 시간 T1에서, 시스템 정지 직전의 카운트값이 CPU(12)로부터 설정되면, PLL 클록 PLL-OUT은, 출력 당초부터 거의 소망한대로의 위상 지연으로 출력된다. 그리고, 시간 T2에서, 출력클록 PHI의 위상이 기준클록 REF.CLK의 위상과 일치하고, 위상동기회로(22)는, 빠른 시기에 록상태가 된다.

디지털 PLL 회로(10)가 탑재되는 정보처리장치(1)의 동작사양이 고정되어 있고, 미리 록상태에서의 디지털 카운터의 카운트값이 어느 정도 알고 있는 경우에는, 그 카운트값을 기억부(13)에 기억해 놓아, 시스템 기동 후에나 리세트 후 등에 CPU(12)가 기억부(13)로부터 그 카운트값을 판독하여, 내부버스(18)를 통해 체배회로(20) 및 위상동기회로(22)에 카운트값을 설정하도록 해도 된다.

이것에 의해, 시스템 기동시나 리세트시의 록시간을 짧게 할 수 있어, 특히, 빈번하게 리세트가 행해지는 시스템에서는, 처리성능을 향상하고, 록 동작시에 소비되고 있던 전력도 삭감할 수 있다.

도 10, 11은, 정보처리장치(1)가 저전력모드로 이행하고, 디지털 PLL 회로(10)가 정지되는 경우의 흐름도이다. 도 10은, 정보처리장치(1)가 저전력모드로 이행할 때의 흐름도이고, 도 11은, 정보처리장치(1)가 저전력모드로부터 복귀될 때의 흐름도이다.

도 10을 참조하여, 정보처리장치(1)에서 저전력모드가 지시되면(스텝 S1), CPU(12)는, 체배회로(20) 및 위상동기회로(22) 각각의 디지털 카운터 32, 44로부터 내부버스(18)를 통해 카운트값을 판독한다(스텝 S2). 그리고, CPU(12)는, 판독된 카운트값을 내부버스(18)를 통해 기억부(13)에 기록한다(스텝 S3).

이어서, CPU(12)는, 선택회로(16)로 출력하는 클록선택신호 SEL을 L 레벨로 출력하고, 그것에 따라, 선택회로(16)는, 기준클록 REF.CLK를 출력클록 PHI로서 출력한다(스텝 S4). 그리고, CPU(12)는, 디지털 PLL 회로(10)에 대하여 동작의 정지지령을 출력한다(스텝 S5).

도 11을 참조하여, 저전력모드의 해제가 지시되면(스텝 S11), CPU(12)는, 저전력모드 이행시에 기억부(13)에 기억한 카운트값을 기억부(13)로부터 내부버스(18)를 통해 판독한다(스텝 S12). 그리고, CPU(12)는, 판독한 카운트값을 내부버스(18)를 통해 체배회로(20) 및 위상동기회로(22) 각각의 디지털 카운터 32, 44에 기록한다(스텝 S13).

이어서, CPU(12)는, 디지털 PLL 회로(10)에 대하여 동작의 개시지령을 출력한다(스텝 S14). 그리고, CPU(12)는, 선택회로(16)로 출력하는 클록선택신호 SEL을 H 레벨로 하고, 선택회로(16)는, PLL 클록 PLL-OUT을 출력클록 PHI로서 출력한다( 스텝 S15).

이와 같이, 저전력모드로 디지털 PLL 회로(10)가 일단 정지하고, 재차 동작할 때에 있어서도, 록시간이 짧아짐에 따라 저전력모드로부터의 복귀동작이 빠르게 되어, 복귀동작에 요하는 전력도 삭감할 수 있다.

도 12는, 기준클록 REF.CLK의 주파수가 변경되는 경우의 흐름도이다.

도 12를 참조하여, 기준클록 REF.CLK의 주파수가 변경되기 전에, CPU(12)는, 체배회로(20)의 디지털 카운터(32)로부터 내부버스(18)를 통해 카운트값을 판독한다(스텝 S21). 그리고, CPU(12)는, 선택회로(16)로 출력하는 클록선택신호 SEL을 L 레벨로 출력하고, 그것에 따라, 선택회로(16)는, 기준클록 REF.CLK를 출력클록 PHI로서 출력한다(스텝 S22).

CPU(12)는, 기준클록 REF.CLK의 주파수를 변경하면(스텝 S23), 주파수변경 후의 카운트값을 산출하기 위한 연산식을 기억부(13)로부터 내부버스(18)를 통해 판독하고, 그 연산식을 사용하여 주파수 변경 후의 카운트값을 산출한다(스텝 24). 이 연산식은, 하기 (1)식으로 표시된다.

x1=t×i/Δd-t/Δd+i×a···(1)

여기서, 「x1」은 주파수 변경 후의 카운트값, 「t」는 카운트값이 0일 때의 체배클록 N-OUT의 반주기, 「i」는 주파수 변경 후의 주기와 주파수 변경 전의 주기와의 비, 「Δd」는 카운트값이 1 증가했을 때의 디지털 카운터의 딜레이 라인에서의 지연시간의 증가분, 「a」는 디지털 카운터(32)로부터 판독한 주파수 변경 전의 카운트값을 나타낸다.

이 식 (1)은, 다음과 같이 하여 도출된다. 주파수 변경 전 및 주파수 변경 후의 체배클록 N-OUT의 주기 Ta, Tb는, 각각 하기 (2), (3)식으로 표시된다.

Ta=2(t+aΔd)···(2)

Tb=2(t+x1Δd)···(3)

여기서, i=Tb/Ta이므로, (1)식이 도출된다.

이 (1)식은, 정보처리장치(1)를 이용하는 사용자가 프로그램할 수 있다. 따라서, 사용자는, 실제의 사용상태에서 정수나 식 자체를 조정할 수 있어, 유연하고 또한 고정밀도한 카운트값의 설정이 실현된다.

CPU(12)는, 스텝 S24에서 카운트값을 산출하면, 내부버스(18)를 통해 체배회로(20)의 디지털 카운터(32)에 산출한 카운트값을 기록한다(스텝 S25). 그리고, CPU(12)는, 선택회로(16)로 출력하는 클록선택신호 SEL을 H 레벨로 하고, 그것에 따라, 선택회로(16)는, PLL 클록 PLL-OUT을 출력클록 PHI로서 출력한다(스텝 S26).

이때, 전술한 바와 같은 엄밀한 연산을 하지 않아도, 예를 들면, 주파수가 1/2로 변경되는 경우에는, CPU(12)는, 변경 전의 카운트값을 2배하여 체배회로(20)의 디지털 카운터(32)에 설정하도록 해도 된다.

이와 같이, 기준클록 REF.CLK의 주파수가 변경되는 경우에서도, 록시간이 짧아짐에 따라 기준클록 REF.CLK의 변경이 단시간에서 완료하고, 주파수 변경동작에 요하는 전력도 삭감된다.

도 13은, 체배비가 변경되는 경우의 흐름도이다.

도 13을 참조하여, 체배비가 변경되기 전에, CPU(12)는, 체배회로(20)의 디 지털 카운터(32)로부터의 내부버스(18)를 통해 카운트값을 판독한다(스텝 S31). 그리고, CPU(12)는, 선택회로(16)로 출력하는 클록선택신호 SEL을 L 레벨로 출력하고, 그것에 따라, 선택회로(16)는, 기준클록 REF.CLK를 출력클록 PHI로서 출력한다(스텝 S32).

CPU(12)는, 체배비를 변경하면(스텝 S33), 체배비 변경 후의 카운트값을 산출하기 위한 연산식을 기억부(13)로부터 내부버스(18)를 통해 판독하고, 그 연산식을 사용하여 체배비 변경 후의 카운트값을 산출한다(스텝 S34).

이 연산식은, 하기 (4)식으로 표시된다.

x2=t/(jΔd)-t/Δd+a/j···(4)

여기서, 「x2」는 체배비 변경 후의 카운트값, 「j」는 주파수 변경 후의 체배비와 주파수 변경 전의 체배비와의 비, 「a」는 디지털 카운터(32)로부터 판독한 체배비 변경 전의 카운트값을 나타낸다.

이 식 (4)는, 다음과 같이 하여 도출된다. 체배비 변경 전 및 체배비 변경 후의 체배클록 N-OUT의 주기 Tc, Td는, 각각 하기 (5), (6)식으로 표시된다.

Tc=2(t+aΔd)···(5)

Td=2(t+x2Δd)···(6)

여기서, 변경 전의 체배비를 n, 변경 후의 체배비를 N으로 하면, j= N/n, Tc×n=Td×N(=기준클록 REF.CLK의 주기)의 관계가 있으므로, (4)식이 도출된다.

이 (4)식도, (1)식과 마찬가지로, 정보처리장치(1)를 이용하는 사용자가 프로그램할 수 있다.

CPU(12)는, 스텝 S34에서 카운트값을 산출하면, 내부버스(18)를 통해 체배회로(20)의 디지털 카운터(32)에 산출한 카운트값을 기록한다(스텝 S35). 그리고, CPU(12)는, 선택회로(16)로 출력하는 클록선택신호 SEL을 H 레벨로 하고, 그것에 따라, 선택회로(16)는, PLL 클록 PLL-OUT을 출력클록 PHI로서 출력한다(스텝 S36).

이때, 전술한 바와 같은 엄밀한 연산을 하지 않아도, 예를 들면, 체배비가 1/2로 변경되는 경우에는, CPU(12)는, 변경 전의 카운트값을 2배하여, 체배회로(20)의 디지털 카운터(32)로 설정하도록 해도 된다.

이와 같이, 체배비가 변경되는 경우에서도, 록시간이 짧아짐에 따라 기준클록 REF.CLK의 변경이 단시간에서 완료하여, 체배비 변경동작에 요하는 전력도 삭감된다.

이때, 전술한 설명에서, 디지털 PLL 회로(10)는, 클록생성회로를 구성하고, CPU(12)는, 제어회로를 구성한다.

또한, 기억부(13)는, 불휘발성의 읽고 쓰기 가능한 기억소자로 하고, 예를 들면, 플래시 메모리로 구성되는 것으로 하였지만, 기준클록의 주파수 및 체배비의 조건이 일정한 기초로 정보처리장치(1)가 사용되는 경우에는, 카운트값은 거의 안정한 일정값이 되므로, 기억부(13)를 퓨즈회로에 의해 구성하고, 퓨즈회로를 레이저 트리밍함으로써 카운트값을 기억시켜 놓도록 해도 된다.

또한, 전술한 설명에서는, 디지털 PLL 회로(10)는, 기준클록 REF.CLK의 4배의 주파수로 이루어지는 PLL 클록 PLL-OUT을 생성하였지만, 체배비는 4에 한정되는 것은 없고, 그것보다도 작은 체배비 또는 큰 체배비이어도 된다.

이상과 같이, 실시예 1에 의한 정보처리장치(1)에 의하면, 디지털 PLL 회로(10)에서의 디지털 카운터의 카운트값을 사용자로부터의 지시에 근거하여 CPU(12)로부터 적절히 설정할 수 있도록 했으므로, 디지털 PLL 회로(10)의 동작상태의 변경에 따라 유연하게 적절한 설정을 행할 수 있다. 그리고, 그 결과, 디지털 PLL 회로(10)의 동작을 빠른 시기에 안정화시킬 수 있다.

(실시예 2)

도 14는, 본 발명의 실시예 2에 의한 정보처리장치의 주요부를 개략적으로 설명하기 위한 기능블록도이다.

도 14를 참조하여, 정보처리장치(1A)는, 실시예 1에 의한 정보처리장치(1)의 구성에 부가하여, 디지털 PLL 회로(110)와, CPU(112)와, 주변회로(114)와, 선택회로(116)를 더 구비한다. 디지털 PLL 회로(110)는, 체배회로(120)와, 위상동기회로(122)를 포함한다.

이 정보처리장치(1A)는, CPU가 2개 탑재된 멀티프로세서 시스템이고, CPU 12, 112에 대응하여, 각각 독립한 디지털 PLL 회로 10, 110이 구비되어 있다. CPU(112), 선택회로(116), 체배회로(120) 및 위상동기회로(122)는, 각각 CPU(12), 선택회로(16), 체배회로(20) 및 위상동기회로(22)에 대응하여 설치되고, 그 회로구성은 동일하다. 그리고, 체배회로(120), 위상동기회로(122), CPU(112) 및 주변회로(114)는, 체배회로(20), 위상동기회로(22), CPU(12), 주변회로(14) 및 기억부(13)와 동시에 공통의 내부버스(18)에 접속되어, 서로 데이터의 교환을 할 수 있다.

디지털 PLL 회로 10과 디지털 PLL 회로 110이란, 동일한 실리콘 기판 상에 형성되고, 또한, 동일한 제조프로세스에 의해 제조된다. 따라서, 양회로의 회로특성은 거의 일치하여, 양회로에서 체배비의 설정이 동일할 때, 양회로에서의 카운트값은 거의 동일한 값이 된다.

실시예 2에 의한 정보처리장치(1A)에서는, 한쪽의 CPU에 의해 다른쪽의 CPU 측의 디지털 PLL 회로의 카운트값을 판독하거나, 한쪽의 CPU에 의해 다른쪽의 CPU 측의 디지털 PLL 회로에 대하여 카운트값을 설정할 수 있다. 예를 들면, CPU 12, 112가 다른 동작주파수로 동작하고 있을 때에 있어서, CPU 112의 동작주파수를 CPU 12의 동작주파수로 변경하는 경우, CPU 12는, 디지털 PLL 회로 10의 카운트값을 판독하고, 판독한 카운트값을 디지털 PLL 회로 110에 설정한다.

또한, 디지털 PLL 회로 10은 동작하고 있고, 정지하고 있던 디지털 PLL 회로 110이 동작을 시작하는 경우, CPU 12는, 디지털 PLL 회로 10의 카운트값을 판독하고, 판독한 카운트값을 디지털 PLL 회로 110에 설정한다.

이때, 디지털 PLL 회로 10의 카운트값을 CPU 112가 판독하고, 판독한 카운트값을 CPU 112가 디지털 PLL 회로 110에 설정하도록 해도 된다.

이와 같이, 실시예 2에 의한 정보처리장치(1A)에 의하면, 한쪽의 디지털 PLL 회로에서의 디지털 카운터의 카운트값을 다른쪽의 디지털 PLL 회로에서의 디지털 카운터의 카운트값으로 설정할 수 있도록 했으므로, 디지털 PLL 회로의 동작조건이 변경될 때, 록시간이 단축되어, 처리성능의 향상이나 록동작에 요하고 있던 소비전 력이 삭감된다.

(실시예 3)

실시예 3에 의한 정보처리장치에서는, 디지털 PLL 회로에서의 디지털 카운터의 카운트값의 오버플로우 또는 언더플로우가 검출되어, 이상을 회피하는 적절한 처치가 실행된다.

도 15는, 본 발명의 실시예 3에 의한 정보처리장치의 주요부를 개략적으로 설명하기 위한 기능블록도이다.

도 15를 참조하여, 실시예 3에 의한 정보처리장치(1B)는, 실시예 1에 의한 정보처리장치(1)의 구성에서, 검출회로(24)를 더 구비한다. 검출회로(24)는, 내부버스(18)에 접속되어, 체배회로(20)에서의 디지털 카운터(32)의 카운트값 및 위상동기회로(22)에서의 디지털 카운터(44)의 카운트값을 내부버스(18)를 통해 리얼타임으로 수신하여 상시 감시한다. 그리고, 검출회로(24)는, 카운트값이 오버플로우 또는 언더플로우된 것을 검출하면, 내부버스(18)를 통해 CPU(12)로 인터럽트 신호를 출력하고, 또한, 도시되지 않은 외부단자로 에러신호 ERR을 출력한다.

CPU(12)는, 검출회로(24)로부터 인터럽트 신호를 수신하면, 여러가지 처치를 실행할 수 있다. 예를 들면, CPU(12)는, 인터럽트 신호에 따라 클록선택신호 SEL을 L 레벨로 하고, 출력클록 PHI를 PLL 클록 PLL-OUT으로부터 기준클록 REF.CLK로 변경할 수 있다. 또한, 카운트값의 오버플로우 또는 언더플로우가 해소되도록 체배비를 변경하는 것도 가능하다. 즉, 오버플로우시에는 체배비를 크게 하여, 언더플로우시에는 체배비를 작게 한다.

또한, CPU(12)는, 내부전원 발생장치나 외부전원장치를 제어하여, 전압을 안정 또는 변경시킴으로써 정상상태로 되돌리는 것도 할 수 있다. 또한, 게다가, 정보처리장치(1B)의 외부에 냉각장치가 구비되어 있을 때는, CPU(12)는, 냉각장치를 제어하여, 온도를 정상범위 내로 되돌림으로써 정상상태로 되돌리는 것도 할 수 있다. 또한, 더욱이, CPU(12)는, 주변회로의 일부를 정지시킴으로써 소비전력을 제어하여, 정상상상태로 되돌리는 것도 가능하다.

이와 같이 CPU(12)가 행하는 여러 가지의 처치는, 사용자에 의해 작성된 프로그램에 따라 실행된다. 즉, 이 정보처리장치(1B)를 이용하는 사용자는, 전술한 CPU(12)가 행하는 여러가지의 처치에 대응하는 프로그램을 사전에 작성하여, 기억부(13)에 기억시켜 놓는다. 따라서, 실제의 사용시에 발생하는 여러가지의 이상에 대하여 사용자가 여러가지의 대응책을 세울 수 있어, 범용성이 높은 시스템이 실현된다.

도 16은, 도 15에 나타낸 정보처리장치의 변형예를 나타내는 도면이다.

도 16을 참조하여, 이 정보처리장치(1C)는, 전술한 정보처리장치(1B)의 구성에서, 검출회로 24 대신에 검출회로 24A를 구비한다. 검출회로 24A는, 체배회로(20), 위상동기회로(22) 및 CPU(12)와 직접접속된다. 검출회로 24의 기능은, 정보처리장치(1B)에서의 검출회로(24)와 동일하다.

이때, 정보처리장치 1B, 1C에서는, 디지털 카운터의 카운트값을 감시하여 카운트값의 오버플로우 및 언더플로우를 검출하는 전용의 검출회로가 구비되었지만, 그와 같은 검출회로를 구비하지 않고, CPU(12)가 내부버스(18)를 통해 카운트값을 리얼타임으로 도입하고, CPU(12)가 카운트값을 상시 감시하여 카운트값의 오버플로우 및 언더플로우를 검출하도록 해도 된다.

이상과 같이, 실시예 3에 의한 정보처리장치 1B, 1C에 의하면, 검출회로가 디지털 PLL 회로(10)에서의 디지털 카운터의 오버플로우 또는 언더플로우를 검출하고, 검출시에는 이상을 회피하는 처치를 사용자로부터의 지시에 근거하여 CPU(12)가 실행하도록 했으므로, 디지털 PLL 회로(10)의 오동작이 방지된다.

또한, 오버플로우 또는 언더플로우 발생시에는, 외부로 통지하도록 했으므로, 해당 정보처리장치 1B, 1C를 이용하는 사용자는, 디지털 PLL 회로(10)의 이상을 검지할 수 있어, 적절한 처치를 시행할 수 있다.

(실시예 4)

실시예 4에서는, 체배회로에서 생성되는 체배클록의 펄스수가 카운트되고, 그 펄스수로부터 디지털 카운터에 설정하는 적절한 카운트값이 산출된다. 이것에 의해, 디지털 PLL 회로의 동작개시시에 동작정지 전의 카운트값의 기억데이터가 없어도, 적절한 카운트값이 디지털 카운터에 설정된다.

도 17은, 본 발명의 실시예 4에 의한 정보처리장치의 주요부를 개략적으로 설명하는 기능블록도이다.

도 17을 참조하여, 정보처리장치(1D)는, 실시예 1에 의한 정보처리장치(1)의 구성에 부가하여 펄스카운터(60)를 더 구비하고, 체배회로(20) 대신에 체배회로(20A)를 구비한다.

체배회로 20A는, 실시예 1에서의 체배회로 20이 갖는 기능을 구비하고, 또한, CPU(12)로부터 내부버스(18)를 통해 카운터 고정신호 FIX를 수신하면, 디지털 카운터의 카운트값을 고정하여 발진하고, 체배클록 N-OUT을 출력한다.

펄스카운터(60)는, 체배회로(20A)의 출력노드 및 내부버스(18)에 접속된다. 펄스카운터(60)는, 체배클록 N-OUT을 수신하여 펄스수를 카운트하여, 그 펄스카운트값을 내부버스(18)를 통해 CPU(12)로 출력한다.

정보처리장치(1D)에서는, 시스템 기동 직후 또는 리세트 직후에서 디지털 PLL 회로의 동작개시 전, CPU(12)은, 내부버스(18)를 통해 체배회로(20A)로 카운터 고정신호 FIX를 H 레벨로 출력한다. 펄스카운터(60)는, 체배회로(20A)에서 카운트값이 고정된 상태로 발진된 체배클록 N-OUT을 수신하고, 기준클록 REF.CLK1 주기에서의 체배클록 N-OUT의 펄스수를 카운트한다. 그리고, 펄스카운터(60)는, 그 펄스카운트값을 내부버스(18)를 통해 CPU(12)로 출력한다.

CPU(12)는, 펄스카운트값을 수신하면, 기억부(13)로부터 내부버스(18)를 통해 후술하는 연산식(7)을 판독하고, 펄스카운트값을 사용하여 체배회로(20A)의 디지털 카운터에 설정하는 초기 카운트값을 산출한다. 그리고, CPU(12)는, 산출한 초기 카운트값을 내부버스(18)를 통해 체배회로(20A)로 출력하고, 더불어 H 레벨로 출력하고 있는 카운터 고정신호 FIX를 L 레벨로 한다.

초기 카운트값을 연산하는 연산식은, 하기 (7)식으로 표시된다.

x3=a/n×c-a···(7)

a=t/Δd···(8)

여기서, 「x3」은 초기 카운트값, 「c」는 카운트펄스수, 「t」는 카운트값이 0일 때의 체배클록 N-OUT의 반주기, 「Δd」는 카운트값이 1증가하였을 때의 디지털 카운터의 딜레이 라인에서의 지연시간의 증가분, 「n」은 체배비를 나타낸다.

이 (7)식은, 다음과 같이 하여 도출된다. 기준클록 REF.CLK의 주기 Te 및 록 후의 체배클록 N-OUT의 주기 Tf는, 각각 하기 (9), (10)식으로 표시된다.

Te=2×t×c···(9)

Tf=2(t+x3Δd)···(10)

여기서, Te=Tf×n의 관계가 있으므로, (7)식이 도출된다.

이 (7)식도, 정보처리장치(1)를 이용하는 사용자가 프로그램할 수 있다. 따라서, 사용자는, 실제의 사용상태에 있어서 정수나 식 자체를 조정할 수 있어, 유연하고 또한 고정밀도한 카운트값의 설정이 실현된다.

이때, 전술한 바와 같은 엄밀한 연산을 하지 않아도, 예를 들면, 체배비를 4로 디지털 PLL 회로(10A)를 발진시킬 때, 기준클록 REF.CLK1 주기에서의 체배클록 N-OUT의 펄스수가 8펄스이었을 때는, 카운트값을 현재의 2배로 하여 체배회로(20A)의 디지털 카운터에 설정하도록 해도 된다.

도 18은, 도 17에 나타낸 체배회로(20A)를 기능적으로 설명하는 기능블록도이다.

도 18을 참조하여, 체배회로 20A는, 도 2에 나타낸 실시예 1에서의 체배회로 20의 구성에서, AND 게이트(52, 54)와, OR 게이트(56)와, 인버터(58)를 더 포함한 다.

AND 게이트 52는, 인버터(58) 및 위상비교기(34)로부터의 출력신호의 논리합을 연산하여 출력한다. AND 게이트 54는, 인버터(58) 및 컨트롤러(40)로부터의 출력신호의 논리곱을 연산하여, 그 연산결과를 신호 DL-SET로서 출력한다. OR 게이트 56은, 컨트롤러(40)로부터의 출력신호 및 카운터 고정신호 FIX의 논리합을 연산하여, 그 연산결과를 신호 DL-ACT로서 출력한다. 인버터 58은, 카운터 고정신호 FIX를 반전한 신호를 출력한다.

체배회로(20A)에서는, CPU(12)로부터 내부버스(18)를 통해 수신하는 카운터 고정신호 FIX가 H 레벨이 되면, AND 게이트 52의 출력신호는 위상비교기(34)로부터의 출력신호에 상관없이 L 레벨이 되어, 위상비교기(34)로부터의 출력신호가 마스크되고, 디지털 카운터(32)의 카운트값이 고정된다. 또한, AND 게이트 54 및 OR 게이트 56의 출력신호인 신호 DL-SET, DL-ACT는, 각각 L 레벨, H 레벨이 되어, 딜레이 라인(30), OR 게이트(36), AND 게이트(38) 및 인버터(Iv1)로 구성되는 링오실레이터가 발진한다.

이때, 전술한 정보처리장치가 동일시스템 내에서 동일주파수로 사용될 때는, 디지털 카운터의 카운트값은 거의 일정하다고 생각된다. 그래서, 펄스카운터(60)에서 한번 측정한 값을 기억부(13)에서 불휘발적으로 기억해 두면, 다음에 동작을 시작할 때는 그 값을 사용하면 되고, 펄스카운터(60)에 의한 새로운 계측을 행할 필요는 없다.

그리고, 이러한 경우, 기억부(13)에 대해서는, 전술한 바와 같이 플래시 메 모리로 구성하는 외에, 퓨즈회로에 의해 구성하고, 퓨즈회로 내의 퓨즈소자를 레이저 트리밍함으로써 계측한 카운트값을 기억시키도록 해도 된다. 이것에 의해서도, 펄스카운터(60)에서 한번 측정한 값은 불휘발적으로 기억되어, 새로운 계측을 행할 필요는 없어진다.

이상과 같이, 실시예 4에 의한 정보처리장치(1D)에 의하면, 펄스카운터(60)에 의해 계측된 펄스카운트값을 사용하여 적절한 카운트값을 연산하도록 했으므로, 시스템 기동 직후로부터 디지털 PLL 회로(10)의 동작을 빠른 시기에 안정화시킬 수 있어, 록동작시에 소비되어 있던 전력도 삭감된다.

(실시예 5)

도 19는, 본 발명의 실시예 5에 의한 정보처리장치의 주요부를 개략적으로 설명하는 기능블록도이다.

도 19를 참조하여, 정보처리장치(150)는, DLL 회로(152)와, CPU(154)와, 기억부(156)와, 주변회로(158)와, 버퍼(160)와, 검출회로(162)와, 내부버스(164)를 구비한다. DLL 회로(152)는, 딜레이 라인(166)과, 디지털 카운터(168)와, 위상비교기(170)를 포함한다.

DLL 회로(152)는, 실시예 1에서 설명한 위상동기회로(22)와 입출력신호가 다를 뿐으로, 그 회로구성은 동일하다. 즉, 딜레이 라인(166)은, 내부클록 int.CLK를 수신하고, 디지털 카운터(168)로부터 수신하는 지연신호 /WL에 의해 규정되는 지연시간만큼 내부클록 int.CLK를 지연하여 시스템 클록 SYS.CLK를 외부회로(180)로 출 력한다.

또한, 디지털 카운터(168)는, 위상비교기(170)의 비교결과에 따라 카운트값을 증감하고, 딜레이 라인(166)의 지연량을 규정하는 지연신호 /WL을 딜레이 라인(166)으로 출력한다. 또한, 디지털 카운터(168)는, 내부버스(164)와 접속되어, CPU(154)로부터의 지시에 따라 카운트값을 내부버스(164)로 출력하고, 또한, CPU(154)로부터 내부버스(164)를 통해 수신한 카운트값을 내부에 세트한다.

또한, 위상비교기(170)는, 외부회로(180)에서 수신하는 시스템 클록 SYS.CLK의 위상을 CPU(154) 및 주변회로(158)에 공급되는 내부클록의 위상과 비교하여, 위상이 진행되고 있으면, 카운트값의 가산지령을 디지털 카운터(32)로 출력하고, 한편, 위상이 느려지고 있으면, 카운트값의 감산지령을 디지털 카운터(32)로 출력한다.

주변회로(158)는, 도 19에 표시되는 DLL 회로(152), CPU(154), 기억부(156), 버퍼(160) 및 검출회로(162)를 제외하고, 이 정보처리장치(150)에서의 그 밖의 회로를 총괄적으로 나타낸 것이다.

기억부(156)는, 불휘발성의 읽고 쓰기 가능한 기억소자로 구성되고, 예를 들면, 플래시 메모리로 구성된다. 기억부(156)는, CPU(154)가 디지털 카운터(168)로부터 판독한 카운트값을 기억한다. 또한, 기억부(156)는, CPU(154)가 산출하는 카운트값의 연산식도 기억한다.

검출회로(162)는, 디지털 카운터(168)의 카운트값을 내부버스(164)를 통해 리얼타임으로 수신하여 상시 감시한다. 그리고, 검출회로(162)는, 카운트값이 오버 플로우 또는 언더플로우한 것을 검출하면, 내부버스(164)를 통해 CPU(154)로 인터럽트 신호를 출력하고, 또한, 외부회로(180)로 에러신호 ERR을 출력한다.

CPU(154)는, 내부버스(164)를 통해 디지털 카운터(168), 기억부(156) 및 검출회로(162)와 데이터의 교환을 행한다. CPU(154)는, 소정의 타이밍으로 디지털 카운터(168)로부터 내부버스(164)를 통해 카운트값을 판독하고, 판독한 카운트값을 필요에 따라 내부버스(164)를 통해 기억부(156)에 기록한다. 그리고, CPU(154)는, DLL 회로(152)의 록동작시, 기억부(156)로부터 내부버스(164)를 통해 판독한 카운트값 또는 기억부(156)로부터 내부버스(164)를 통해 판독한 소정의 연산식에 근거하여 산출된 카운트값을, 내부버스(164)를 통해 디지털 카운터(168)에 설정한다.

또한, CPU(154)는, 검출회로(162)로부터 인터럽트 신호를 수신하면, 여러가지 처치를 실행할 수 있다. 예를 들면, CPU(154)는, 내부전원 발생장치나 외부전원장치를 제어하고, 전압을 안정 또는 변경시킴으로써 정상상태로 되돌릴 수 있다. 또한, 정보처리장치(150)의 외부에 냉각장치가 구비되어 있을 때는, CPU(154)는, 냉각장치를 제어하여, 온도를 정상범위 내로 되돌림으로써 정상상태로 되돌리는 것도 할 수 있다. 더욱이, CPU(154)는, 주변회로(158)의 일부를 정지시킴으로써 소비전력을 제어하여, 정상상태로 되돌리는 것도 가능하다.

전술한 소정의 연산 및 여러가지의 처치는, 사용자에 의해 짜여진 프로그램에 따라 실행된다. 즉, 이 정보처리장치(150)를 이용하는 사용자는, 전술한 CPU(154)가 행하는 소정의 연산 및 여러가지의 처치에 대응하는 프로그램을 사전에 작성하여, 기억부(156)에 기억시켜 놓는다. 따라서, 실제의 사용상태에 대응한 설 정이나 각종 처치를 행할 수 있어, 범용성이 높은 시스템이 실현된다.

내부버스(164)는, CPU(154), 기억부(156), 디지털 카운터(168) 및 검출회로(162)에 접속되고, 각 회로 사이에서 교환하는 데이터를 전송한다.

정보처리장치(150)의 동작사양이 고정되어 있고, 미리 록상태에서의 디지털 카운터의 카운트값이 어느 정도 알려져 있는 경우에는, 그 카운트값을 기억부(156)에 기억해 두며, 시스템 기동 후나 리세트 후 등에 CPU(154)가 기억부(156)로부터 그 카운트값을 판독하여, 디지털 카운터(168)에 설정하도록 해도 된다.

또한, 정보처리장치(150)가 저전력모드로 이행하고, DLL 회로(152)가 정지되며, 그 후 저전력모드로부터 복귀하는 경우, 또는 내부클록 int.CLK의 주파수가 변경되는 경우, 정보처리장치(150)는, 각각 도 10, 11, 및 도 12에 나타낸 실시예 1에서의 디지털 PLL 회로(10)의 동작플로우와 동일한 동작을 실행한다.

또한, 정보처리장치(150)가 탑재되는 시스템이, 예를 들면, 메모리 카드를 사용하는 시스템과 같은 경우, 메모리 카드의 장착유무에 따라 외부회로(180)의 용량이 변화되면, 시스템 클록 SYS.CLK의 위상이 변화되므로, DLL 회로(152)를 다시 록시킬 필요가 있다.

이 정보처리장치(150)에서는, 메모리 카드의 탈착이 있었을 때 등 외부회로(180)의 용량이 크게 변화되었을 때, CPU(154)는, 디지털 카운터(168)로부터 내부버스(164)를 통해 변화 전의 카운트값을 판독하고, 그 카운트값을 기억부(156)에 기록한다. 그리고, 다시 메모리 카드가 탈착되어 외부회로(180)의 용량이 원래로 돌아갈 때, CPU(154)는, 기억부(156)로부터 변화 전에 기억한 카운 트값을 판독하고, 그 카운트값을 내부버스(164)를 통해 디지털 카운터(168)로 출력한다.

또한, 전술한 메모리 카드의 탈착인 경우와 같이, 외부회로(180)의 용량의 변화가 어느 정도 결정되어 있는 경우에는, 외부회로(180)의 용량이 변화되는 전후의 카운트값은, 어느 정도 알고 있는 경우가 많다. 그래서, 메모리 카드의 탈착을 CPU(154)에 의해 검지하고, 미리 기억해 둔 카운트값을 기억부(156)로부터 판독하여 디지털 카운터(168)에 설정하거나, 또는 탈착에 의한 용량변화 전의 카운트값에 근거하여 소정의 함수를 사용하여 용량변화 후의 카운트값을 CPU(154)에 의해 산출하여, 디지털 카운터(168)에 설정하도록 해도 된다.

이렇게 함으로써, 빈번하게 메모리 카드의 탈착이 주어지는 경우 등에서, 메모리 카드탈착 후의 록동작에 의한 대기시간이 단축되어, 처리성능의 향상 및 록동작에 요하는 소비전력이 삭감된다.

또한, 정보처리장치에 DLL 회로가 복수존재하는 경우는, 디지털 PLL 회로에서의 실시예 2와 마찬가지로, 록상태에 있는 DLL 회로의 카운트값을 지금부터 록하는 다른쪽의 DLL 회로에 설정하도록 해도 된다. 이것에 의해, 한쪽의 DLL 회로의 동작조건이 변경될 때, 록시간이 단축되어, 처리성능의 향상이나 록동작에 요하고 있던 소비전력이 삭감된다.

이때, 전술한 실시예 5에서는, DLL 회로는, 시스템 클록 SYS.CLK에 사용되고 있지만, 외부로부터 공급되는 시스템 클록 SYS.CLK를 기준으로서, CPU(154)나 주변회로(158)에서 사용되는 내부클록을 시스템 클록 SYS.CLK에 동기시키기 위해 DLL 회로가 사용되는 경우이어도, 동일한 것이 실현된다.

이상과 같이, 실시예 5에 의한 정보처리장치(150)에 의하면, DLL 회로(152)에서의 디지털 카운터의 카운트값을 사용자로부터의 지시에 근거하여 CPU(154)로부터 적절히 설정할 수 있도록 했으므로, DLL 회로(152)의 동작상태의 변경에 따라 유연하게 적절한 설정을 행할 수 있다. 그리고, 그 결과, DLL 회로(152)의 동작을 빠른 시기에 안정화시킬 수 있다.

본 발명을 상세히 설명해 나타내 왔지만, 이것은 예시를 위한 것으로, 한정될 수 밖에 없고, 발명의 정신과 범위는 첨부한 청구범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.

본 발명에 의한 정보처리장치에 의하면, 클록생성회로 또는 클록지연회로에 대하여 클록생성회로 또는 클록지연회로의 동작을 빠른 시기에 안정화시키는 설정을 사용자가 할 수 있도록 했으므로, 클록생성회로 또는 클록지연회로의 동작상태의 변경에 따라 적절하고 또한 유연한 설정을 행할 수 있다.

Claims

발진한 클록신호의 발진주기를 변화시켜, 기준클록신호와 동일 또는 체배의 주파수를 갖는 내부클록신호를 생성하는 클록생성회로와,

외부로부터의 제1 지시에 근거하여 제1 초기값을 상기 클록생성회로에 설정하는 제어회로를 구비하고,

상기 클록생성회로는,

상기 제어회로로부터 상기 제1 초기값을 수신하고, 상기 제1 초기값을 제 1 초기 카운트값으로서 상기 클록신호의 발진주기를 규정하는 제1 카운트값을 조정하여 출력하는 제1 카운터와,

상기 제1 카운터로부터 상기 제1 카운트값을 수신하고, 상기 제1 카운트값에 근거하여 상기 클록신호를 발진하는 발진회로로 이루어진 것을 특징으로 하는 정보처리장치.
제 1 항에 있어서,

상기 클록생성회로는, 상기 내부클록신호의 위상을 상기 기준클록신호의 위상과 동기시키는 위상동기회로를 더 포함하고,

상기 제어회로는, 외부로부터의 제2 지시에 근거하여 제2 초기값을 상기 위상동기회로에 더 설정하고,

상기 위상동기회로는,

상기 내부클록신호의 위상을 상기 기준클록신호의 위상과 비교하는 위상비교기와,

상기 위상비교기 및 상기 제어회로로부터 각각 위상비교결과 및 상기 제2 초기값을 수신하고, 상기 제2 초기값을 제2 초기 카운트값으로서, 상기 발진회로로부터 수신하는 클록신호의 지연량을 규정하는 제2 카운트값을 상기 위상비교결과에 근거하여 조정하여 출력하는 제2 카운터와,

상기 제2 카운터로부터 상기 제2 카운트값을 수신하고, 상기 발진회로로부터 수신하는 클록신호를 상기 제2 카운트값에 근거하여 지연하여 상기 내부클록신호를 출력하는 가변지연회로로 이루어진 것을 특징으로 하는 정보처리장치.
제1 클록신호를 지연하여 상기 제1 클록신호를 제2 클록신호와 동기시키는 클록지연회로와,

외부로부터의 지시에 근거하여 상기 클록지연회로에 초기값을 설정하는 제어회로를 구비하고,

상기 클록지연회로는,

상기 제1 클록신호의 위상을 상기 제2 클록신호의 위상과 비교하는 위상비교기와,

상기 위상비교기 및 상기 제어회로로부터 각각 위상비교결과 및 상기 초기값 을 수신하고, 상기 초기값을 초기 카운트값으로서, 상기 제1 클록신호의 지연량을 규정하는 카운트값을 상기 위상비교결과에 근거하여 조정하고 출력하는 카운터와,

상기 카운터로부터 상기 카운트값을 수신하고, 상기 카운트값에 근거하여 상기 제1 클록신호를 지연하는 가변지연회로를 포함한 것을 특징으로 하는 정보처리장치.