TW200409466A - Information processing apparatus with clock generating circuit and information processing apparatus with clock delaying circuit - Google Patents

Description

200409466 五、發明說明（1) (發明所屬之技術領域） 本發明關於具有時脈信號產生電路 及具有時脈延遲電路之資訊處理裝置，=貝矾處理裝置以 計數器之控制而控制振盪頻率 π別關於藉由數位 脈信號產生電路之資訊處理脈之相位的具有時 控制而控制輸出時脈之相位的具有計數器之 理裝置。 ^遲電路之資訊處 (先前技術） 隨近年來資訊處理裝置之高速化， 脈同步、具備和基準時脈相同或d”準時 訊處理裝置之時脈信號產生電；速同步處理之資 習知PLL電路廣泛使用者為， (VCO Voltage Controlled Oscillatin r 制電麼保持用電容器之電壓施予1 的類比型PLL電路。但是類比型‘=控 訊處理裝置要求之攸雷茂 匕括·近年來隨資 訊干擾，動作穩定為止：等待J 變為困•’易受其他雜 「銷定狀離 2 ί 寺時間（動作穩定狀態亦稱 〜、」 鎖疋狀態為止之等待時間亦稱「銼宗 間」）極長等之缺點。 行于間W鎖疋時 位二解電決路上比位：^ 成延遲電路(以;路二將反相器多數個串接 卜丌％延遲線），使用數位計數器控制該延 第5頁 ,2p?5-5827-PF(Nl);Ahddub.ptd 200409466 五、發明說明（2) 之延遲量據以控制振堡頻率及輸出時脈之相位(石 門於二其：*2 f著作之「低電壓下之全數位型PLL電路之 開發」（信學技報，社團法人電子資 月，P29-36)。 人電子貝吼通信學會，1 997年6 呀數Ϊ Sf n鎖定動作前之數位計數器之 期加算"固計數值，延遲線V延遲二個基準時脈週 變大，依此而使輸出時脈之脈寬變大。：；數4值呈比例 基準時脈成為特定倍數時，PLL電路曰輸出時脈相對於 值之加算被停止。 LL電路成為鎖定狀態，計數 因此，和類比型PLL電路比較， 但是產生較多等待時間。例如，數、/被改善， 時，最大需2x卜2048週期。於以10位元構成 更時，或者於低電力模態、中PLL電 路^作中頻率有變 態被解除，PLL電路再度啟動時，需^之後低電力模 此時會產生鎖定時間分之等待時間。又進仃鎖定動作， 另外，特開20〇〇-24430 9號公報揭示 ，路，係於數位型PLL電路内部具傷運算广脈信號產生 J =定動作時之計數值，運算器 疋時間。 τ歎夯據以縮短鎖 =外，特開平11-340823號公報揭示 5，係於數位型PLL電路，系統評^貝訊處理裝 為探討該原因是否由PLL電 ^生任何動作不良 位什數器之狀態值，亦即相位調整卜值P。珍斷處 第6頁 32f)75-5827-PF(Nl)；Ahddub.ptd 200409466 五、發明說明（3) 路，imT—般習知之和數位型PU電路具有類似構成之電

姑祝哉妖061^ L〇cked L〇〇P)電路。DLL電路中，當LSI 至j丨hi系統時，為將搭載LSI之系統之系統時脈與被供 祖L雷2電路之時脈予以整合之電路’具備於以1内部。 反相写串垃亦和上述數位型PU電路同樣地，設置多數個 延遲量ί而成之延遲線，數位計數器控制延遲線之 里’依此而進行時脈之相位調整。 繁被路中鎖定時間較長時’動作頻率頻繁變更、頻 時，模態等PLL電路之動作狀態頻繁被變更 理ΆΓΓ;裝置之特性’另外鎖定狀態為止之處 里兀而4費電力，有礙低消費電力化之達成。 路（pd開2(r=44309號公報揭示之時脈信號產生電 ί之變ί匕· /上述問題’但是pll電路之動作狀 更、電力r-考f精由基準時脈頻率之變更、倍數之變 變更等等搭讀LL電^處理變Λ、度環境之 更，使資訊處理裝置^戶Πΐ34各種動作狀態之變 之設定乃重要者。 此適s、且彈性進行PLL·電路 又’延遲線之延遲量之拆击丨丨,闲士 大於控制範圍時，PLL電路將工發生^吳圍有限，必要^之延遲量 延遲量大於控制範圍之可能性 作H /於正常狀態， 化或電壓變化時，延遲量-，仁疋右發生急速溫度變 誤動作時，丄A有；；=制範f。發生此種 ^檢測出之誤動作採取適

?W5-5827-PF(Nl)；Ahddub.ptd 第7頁 200409466 五、發明說明（4) 當處理乃重要之事。 中。又’上述狀況亦存在於具備延遲線之數位型似電路 (發明内容） (發明所欲解決之課題） 士發明目的在於提供一種資訊處理裝置 且彈性地進行設定而使時脈信 更早達成穩定。 ％ π心勠作 本發明另一目的在於提供一種資訊處理 =適當、且彈性地進行設定而由時脈信號延遲電：以 cΛ Λ使時脈信號延遲電路之動作更早達成穩定。 (用以解決課題的手段） :本發明之資訊處理裝置，包括：時脈信號 路，用於變化振盪之時脈信號之振盪週期，而 2 時脈信號具備相同或倍數頻率之内部時脈信號；及抑二準 Τ :用於依來自外部之第1指#，而將第！初期值設定於Τ 述時脈信號產生電路；上述時脈信號產生電路包括··.上 計數器，其由上述控制電路接受上述第丨初期值，以診1 初期值作為第1初期計數值而調整、輸出用以限定上^第1 脈信號之振盪週期的第1計數值；及振盪電路，其由^時 第1計數器接受上述第1計數值，依上述第1計數值而振3 產生上述時脈信號。 '敗 又，本發明之資訊處理裝置包括：時脈信號延遲電 ΙΗΒΙ I 麵 第8頁 g2^5-5827-PF(Nl);Ahddub.ptd 200409466 五、發明說明（5) 路，用於延遲第1時脈信號使上 於第2時脈信號之相位；及控制電1時^號之相位同步 示將初期值設定於上述時脈信號延，、依末自外 '之指 延遲電路包括：相位比較器，用路、，上述捋脈信號 之相位與上述第2時Μ ^ ^ , 較上述第1時脈信號 〇上迷弟ζ #脈仏號之相位； ^ ^ 述相位比較器及上述控制電 σσ，用於接受上 / 士 刺Α路之相位比較結果菸μ、+、、从 值’以上述初期值作為初期計數值， =及^述初期 調整、輸出計數值用以限定上述扪時脈=相位比較^果 延遲電路’其由上述計數器接受上 ，里 鲁 述计數值延遲上述第1時脈信號。 又上 依本發明之資訊處理裝置，針對時脈信 時脈信號延遲電路，用戶可以設定該 ^ _及 時脈信號延遲電路之動作時其達成早期穩厂虎㈡匕 本發明之上述及其他目的、特徵、優點可由以 圖面之說明加以理解。 寸加 (實施方式） 以下參照圖面說明本發明之實施形態。又，圖中 或相當部分附加同一符號並省略其說明。 °同 (第1實施形態） 圖1為本發明第1實施形態之資訊處理裝置之重要八 概略說明之功能方塊圖。 4分

200409466 五、發明說明（6) 於圖1，資訊處理裝置1包括··數位型PLL電路〗0， cpu(中央處理單元）12，記憶部13，周邊電路14，選擇電 路16，及内部匯流排18。數位型pLL電路1〇包含··倍頻電 路20，及相位同步電路22。 倍頻電路20，係接受基準時脈信號REF· CLK，產生基 準4脈“號REF· CLK之4倍頻率所構成之倍數時脈n —⑽丁。 相位同步電路22，係接受倍數時脈^ουτ、基準時脈信號 REF.CLK以及供至周邊電路14&cpui2之輸出時脈ρίΠ，^ ^出時脈PHI與基準時脈信號REF· CLK成為同步地調整倍數 時脈N-0UT之相位，而輸出PLL時脈PLL —〇υτ。 選擇電路16，係由CPU12接受時脈選擇信號SEL，當時 脈選擇信號SEL為Η(高）位準時，以數位型pLL電路1〇所產 生PLL時脈PLL-0UT作為輸出時脈PHI而輸出至周邊 及⑽2。X，當時脈選擇信細⑷（低hUS1 擇4 電路16係以基準時脈信號REF.CLK作為輸出時脈ρΗι而輸出 至周邊電路14及CPU12。 周邊電路14，係表示除圖！之數位型pLL電路1〇、 電路16、CPU12及記憶部13以外之該資訊處理裝置丨之其他 電路。 記憶部1 3，係以非揮發性可讀寫記憶元件構成， 以快閃記憶體構成’記憶部i 3 ’係記憶cpui 2由倍頻電路 20及相位同步電路22讀出之計數值。記憶部13，

CPU12算出之計數值之運算式。 j ^ U CPU12，係介由内部匯流排18進行和倍頻電路“、相 第10頁 200409466

位同步電路22、記憶部ι31及周邊電路14間之資料授受。 CPU12，係以特定時序由倍頻電路2〇及相位同步電介 由内部匯流排18讀Α計數值，必要時介由内部匯流排_ 讀出之計數值寫入記憶部13 cCPU12，於數位型pLL電路1〇 之鎖定動作時，係將由記憶部13介由内部匯流排18讀出之 計數值，或由記憶部1 3介由内部匯流排丨8讀出之特定運算 式所算出之計數值，介由内部匯流排18設定於倍頻電路& 及相位同步電路22。又，CPU之動作時序及特定運算式於 後述依其個別具體動作加以說明。 ' CPU12，於系統起動時係對選擇電路16輸出乙位準之時 脈選擇信號SEL，當數位型pll電路1 〇之動作狀態穩定後， 亦即成為鎖定狀態後，係將時脈選擇信號SEL設為Η位準。 内部匯流排18，係連接於CPU12、記憶部13、周邊電 路14、倍頻電路20及相位同步電路22，於各電路間傳送資 料0 、 圖2為圖1之倍頻電路2〇之功能方塊圖。 於圖2 ’倍頻電路2 〇包括：延遲線3 〇、數位計數器 32、相位比較器34、0R閘（或閘）36、AND閘（及閘）38、反 相器I v 1，及控制器4 〇。 延遲線3 0 ’係接受反相器I v 1之輸出信號，延遲由數 位计數3 2接受之延遲信號/wl所規定之延遲時間之後輸 出延遲時脈DL-OUT。0R閘36進行延遲時脈DL-OUT與控制器 40所輸出之信號DL-SET之邏輯和運算。AND閘38係進行〇R 閘36輸出之輸出信號與控制器4〇輸出之信號DL —ACT之邏輯

•^^-5827-PF(Nl)；Ahddub.ptd

200409466 五、發明說明（8) 積運算，以該運算結果作為倍數時脈N —OUT予以輸出。反 相器Ivl，係將倍數時脈Ν-〇υτ之反轉信號輸出於延遲線 30 〇 延遲線30、0R閘36、AND閘38及反相器Ivl構成環型振 盈器。亦即，於延遲線30、〇R閘36、AND閘38及反相器Ivl 構成之迴路之一循環期間使其邏輯位準反轉地構成負回授 迴路。依此則’環型振盪器可以延遲線3 〇之延遲時間之2 倍週期振盪。

數位計數器3 2，係依相位比較器3 4之比較結果增減計 數值’對延遲線30輸出延遲信號/wl用於限定延遲線3〇之 延遲時間。又，數位計數器3 2，係接於内部匯流排丨8，依 CPU12(未圖示）之指示對内部匯流排18輸出計數值，又， 將由CPU 1 2介由内部匯流排1 8受信之計數值設定於内部。 相位比較器34，係比較延遲時脈DL_〇UT之相位與基準 時脈REF.CLK之相位，當相位超前時對數位計數器“輸出 计數值之加法指令，當相位落後時對數位計數器32輸出 數值之減法指令。

控制器40，基準時脈REF.clk上升時，係將信號 DL-ACT、信號DL-SET同時設為H位準。因此，控制器切， 係依基準時脈REF· CLK之下降將信號儿—^了設為L位準， 延遲時脈DL-OUT之第4脈衝（倍數比為4時）之下 DL-ACT設為L位準。亦即，信號DL —SET係和基準°儿 REF.CLK之上升同步成為η位準，因此環型振i器於該時 被初期化。當信號DL-ACT下降時，環型振盪器之振盛停

200409466 五、發明說明（9) 止。 圖3為圖1之相位同步電路22之功能方塊圖。 如圖3所示，相位同步電路22包含：延遲線42，數位 計數器44，及相位比較器46。延遲線42，係由倍頻電路2〇 接受倍數時脈N-0UT，使倍數時脈Ν —〇υτ延遲由數位計數器 44接受之延遲信號/WL所限定之延遲時間，而輸出pLL時脈 PLL-0UT 。 數位計數器4 4，係依相位比較器4 6之比較結果增減計 數值，對延遲線42輸出延遲信號/WL用於限定延遲線42之 延遲時間。又’數位計數器4 4，係接於内部匯流排1 8，依 CPU 1 2 (未圖示）之指示對内部匯流排丨8輸出計數值，又， 將由C P U1 2介由内部匯流排1 8接受之計數值設定於内部。 相位比較器46，係比較輸出時脈pH I之相位與基準時 脈R E F · C L K之相位’當相位超前時對數位計數器& 4輸出計 數值之加法指令，當相位落後時對數位計數器44輸出計數 值之減法指令。 圖4為圖2，3之延遲線30、42之構成電路圖。 如圖4所示，延遲線30 (42 )，係由串接之η段（η為2以 上之整數）延遲元件DE(0)〜DE(n)構成。各延遲元件 DE(i)，當由數位計數器32 (44)(未圖示）接受之延遲信號 /WL(i)為L位準時，係將倍數時脈n-OUT之反轉時脈/N-0UT 輸出於次段之延遲元件DE(i-1)，當延遲信號/WL(i)為Η位 準時，係將由前段之延遲元件DE (i + 1 )輸出於次段之延遲 元件DE( i-Ι )。又，第1段延遲元件DE(n)中，L位準之信號

f$075-5827-PF(Nl);Ahddub.ptd 第13頁 200409466 五、發明說明（ίο) 經常對應由前段延遲元件接受之信號。 數位計數器32 ( 44)，係依計數值將延遲信號 /WL(0)〜WL(n)之其中任一設為L位準予以予以輸出。依此 則僅接受L位準延遲信號/WL(i)之延遲元件DE(i)，其反轉 時脈/ N- 0UT被輸出於延遲元件DE(i-1)，傳送至以後之延 遲元件。亦即，反轉時脈/ N - 0 U T由接受L位準延遲信號 /WL(i)之延遲元件DE(i)被取入延遲線30 ( 42 )，因此藉由 延遲信號/WL(0)〜WL(n)變更反轉時脈/N-0UT之取入位置， 即可調整延遲線30(42)之延遲量。 圖5為圖4之延遲元件DE之構成電路圖。 如圖5所示，延遲元件DE，係由：P通道MOS電晶體 P1〜P4，N通道MOS電晶體N卜N4，反相器IV2、I v3，電源節 點Vdd，接地節點GND，及節點ND構成。 P通道M0S電晶體P1 ’係接於電源節點vdd與P通道MOS 電晶體P2之間，其閘極接受反相器IV2之輸出信號。p通道 M0S電晶體P2，係接於P通道m〇S電晶體P1與節點ND之間， 其閘極接受前段延遲元件DE之輸出信號。N通道M0S電晶體 N1，係接於節點ND與N通道M0S電晶體N2之間，其閘極接受 倍數時脈N-OUT之反轉時脈/n-OUT。N通道M0S電晶體N2， 係接於N通道M0S電晶體N1與接地節點GND之間，其閘極接 文反相器I v2之輸出信號。反相器丨v2輸出延遲信號/Wl之 反轉信號。 曰曰 # P通道M0S電晶體P3，係接於電源節點Md與P通道M0S 電晶體P4之間’其閘極接受延遲信號/WL。p通道M〇s電

調罗-5827-PF(Nl);Ahddub.ptd 第14頁 200409466 發明說明 體P4，係接於P通道M0S電晶體P3與節點〇之間，其閘極接 受反轉時脈/N-0UT。N通道M0S電晶體N3，係接於節點ND與 N通道M0S電晶體N4之間，其閘極接受前段延遲元件DE之輪 出信號。N通道M0S電晶體N4，係接於N通道M0S電晶體N3與 接地節點GND之間，其閘極接受延遲信號/wl。反相器Iv3 輸出節點N D上之信號之反轉信號。 延遲元件D E，當延遲信號/ f l為L位準時，係以2段反 相器延遲反轉日^脈/N-0UT輸出之。另外，當延遲信號/wl 為Η位準時，延遲元件DE係以2段反相器延遲前段^遲元件 之輸出信號而輸出之。 圖6、7為倍頻電路2〇之動作波形圖。圖6、7為系統起 動後之動作波形。圖6為比較用之計數值未被”^?設定時 之動作波形，圖7為計數值被CPU12設定時之動作波形。 &首先，參照圖6，於時刻T1前，倍頻電路2〇處於初期 狀悲，數位计數器3 2之計數值為〇。於時刻τ丨，當基準時 脈REF· CLK上升時環型振盪器振盪，延遲時脈儿―ου及倍 數^脈N-0UT被輸出。於此，計數值為〇，延遲線之延遲時 間最小，振盪週期最小。 相位比較器34，係比較延遲時脈儿―〇υτ =降時序與時刻Τ2之基準時脈REF.CU之上升弟 = SI 之相位超前，故對數位計數器32輸出計數 值之加法指令。 於時刻T2 度振盈，輸出 二基，時脈REF.CLK上升時，環型振盪器再 較上次週期長的延遲時脈DL-OUT及倍數時脈 200409466

N-OUT。但是，延遲時脈DL-OUT之相位乃然超前，因此相 位比較器34對數位計數器32再度輸出計數值之加法指令。 於時刻T3，基準時脈REF.CLK上升時，環型振盪器再 度振盪，輸出較上次週期更長的延遲時脈DL-out及倍數护 脈N-0UT 。 t 於時刻T4，當延遲時脈DL-OUT之第4個脈衝之下降與 基準時脈REF. CLK之上升一致時，倍頻電路2〇成鎖定狀 悲’數位計數器3 2停止計數值之加法計算。此時倍數時脈 N-OUT之頻率正好為基準時脈REF. CLK之頻率之4倍。 义

又，參照圖7，於系統起動後之時刻τ 1，例如系統停 止前之計數值倍由CPU12設定時，倍數時脈n-OUT，由時刻 T1被以大略所要之頻率輸出。 之後’於時刻T2，當延遲時脈DL-0UT之第4個脈衝之 下降與基準時脈REF· CLK之上升一致時，倍頻電路2〇早期 成為鎖定狀態。 / 圖8、9為相位同步電路22之動作波形圖。圖8、9為系 統起動後之動作波形。圖8為比較用之計數值未被cpui2設 定時之動作波形，圖9為計數值被CPU12設定時之動作波 形。 首先參照圖8，箭頭連接之各時脈之脈衝對應倍頻電 路20中產生之同一脈衝。又，關於倍數時脈Ν — 〇ϋτ，係表 示以特定頻率開始輸出之時刻T1以後之信號波形，pLL時 脈PLL-OUT及輸出時脈pHI則表示圖示之倍數時脈Ν_〇υτ對 應之信號波形。

200409466 發明說明（13) 於時刻T2 ’相位比較器46比較輸出時脈PH I之相位與 基準時脈REF.CLK之相位，因輸出時脈pHI之相位超前，故 對數位计數恭44輸出計數值之加法指令。於時刻T3，輸出 時脈PHI之相位乃然超前基準時脈REF· CLK之相位，因此相 位比較IJ46對數位計數器“再度輸出計數值之加法指令。 於日守刻T4 ’ §輪出時脈pjj I之相位與基準時脈Μ?. cLK 之相位一致時，相位同步電路22成鎖定狀態，數 44停止計數值之加法計算。 w

另外，參照圖9，時刻τ 1之相位同步電路2 2之狀態對 應於圖8之時刻T1之狀態，於時刻τ丨，系統停止前之計數 值被CPU12設定時，PLL時脈PLL —〇υτ以落後輸出當初所要 之相位而被輸出。於時刻Τ2，輸出時脈pH j之相位與基準 時，REF· CLK之相位一致，相位同步電路22成為早期鎖定 狀態。 搭載數位型PLL電路1 〇之資訊處理裝置2之動 固定，鎖定狀態中之數位計數器之計數值某種程度預先了 解之情況下，將該計數值記憶於記憶部丨3，於系統起動後 或者重置後由CPU12讀出記憶部13記憶之該計數值，介由 内部匯流排1 8將計數值設定於倍頻電路2 〇及相位同步電路 2 2即可。 依此則，可以縮短系統起動後或者重置時之鎖定時 間，特別是頻繁進行重置之系統可以提升其處理性能，可 以減少鎖定動作時之消費電力。 圖1 0、11為資訊處理裝置1移行至低電力模態，數位

200409466 五、發明說明（14) 型PLL電路10停止時之流程圖。圖1〇為資 至低電力模態時之流程圖。m ^# 士 衣置1秒π 力模態回復時之流程圖圖11為貝“理裝置1由低電 於圖10，於資訊處理梦^ . (步驟SI)，CPU12分別由倍頻電路2二'力模態被指示時 數位計數㈣、44 Μ㈣步電路22之 ς9Λ夕尨ΓΡΤΜ9人二 匯流排18讀出計數值（步驟 )之後CPU12，丨由内部匯流排18將讀出之計數值寫入記 憶部1 3 (步驟S3 )。 ㈤ < 冲數值寫入圯 -定^吏位準Τ出2Γ輸;至選擇電路16之時脈選擇信號sel :二二=與此對應地，選擇電㈣以基準時 脈REF.CLK作為輸出時脈PHI輸出（步驟s 對數位型PLL電路10輸出動作之停止指令（步驟^㈣12 於圖11，當低電力模態之解除被指 將入ΥΛ模態移行時記憶於記憶部13之=』由記 ，邛〗丨由内邛匯流排18讀出（步驟S12)。之後，cpni?蔣 讀出之計數值介由内部匯流排丨8分別寫入倍頻電路別相 位同步電路22之數位計數器32、44 (步驟S13)。 〔+驟HCPU1f對數位型PU電路1〇輸出動作開始指令 4)。之後，CPU12將輸出至選擇電路16之時脈選擇 仏唬SEL設定為H位準輸出之，選擇電路16以以乙時脈、 PLL-0UT作為輸出時脈ΡΗΙ輸出（步驟S15) 〇 义 如上述，於低電力模態，數位型PLL電路1 〇 一曰 亦可縮短鎖定時間’因此由低電—力：態 口復之動作變快，可以減少回復動作之消費電力。 第18頁 2gK-5827-PF(Nl);Ahddub.ptd 200409466 五、發明說明（15) 圖12為基準時脈REF.CLK之頻率變更時之流程圖。 於圖12，基準時脈REF.CLK之頻 (頻牛=之數之位;十數器32介由内部匯流 V=」二ί PU12將輸出至選擇電路16之時脈選擇 2 JSEL权疋為L位準輸出之’與此 基準時脈REF. CLK作為輸出時脈ΡΗΙ輪出（步驟s22)電路1 6 欲變更基準時脈REF CLK之艏、玄η士/ Λ #严邡1 q入山如* · 之頻率日寸（步驟S23)，CPU12 m?"由内部匯流排18讀出運算式 更後之計數值，使用該運算式算出頻率變更後 « (步驟S24)。該運算式如以下式（1)所示，

Xl = t X i/ Ad-t/ Δά +i x a · · · · •⑴ 其中「xl」為頻率變更後之計數值;L 為「〇」時之倍數時脈N-0UT之半週期，「· 為片數值 後之週期與頻率變更前之週期之比，「」^頻率變更 一時之數位計數器之延遲線之延遲時間之增加為^十，數值加 為由數位计數器32讀出之頻率變更前之叶數值刀 &」 式（1)係如下被導出，頻率變更前 數時脈N-OUT之週期Ta、Tb分別f項率、交更後之倍 (3)。 iD刀別表不如以下式（2)、式

Ta = 2(t+a Δά) · · · · .(2)

Tb=2(t+xlAd)· · · · .(3) 其中，i = Tb/Ta，因此式（i)可以被導出。 該式（1 )可由使用資訊處理裝置1 計。因此，用戶於實際使用狀態可:以程式設 A碉整〶數或式（1)本

200409466 五、發明說明（16) 身，可以實現具彈性，且高精確度之計數值設定 ;γ驟S 2 4，C P U1 2算出計數值後，介由内部匯流排1 8 二倍頻電路2。之數位計數器32寫入算出之計數值(步： s U12將輸出至選擇電路16之時脈選擇信號 ^又疋為H位準，與此對應地，選擇電路16以PLL時脈 L 〇UT作為輪出時脈PHI予以輸出（步驟S26)。 不進行上述精禮、運鼻，例如頻率變更為1 / 2時， =2數將二更介前之計數值設為2倍並設定於倍頻電路20之數 伍4歡器J Z亦可。 —日士 =上ί!=使基準時脈REF.CLK被變更時，藉由縮短鎖 疋％間，則基準時脈REF.CLK之變更可於短時間完成， 以減少頻率變更動作所要電力。 圖1 3為倍數比變更時之流程圖。 於圖13，倍數比變更前，cpui2由倍頻電路2〇之數位 計數器32介由内部匯流排18讀出計數值（步驟s3i)。之 丨將輸出至選擇電路16之時脈選擇信舰設定為 於ϊΐ對應地’選擇電路16以基準時脈‘ REF. CLK作為輸出時脈ΡΗΙ予以輪出（步驟S32)。 欲變更倍數比時（步驟S33)，CPU12由記 = 算式用於計算倍數比變更後之計：值， x2 = t/( j 觸一t/△(! +a/j · · · ••⑷ 其中「x2」為倍數比變更後之計數值，「】」為頻率

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五、發明說明（17) 變更後之倍數比與頻率變更前之倍數比之比，「a」為由 數位計數器3 2讀出之倍數比變更前之計數值。 式（4 )係如下被導出，倍數比變更前及倍數比變更後 之倍數時脈N-0UT之週期Tc、Tb分別表示如以下式（5)、 (6)。 、式

Tc = 2( t +a Ad).....( 5 )

Td = 2(t+x2 △(!).....( 6 ) 其中’變更前之倍數比為n，變更後之倍數比為N時

具備j = N/n，Tc X n = Td X N(=基準時脈REF· CLK之週期） 之關係，因此式（4)可以導出。該式（4)亦和式（1)同樣可 由資訊處理裝置1之用戶以程式寫入。 7 於步驟S34，CPU1 2算出計數值後，介由内部匯流排1 對倍頻電路20之數位計數器32寫入算出之計數值（步驟 S3 5)之後，CPU12將輸出至選擇電路16之時脈選擇信號 SEL設定為Η位準，與此對應地，選擇電路16#pLL時^〜 PLL-OUT作為輸出時脈phi予以輸出（步驟Mg)。 又，不進行上述精密運算，例如頻率變更為丨/ 2 CPU12將變更前之計數值設為2倍並設定於倍頻電路2〇之』 位計數器3 2亦可。 藉由縮短鎖定時間，則 間完成，可以減少頻率

如上述即使倍數比被變更時， 基準時脈REF· CLK之變更可於短時 變更動作所要電力。

產生電路，;cm 2構成控制f ^G構成_

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又，記憶部1 3 可由非揮發性可讀寫之記憶元件 ，、·，V 、-口 U I忍儿汁 ， 例 如快閃記憶體構成，但若於基準時脈之頻率及倍數比條件 一定之情況下使用資訊處理裝置丨，則計數值成為大略穩 定之一定值，因此記憶部13可由熔斷電路構成，藉由對馆 斷電路施予雷射微調而記憶計數值亦可。 又，上述說明中，數位型PLL電路1〇，係產生由基準 日寸脈REF· CLK之4倍頻率構成之pll時脈pll-OUT，但是倍數 比不限於4，可為較小或較大之倍數比。 口 # 如上述，依第1實施形態之資訊處理裝置1，數位型 PLL電路10之數位计數器之計數值可依用戶指示由適 當设定’可依數位型PLL電路1 〇之動作狀態變更進行彈性 之適當設定。因此，可使數位型PLL電路1〇之動作早期達 穩定化。 / (第2實施形態） 圖1 4為本發明第2實施形態之資訊處理裝置之重要部 分概略說明之功能方塊圖。 於圖14，資訊處理裝置1 a，係除第J實施形態之資訊 處理裝置1之構成以外，另具備：數位型PLL電路丨丨〇，

CPU112 ’周邊電路114，及選擇電路116。數位型pu電路 11 0則包含··倍頻電路1 2 0，及相位同步電路1 2 2。 該資訊處理裝置1 A，為搭載2個CPU之多重微處理器系 統，和C P U1 2、11 2對應地分別具備獨立之數位型p [[電路 1 0、1 1 0 ° CPU 112、選擇電路116、倍頻電路12〇及相位同 步電路1 22分別對應CPU1 2、選擇電路μ、倍頻電路2〇及相

200409466 五、發明說明（19) 位同步電路2 2被設置，電路構成亦相同。倍頻電路丨2 〇、 相位同步電路122、CPU112及周邊電路1 14，和倍頻電路 20、相位同步電路22、CPU1 2、周邊電路1 4及記憶部1 3同 日守連接於共通之内部匯流排1 8，可以互相進行資料之授 受。 數位型PLL電路10和數位型pll電路11〇，係形成於同 石夕基板上，以同一製程製造，因此，兩電路之電路特性 大略一致，於兩電路中之倍數比設定為相同時，兩電路中 之計數值成為大略同一值。

於第2實施形態之資訊處理裝置1A，可由一方之cpiJ讀 出另一方CPU側之數位型PLL電路之計數值，或由一方之 CPU對另一方CPU側之數位型pll電路設定計數值。例如 CPU12、112以不同動作頻率動作時，欲將cpui 12之動作頻 率變更為CPU12之動作頻率時，CPU12係讀出數位型PLL電 路1 〇之計數值’將讀出之計數值設定於數位型pLL電路 110 〇 又’數位型PLL電路10動作，停止之數位型pLL電路 110開始動作時，CPU12係讀出數位型PLL電路10之計數 值’將讀出之計數值設定於數位型pLL電路丨丨〇。

又’CPU112讀出數位型pll電路1〇之計數值，CPU112 將讀出之計數值設定於數位型PLL電路丨丨〇亦可。 如上述’依第2實施形態之資訊處理裝置丨a，可將一 方數位型PLL電路之數位計數器之計數值設定於另一方數 位型PLL電路之數位計數器之計數值，因此數位型pLL電路

五、發明說明（20) 之動作條件變更時，銷 升，鎖定動作所要消可以縮短，處理性能可提 (第3實施形態）功費電力可以減少。 位計數訊處理裝置，數位魏l電路之數 之適當處理被執行。° 〈或下限被檢測出，異常迴避用 分概實:。形態之資訊處理裝置之重要部 檢測電#置A之構成中，另具有檢測電路24。 以:2内Λ匯流排18，介由内部匯流排18可 同步電路22:數器32之計數值以及相位 dj U pe ^ ^ .汁數的44之计數值。當檢測出計數值超 輸出二作；二t測電路24介由内部匯流排18對CPU1 2 ERR。 口乃… 夕’對外部端子（未圖示）輸出錯誤信號 §CPU12接受來自檢測電路24之中斷信號時可執行各 处理。例如CPU12可依中斷信號將時脈選擇信號SEL設為 L位準，將輸出時脈PHI由ΡΙΛ時脈pLL —〇υτ切換為基準時脈 REF. CLK又，可以變更倍數比而解除計數值之超出上限 亦即，超出上限時增大倍數比，冑出下限時減少 另外，CPU1 2可控制内部電源產生裝置或外部電源裝 置，變更或穩定電壓以使回復正常狀態。另外，於資訊處

II Μ}§ - 5827 - PF( Ν1); Ahddub. p t d 第24頁 200409466

理裝置1B外部具備冷卻爿 7令丨歧置時，CPU1 2可控制洽；gp駐罢你 溫度回復正常範圍，回彳t 」彺剌〜部衣置使 邊電路之一部分而控制冰恶♦丄 J 1了止周 κ、f ΓΡΠ1 9 #〜制扁費電力，可以回復正常狀態。 上述C P U1 2執亍之夂從士 m 丁 <各種處理可依用戶寫入之程式勃 行。亦即，該資訊處理梦w彳R夕田占叮、，益a ΓΡΙΠ 9 i^r ^ ^ 4ώ 、置B之用戶可以預先作成和上述 处里對應之程式，記憶於記憶部1 3。因 此，對於實際使用產生之各籀昱赍田白叮p| d 口 土<合禋吳吊用戶可採取各種斟笛 可實現泛用性高之系統。 +種對束， 圖1 6為圖1 5之資訊處理裝置之變形例之圖。

、於圖16，資訊處理裝置1C，係於資訊處理裝置16之 成中，另具有檢測電路24A用於取代檢測電路24。檢測雷 路24A，係直接接於倍頻電路2〇、相位同步電路22及、 CPU12。檢測電路24A之功能，係和資訊處理裝置1β 電路24相同。 ^列 又，於資訊處理裝置丨B、丨c具備檢測專用之檢測電路 用於間空數位計數器之計數值、檢測計數值之超出上限或 下限。但亦可構成為CPU12介由内部匯流排18及時取入計 數值’ C P U1 2常時間空計數值而檢測計數值之超出上限 下限。 ^ 如上述，依第3實施形態之資訊處理裝置丨B、1 ◦，檢 測結果可以檢測出數位型PLL電路1 〇之數位計數器之超^ 上限或下限，依用戶指示CPU12可以執行迴避異常之處 理，數位型PLL電路10之誤動作可以防止。 又，超出上限或下限之情況產生時，可對外部通知

200409466 五、發明說明（22) 因此可以檢測出數位型Pu電路1〇之異 > 之處置。 、 了以施予適當 (第4實施形態） 、於第4實施形態，倍頻電路產生之， 被計數，由該時脈數算出設定於數位計"數器之^ ^衝數 止前之計純$ 作停 定於數位計數器。 字適*之计數值設 圖17為本發明第4實施形態之資訊處理裝 分概略說明之功能方塊圖。 要4 产理=卩？訊處理裝置1D，係於第1實施形態之資m 衣置之構成中，另具有脈衝計數器60，具有倍頻雷 路20A用於取代倍頻電路2〇。 電 L頻電路2GA ’具備第1實施形態之倍頻電路2Q具有 3 ”另Λ’當由CPU12介由内部匯流排18接受計數器固 疋佗#^1)[時，將數位型15匕電路之計數值固定而產生振 盪，輸出倍數時脈N-OUT 〇 x 七脈衝計數器60接於倍頻電路20A之輸出節點及内部匯 机排18。脈衝計數器60，係接受倍數時脈N-OUT計數脈衝 數’ >π由内部匯流排1 8將脈衝計數值輸出於CPU1 2。 】於資訊處理裝置1D，在系統起動後或重置後，於數位 型PLL電路之動作開始前，CPU1 2介由内部匯流排1 8將倍頻 電路2jA之計數器固定信號ηχ設為η位準、輸出之。脈衝 計數器60則接受倍頻電路20Α中計數值被固定照太下振盪

I m 第26頁 |p.5827-PF(Nl)；Ahddub.ptd 200409466 五、發明說明（23) ~ 產生之倍數時脈N-OUT，計數基準時脈期之倍 數時脈N-OUT之脈衝數。脈衝計數器6〇將該脈衝計數值介 由内部匯流排18輸出於CPU12。 當接受脈衝計數值時，CPU12由記憶部13介由内部匯 流排18讀出後述之運算式（7)，使用脈衝計數值算出倍頻 電路20A之數位計數器設定之初期計數值。之後，cpui2介 由内部匯流排1 8將算出之初期計數值輸出於倍頻電路 20A，並且將以Η位準輸出之計數器固定信號FIX設為乙 準。

運算初期計數值之運算式表示於以下之式（？）， x3= a/nx ........(7) a = t / Δά.....(8 ) 其中「x3」為初期計數值，rc」為計數脈衝數， 「t」為計數值為「〇」時之倍數時脈n —⑽丁之半週期， 「Ad」為計數值加一時之數位計數器之延遲線之延遲時 間之增加分，「η」為倍數比。 式（7)係如下被導出，基準時脈REFCLK及鎖定後之俨 數時脈N-OUT之週期Te、Tf分別表示如以下之式（9)、式口 (10)。

Te=2xtxc.....(9)

Tf = 2(t +x3 △(!) · · · · · ( i〇) 其中，Te=Tfxn，因此式（7)可以被導出。 該式（7)可由使用資訊處理裝置1之用戶自行以程式設 計。因此，用戶於實際使用狀態可以調整常數或式（7 )本

200409466 五、發明說明（24) 身，可以實現具彈性，且高精確度之計數值設定。 又’不進彳于上述精密運算，例如倍數比為4而使數位 型PLL電路10A振盪時，基準時脈REF.CLK1週期之倍數時脈 N-0UT之脈衝數為8個脈衝時，將計數值設為現在之2倍設 定於倍頻電路2 0 A之數位計數器亦可。 圖1 8為圖1 7之倍頻電路2 0 A之功能說明用之功能方塊 圖。 於圖18，倍頻電路20A，係於圖2之第1實施形態之倍 頻電路20之構成中，另包含：〇R閘（或閘、AND閘（及 閘）5 2、5 4、及反相器5 8。 AND閘52，係運算反相器58及相位比較器34之輸出信 號之邏輯積而輸出之。AND閘54，係進行反相器58及控制 器40之輸出信號之邏輯積運算，以該運算結果作為信號 DL_SET輸出之。0R閘56，係進行控制器4〇之輸出信號及計 數器固定信號F I X之邏輯和運算，以該運算結果作為信號 DL-ACT輸出之。反相器58則輸出計數器固定信號FIX之反 轉信號。 於倍頻電路20A，當由CPU12介由内部匯流排Μ接受之 计數|§固定信號F I X成為Η位準時，AND閘5 2之輸出信號不 受相位比較器34之輸出信號影響而成為L位準，相^比°較 器34之輸出信號被遮斷，數位計數器32之計數值被固定。 又，AND閘54及OR閘56之輸出信號，亦即信號DL — SET及信 號DL-ACT分別成為L·位準及Η位準，延遲線3〇、卯閘36、 AND閘38及反相器Ivl構成之環型振盪器產生振盈。

200409466 五、發明說明（25) 又，上述資訊處理梦 .^ M ^ n± , M ^ ^ U ^ 里衣置於冋一系統内以同一頻率使用 T數位汁數态之計數值大略為一定。因&，脈 60-度：試之值以非揮發性記憶於記憶部13，則於 $開始時使用該值即可’脈衝計數器60不必進行新的計 月兄下 σ己憶部1 3除上述之快閃記情體之禮成 以外，可以熔斷電路槿# #丄兩^ 「心體之構成 电格構成，猎由雷射微調熔斷電路 斷元件使記憶計測之外盤枯介π ^ L r同电峪π之成 痒、日丨…々从、L冲數值亦可’依此則將脈衝計數器6 0

I 一又以疋之值以非揮發性記憶，則可以不必進行新的 測。 如亡述，依第4實施形態之資訊處理裝置1 D，使用脈 衝計數器60計測之脈衝計數值進行適當之計數值運算，故 系統起動後可使數位型PLL電路10之動作早期達穩定化， 可減少鎖定動作時之消費電力。 圖1 9為本發明第5實施形態之資訊處理裝置之重要部 分概略說明之功能方塊圖。 於圖19，資訊處理裝置υο具備：dll電路152， CPU154，記憶部156 ’周邊電路158，緩衝器16〇，檢測電 路162，及内部匯流排丨64。DLL電路152則包含：延遲線 1 6 6，數位計數器1 6 8，及相位比較器1 7 0。 DLL電路152，其和第1實施形態之相位同步電路22之 間僅輸出入信號有差異，其他電路構成則相同。亦即，延

遲線1 6 6 ’係接受内部時脈i n t · C L K ’使内部時脈丨n t c L K 延遲由數位計數器1 68接受之延遲信號/WL所限定之延遲時

,.2〇i5-5827-PF(Nl) ;Ahddub.ptd 第29頁 200409466 五、發明說明（26) 藝 間之後產生糸統時脈S Y S · C L K輸出於外部電路1 8 〇。 又，數位計數器1 6 8，係依相位比較器丨7 〇之比較結果 增減計數值，對延遲線166輸出延遲信號/WL用於限定延遲 ‘ 線166之延遲量。又，數位計數器丨68，接於内部匯流排 1 6 4 ’係依CPU 1 5 4之指示對内部匯流排丨6 4輸出計數值，另 外將由C P U1 5 4介由内部匯流排1 6 4接受之計數值設定於内 部。

相位比較器1 7 0，係比較由外部電路丨8 〇接受之系統時 脈SYS.CLK之相位與被供至CPU154及周邊電路158之内部時 脈信號之相位’相位超前時對數位計數器3 2輸出計數值之 加法指令，相位落後時對數位計數器32輸出計數值之減法 指令。 周邊電路158 ’係表示圖19之〇1^電路152、CPU154、 記憶部1 5 6、緩衝器1 6 0及檢測電路丨6 2以外之該資訊處理 裝置150之其他電路。 ' 記憶部1 5 6 ’係以非揮發性可讀寫記憶元件構成，例 如以快閃記憶體構成，記憶部丨56，係記憶cpui 54由數位 計數器1 68讀出之計數值。記憶部丨56亦記憶cpul 54算出之 計數值之運算式。 檢測電路1 6 2 ’係介由内部匯流排丨6 4可以及時監控數 位s十數器1 6 8之計數值。當檢測出計數值超出上限或下限 時’檢測電路162介由内部匯流排丨64對cpui54輸出中斷信 號。另外，對外部電路18〇輸出錯誤信號ERR。 CPU 1 54 ’係介由内部匯流排164進行和數位計數器

200409466 五、發明說明（27) 168、記憶部156及檢測電路162間之資料授受。cpul54， 係以特定時序由數位計數器1 6 8介由内部匯流排1 6 4讀出計 數值’必要時介由内部匯流排1 64將讀出之計數值寫入記 憶部156 〇CPU154，於DLL電路152之鎖定動作時，係將由 記憶部156介由内部匯流排164讀出之計數值，或由記憶部 156介由内部匯流排164讀出之特定運算式所算出之計數 值，介由内部匯流排1 64設定於數位計數器丨68。

當CPU1 54接受來自檢測電路1 6 2之中斷信號時可執行 各種處理。例如CPU1 54可控制内部電源產生裝置或外部電 源裝置，變更或穩定電壓以使回復正常狀態。另外，於資 訊處理裝置150外部具備冷卻裝置時，cpui54可控制冷卻 裝置使溫度回復正常範圍’回復正常狀態。 U1 5 4可 停止周邊電糊之一部分而控制消費電7可=正 常狀態。 上述執打之特特運算及各種處理可依用戶寫入之程式 執行。亦即，該資訊處理裝置丨5〇之用戶可以預先作成和 上述CPU1 54執行之特定運算及各種處理對應之程式，記憶 於記憶部156。因此，可以對應實際使用狀態進行設定或 各種對策，可實現泛用性高之系統。

抑内部匯流排164，係接於CPU154、記憶部156、數位計 數器168及檢測電路162，於各電路間進行資料之授受。 資訊處理裝置150之動作規格被固定，鎖定狀態中之 位計數器之計數值某種程度預先了解之情況下，將該計 數值記憶於記憶部156，於系統起動後或者重置後由

200409466 五、發明說明（28) =2=。記憶部156記憶之料數值，設定純位計數 又’資訊處理裝置150移行至低電力模態，dll電路 之後由低電力模態回復時’或者内部時脈W.CLK 被交更日寸，資訊處理裝置15〇分別執行和圖ι〇、Η及^所 =第1實㈣態之數位型PLL電路10之動作流程圖相 作0 /又’搭載貧訊處理裝置15〇之系統，例如使用記憶卡 二糸統等之情況下，因記憶卡裝著之有無而變化外部電路 180之容量時，系統時脈SYSCU之相位將變化，故 鎖定DLL電路152。 又 於該資訊處理裝置150，記憶卡之裝卸等導致外部電 路180之容量較大變化時，cpui54會由數位計數器168介由 内部匯流排164讀出變化前之計數值，將該計數值記憔於 記憶部156。之後記憶卡再度被裝卸、外部電路18〇之容量 回復原來時，CPU1 54將由記憶部156讀出變化前記憶之叫里 數值，介由内部匯流排164對數位計數器168輸出該計數 值0 又，如上述記憶卡裝卸之情況等外部電路1 8 〇之容量 變化某種程度被決定時，大多數情況下外部電路丨8 〇之容 量變化前後之計數值某種程度會被了解。因此，可由 CPU 1 54檢測出記憶卡之裝卸，由記憶部丨56讀出預先記憶 之計數值設定於數位計數器丨68，或者依記憶卡裝卸之^ 量變化前之計數值，使用特定函數由CPU154算出容量變化

200409466 五、發明說明（29) " ' 後之計數值設定於數位計數器1 6 8亦可。 依此則，記憶卡之裝卸頻繁進行之情況下，可以縮短 記憶卡之裝卸後鎖定動作需要之等待時間，可 處理 能及鎖定動作需要之消費電力。 又’資訊處理裝置中存在多數DLL電路時，和數位 PLL電路之第2實施形態同樣，將處於鎖定狀態之犯電路 之計數值設定於欲鎖定之另一 DLL電路亦可。依此者 另：DLL電路之動作條件變更時，可縮短鎖定時間：可‘ 升處理性能，可減少鎖定動作需要之消費電力。 又’上述第5貝施形態中 雷敗乂么 S 一但是以外部供給t系 s"U1c；K?^u"8 ^ ^ Λ .V " SYS· CLK而使用DLL電路之情況下，亦同樣 如上述，依第5實施形態之資訊處 路152之數位計數器之計數值可依 DLL電 設定，可依DLL電路152之動作狀態 曰不由fPU1 54適當 定。因此，可使DLL電路152之動作早期、性之適當設 上述係依實施形態說明本發明，作穩定化。 述實施形態、，在不脫離本發.明 ；=明f不限於上 屏况下可做各種變更。

200409466 圖式簡單綱 ' ' ' 圖1係本發明第1實施形態之資訊處理裝置之重要部分 概略說明之功能方塊圖。 圖2係圖1之倍頻電路之說明用之功能方塊圖。 圖3係圖1之相位同步電路之說明用之功能方塊圖。 圖4係圖2、3之延遲線之構成電路圖。 圖5係圖4之延遲元件之構成電路圖。 圖6係計數值未被CPU設定時之倍頻電路之動作說明之 動作波形圖。 圖7係計數值被CPU設定時之倍頻電路之動作說明之 作波形圖。 口 圖8係計數值未被CPU設定時之相位同步電路之動作說 明之動作波形圖。 ΰ 圖9係计數值被C P U設定時之相位同步電路之動作說明 之動作波形圖。 圖1 0係資訊處理裝置移行至低電力模態時之流程圖。 圖11係資訊處理裝置由低電力模態回復時之流程圖。 圖1 2係基準時脈之頻率被變更時之流程圖。 圖1 3係倍數比被變更時之流程圖。 圖1 4係本發明第2實施形態之資訊處理裝置之重要部 分概略說明之功能方塊圖。 圖1 5係本發明第3實施形態之資訊處理裝置之重要部 分概略說明之功能方塊圖。 圖1 6係圖1 5之資訊處理裝置之變形例之圖。 圖1 7係本發明第4實施形態之資訊處理裝置之重要部

選夕-5827-PF(Nl);Ahddub.ptd 第 34 頁 200409466 圖式簡單說明 分概略說明之功能方塊圖。 _ 圖1 8係圖1 7之倍頻電路之功能說明用之功能方塊圖。 圖1 9係本發明第5實施形態之資訊處理裝置之重要部 1 分概略說明之功能方塊圖。 * (符號說明） 12、112、154〜CPU ; 13、156〜記憶部； 14、114、158〜周邊電路；16、116〜選擇電路； 18、164〜内部匯流排； 20、20A、120〜倍頻電路； 22、1 22〜相位同步電路；24、24A〜檢測電路； . 1、1A-1D、150〜資訊處理裝置； 10、10A、1 10〜數位型PLL電路。

，,r2Q75-5827-PF(Nl);Ahddub.ptd 第 35 頁

Claims (1)

1. 200409466 六、申請專利範圍 1 · 一種資訊處理裝置，包 時脈信號產生電路，用上仆 週期，而產生和基準時脈信萝文化振盪之時脈信號之振盪 時脈信號；及 ^具備相同或倍數頻率之内部 控制電路，用於依來自外 々 值設定於上述時脈信號產生電路之第1指不，而將第1初期 上述時脈信號產生電路包括·’ 第1計數器，其由上述控舍 ^ 以該第1初期值作為第丨初期〃路接受上述第1初期值， 上述時脈信號之振盪週期的第而調整、輸出用以限定 振盪電路，其由上述第J數。f j及 依上2述，二數r振盈產生1:二=述第1計數值’ 控制-中上述 時：係以停止前由上述第i計數器之止作 述第1初期值而設定於上述第丨計數器。 作為上 3·如申請專利範圍第1項之資訊處理裝置，其中上、十、 =c w m 1之頻率變更時’係依據變 更則由上述弟1計數器讀出之第1計數值以及變更前 述基準時脈信號之頻率’算出上述第1初期值，將上述算 出之第1初期值設定於上述第丨計數器。 异 4·如申請專利範圍第1項之資訊處理裝置，其中上 控制電路，當上述基準時脈信號與上述内部時脈信號間之 倍數比變更時，係依據變更前由上述第1計數器讀出"之3第j

   - 5827 - PF( Nl); Ahddub. p t d

   六、申請專利範-------- 計數值以 i 上述算出=更4後之倍數比，算出上述第1初期值，將 5如^弟1初期值設定於上述第1計數器。 有檢測電°^請專利範圍第1項之資訊處理裝置，其中另具 特定範圍外，’用於檢測出上述第1計數器之第1計數值超出 上述押並將該檢測結果通知上述控制電路； 内部時脈電路，當接受上述檢測結果時，係取代上述 之動作時脈用上述基準時脈信號作為該資訊處理裝置 有檢測ΐ ^請專利範圍第1項之資訊處理裝置，其中另具 特定範圍外，=於檢測出上述第1計數器之第1計數值超出 上述控制電η:結果通知上述控制電路； •苟上述特定範圍内。

   基準時脈信於盘u、’、§接叉上述檢測結果時，係變更上述 1計數值變述内部時脈信號間之倍數比以使上述第 又传上述姓令钕 項之資訊處理裝置，其中另具

   糸依上述脈衝計數器於特定期間内計數 上述第1初期值，將上述第1初期值設定 申睛專利範圍第1項之 數器，用 8.如申晴專利範圍第7 兮口

   項之資訊處理裝置，其中另具 析上述鼻出之第1初期值寫入上述記 &時或重置時將由上述記憶電路讀出之 於上述第1計數器。

   第37頁 ZUU4Uy4()6 六、申請專利範圍 時脈9信：之資訊處理裝置，其中上述 同步於上述基準時脈信號之相位； 設定於上i : ί ί係依來自外部之第2指示將第2初期值另 上述相位同步電路； 上述相位同步電路包括·· 述基之=比較上述内部時脈信號之相位與上 路之Γ::較器”用及於上接 為第2初期計數。值/上述/相期值，以上述第2初期值作 數值用以限定由上述//電相路位接比較結果調整、輸出第2計 及 迩振i電路接受之時脈信號之延遲量； 可變延遲電路，並 值，依上述第2計數值延€由1述振受亡述第2計數 號而輪出上述内部時脈信號。、…路接受之時脈信 I 〇 ·如申請專利範圍第9項之資訊狀 控制電路，當上述時脈信齋上衣 ，/、中上述 時，係以停止前由上述數器#停止之後再度動作 述第2初期值而設定於上述第2計數^出之第2言十數值作為上 II ·如申請專利範圍第9項之資 括另-個時脈信號產生電路，用於變：匕其中另包 信號之振盤週期，而產生和振盪之另—個時脈 倍數頻率之另—個内部時脈^脈信號具備相同或 第38頁 |0I5-5827-PF(Nl)；Ahddub.ptd 200409466 六、申請專利範圍 *上述控制電路係依來自外 及第4初期值分别設定於上述另及第j指示，而將第 上述另一個時脈信號產生二，信號產生電路； 第3計數器，其由上述控制電電路路另接外包括·· 另另號之振盈週二^ 數值，依上述第m ,迚第3叶數器接受上述第3計 號；及 ^3s十數值而振盈產生上述另—個時= 個相位同步電路，用於使上 號之相位同步於上述基準時脈信；之^了個内部時脈信 上述另一個相位同步電路包括·· 另 個相位比較器，用於比較上述另 , 號之相位與上述基準時脈信號之相位f另一個内部時脈信 上述’用於接受來自上述另—個相位比較器及 第4初,相位比較結果及上述第4初期值，以上述 敫、鈐φ J乍為第4初期計數值，依上述相位比較結果調 出弟4計數值用以限定由上述另—個振盪電路接受 之力一個時脈信號之延遲量；及 另一個可變延遲電路，其由上述第4計數器接受上述 第4/十數值，依上述第4計數值延遲由上述另一個振盈電路 接受之另一個時脈信號而輸出上述另一個内部時脈信號； _上述控制電路，當上述另一個時脈信號產生電路之動 作0又疋變更為和上述時脈信號產生電路相同條件時，係依 f^Z5-5827-PF(Nl)；Ahddub.ptd 第39頁 200409466 、申請專利範圍 —— ，由上述第1計數器讀出之第1計數值算出變更後之 初靠’一將上述算出之第3初期值設定於上述第3 以變更前由上述第2計數器讀出之第2計數 上述弟4初期值設定於上述第4計數器。 勺 括$12 ·徊如士申/青專利範圍第1項之資訊處理裝置，其中另包 產生電路，用於變化振盪之另-個時脈 倍數頻率之另-個内部時基準時脈信號具備相同或 上述控制電路係依來自外 二收给〇 值設定於上述另一個時脈信…而將第2初期 $2述Λ·:個時甘脈信號產生電路另外包括： 以該第2初期：作；=控+制電路接受上述第2初期值， 上述另-個時脈Λ2ΓΓ 而調整、輸出用以限定 另-個振以之；：=2=數值4 數值，依上述第2計數信;^上述第2计數器接受上述第2計 號； 弟乂十數值而振盪產生上述另一個時脈信 上述揑制電路 作設定變更為和上述日;晰^ Γ 一個日f脈信號產生電路之^ 據變更前由上述第丨虎產生電路相同條件時，係供 上述第2初期i，將1 f讀出之第1計數值算出變更後々 計數器。 、α鼻出之第2初期值設定於上述第2 13. —種資訊處理裝 時脈信號延遲電路， 置，包括·· 用於延遲第1時脈信號使 上述第1

   第40頁 200409466 六、申請專利範圍 時脈信號之相位同步於第2時脈信號之相位；及 控制電路，其依來自外部之第丨指示將初期值設定於 上述時脈信號延遲電路； 上述時脈信號延遲電路包括·· 、f楚9相^比較器，用於比較上述第1時脈信號之相位與上 这弟2時脈信號之相位； 计數器，用於接受上述相位比較器及上述控制電路之 計I ^車乂、、°果及上述初期值，以上述初期值作為第1初期 上、f笛1 ^上述相位比較結果調整、輸出計數值用以限定 上遂第1時脈信號之延遲量；及 延遲電路，其由上述計數器接受上 上述计數值延遲上述第丄時脈信號。 数值依 上如申請專利範圍第u項之資訊處理裝置，"上 ，控制電路，當上述負荷電路之負荷電容 德、中上 何電容回復變化前之狀態時，係'以變化前由上=f述負 出之計數值作A 、+、、 你以爻化月j φ上述計數器讀 值作為上述仞期值而設定於上述計數 包括H申f專利範圍第13項之資訊處理裝置，盆中另 上述第3時脈信/之破^遲^路:於延遲第3時脈信號使 上述控制電U 第4時脈信號之相位； 值設定於上=:=部之第2指示將另-個初期 、、 〜力 個時脈信號延遲電路； 上述另一個時脈信號延遲電路包括： 另一個相位比較器，用於比較上 位與上述第4時脈信號之相位； 第3時脈信號之相

   ,2fl75-5827-PF(Nl);Ahddub.ptd 第41頁 200409466 六、申請專利範圍 另一個計數1§，用於接受上述另一個相位比較器及上 述控制電路之相位比較結果及上述另一個初期值，以上述 另一個初期值作為第2初期計數值，依上述相位比較結果 調整、輸出另一個計數值用以限定上述第3時脈信號之延 遲量；及 另一個可變延遲電路， 述另一個計數值，依上述另 信號； 其由上述另一個計數器接受上 一個計數值延遲上述第3時脈

   作設ίίί:;:二述：時脈信號延遲電路之重 變更前由上述十時脈信號延遲電路相同條件時，係 而設定於上述另—個計數器。 為上述另一個初期令