JP2919292B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2919292B2 JP2919292B2 JP7040184A JP4018495A JP2919292B2 JP 2919292 B2 JP2919292 B2 JP 2919292B2 JP 7040184 A JP7040184 A JP 7040184A JP 4018495 A JP4018495 A JP 4018495A JP 2919292 B2 JP2919292 B2 JP 2919292B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- semiconductor integrated
- integrated circuit
- wiring
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、高速で動作する半導体
集積回路に関し、特にその半導体集積回路から輻射され
る電磁波エネルギーを制御する半導体集積回路に関す
る。
集積回路に関し、特にその半導体集積回路から輻射され
る電磁波エネルギーを制御する半導体集積回路に関す
る。
【0002】
【従来の技術】近年、半導体集積回路の高速化、大規模
化にともない、その半導体集積回路より輻射される電磁
波による電子機器の誤動作が問題になっている。
化にともない、その半導体集積回路より輻射される電磁
波による電子機器の誤動作が問題になっている。
【0003】この問題に対して、図4に示す様な構成の
半導体集積回路より輻射される電磁波エネルギーを低減
する半導体集積回路1は、基本クロック信号を生成する
クロック生成回路2と、機能回路3と、クロック信号
4、クロック信号の反転信号5とを備える。
半導体集積回路より輻射される電磁波エネルギーを低減
する半導体集積回路1は、基本クロック信号を生成する
クロック生成回路2と、機能回路3と、クロック信号
4、クロック信号の反転信号5とを備える。
【0004】図5は、この半導体集積回路1の動作を説
明するためのタイミングチャートである。これらの図を
参照して従来例を説明する。半導体集積回路1に使用さ
れるクロック信号CKおよび反転クロック信号CKBは
逆位相(図5参照)の関係にあり、その時のそれぞれの
信号配線を流れる充放電電流ICKおよびICKBは充
電側をプラスとすると、それぞれの電流の最大値は、そ
れぞれの配線の負荷とそれを駆動するトランジスタの電
流供給能力に依存する。一般的には、それぞれの電流の
最大値は異なっている。
明するためのタイミングチャートである。これらの図を
参照して従来例を説明する。半導体集積回路1に使用さ
れるクロック信号CKおよび反転クロック信号CKBは
逆位相(図5参照)の関係にあり、その時のそれぞれの
信号配線を流れる充放電電流ICKおよびICKBは充
電側をプラスとすると、それぞれの電流の最大値は、そ
れぞれの配線の負荷とそれを駆動するトランジスタの電
流供給能力に依存する。一般的には、それぞれの電流の
最大値は異なっている。
【0005】そして、これらの電流で磁界が発生し、そ
れが電磁波となり他の電気回路へ影響を及ぼす。無限長
配線に流れる電流で近似すると、発生する磁界Hは H=(I/2πr) ここで、Iは配線を流れる電流で、rは配線からの距離
である。
れが電磁波となり他の電気回路へ影響を及ぼす。無限長
配線に流れる電流で近似すると、発生する磁界Hは H=(I/2πr) ここで、Iは配線を流れる電流で、rは配線からの距離
である。
【0006】電流ICKおよびICKBによる磁界HC
KおよびHCKBは、図5中でクロック信号CK、CK
Bの配線の距離に比べて、十分遠いところでは、クロッ
ク信号CKによる磁界HCKとクロック信号CKBによ
る磁界HCKBの和になるため、 HCK+HCKB=(1/2π)・(ICK+ICK
B) となり図5に示す値(HCK+HCKB)になる。
KおよびHCKBは、図5中でクロック信号CK、CK
Bの配線の距離に比べて、十分遠いところでは、クロッ
ク信号CKによる磁界HCKとクロック信号CKBによ
る磁界HCKBの和になるため、 HCK+HCKB=(1/2π)・(ICK+ICK
B) となり図5に示す値(HCK+HCKB)になる。
【0007】つまり、逆位相の関係にある信号を近接し
て配線することにより、それぞれの信号配線による磁界
が打ち消し合い、結果的にそれが半導体集積回路より輻
射される電磁波エネルギーの低減を実現している。
て配線することにより、それぞれの信号配線による磁界
が打ち消し合い、結果的にそれが半導体集積回路より輻
射される電磁波エネルギーの低減を実現している。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路から輻射される電磁波エネルギーの低減
方法では、半導体集積回路上の逆位相関係の信号を選び
出し、単にそれらを近接して配線しているだけである。
それ故、その対の信号配線の負荷が同じでない場合、ま
たは大電流のながれる信号配線で逆位相信号が無い場合
は、効果が不十分または、対策が出来ない問題点があ
る。
半導体集積回路から輻射される電磁波エネルギーの低減
方法では、半導体集積回路上の逆位相関係の信号を選び
出し、単にそれらを近接して配線しているだけである。
それ故、その対の信号配線の負荷が同じでない場合、ま
たは大電流のながれる信号配線で逆位相信号が無い場合
は、効果が不十分または、対策が出来ない問題点があ
る。
【0009】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に形成され、基本クロック信号および
前記基本クロック信号を反転した基本クロック反転信号
を生成するクロック生成回路と、前記基本クロック信号
で駆動される機能回路と、前記クロック生成回路と前記
機能回路とを接続し前記基本クロック信号を伝送する配
線と、前記基本クロック反転信号を伝送し、前記クロッ
ク生成回路から導出され、前記配線に近接して配置さ
れ、前記機能回路には接続されないダミー配線とを備え
る半導体集積回路において、前記ダミー配線は前記配線
の負荷容量に等しい容量値を有するダミー容量素子を備
える構成である。
は、半導体基板上に形成され、基本クロック信号および
前記基本クロック信号を反転した基本クロック反転信号
を生成するクロック生成回路と、前記基本クロック信号
で駆動される機能回路と、前記クロック生成回路と前記
機能回路とを接続し前記基本クロック信号を伝送する配
線と、前記基本クロック反転信号を伝送し、前記クロッ
ク生成回路から導出され、前記配線に近接して配置さ
れ、前記機能回路には接続されないダミー配線とを備え
る半導体集積回路において、前記ダミー配線は前記配線
の負荷容量に等しい容量値を有するダミー容量素子を備
える構成である。
【0010】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0011】図1は本発明に関連する技術の半導体集積
回路である。図2は図1に示す半導体集積回路の動作を
示めすタイミングチャートである。図中の記号で従来例
と同じ構成要素には、同じ参照符号を付記している。従
来例と異なるのは、クロック信号CKBの充放電電流I
CKBをクロック信号CKの充放電電流ICBと絶対値
が同じになるように、ダミー負荷容量Cdを追加してい
ることである。ダミー負荷容量Cdは、半導体集積回路
のマスク設計が終了した時点で各信号配線の負荷容量を
見積もることにより決定すれば、高い精度の調整を実現
できる。
回路である。図2は図1に示す半導体集積回路の動作を
示めすタイミングチャートである。図中の記号で従来例
と同じ構成要素には、同じ参照符号を付記している。従
来例と異なるのは、クロック信号CKBの充放電電流I
CKBをクロック信号CKの充放電電流ICBと絶対値
が同じになるように、ダミー負荷容量Cdを追加してい
ることである。ダミー負荷容量Cdは、半導体集積回路
のマスク設計が終了した時点で各信号配線の負荷容量を
見積もることにより決定すれば、高い精度の調整を実現
できる。
【0012】ダミー負荷容量Cdをつけた場合の各信号
配線の充放電電流ICKと充放電電流ICKBおよびそ
れによって発生する磁界HCKと磁界HCKBとは逆相
関係になる。クロック信号CKの充放電電流の最大値I
1とクロック信号CKBの充放電電流の最大値I2の絶
対値は同じで極性は逆であるから、磁界の和は0とな
る。
配線の充放電電流ICKと充放電電流ICKBおよびそ
れによって発生する磁界HCKと磁界HCKBとは逆相
関係になる。クロック信号CKの充放電電流の最大値I
1とクロック信号CKBの充放電電流の最大値I2の絶
対値は同じで極性は逆であるから、磁界の和は0とな
る。
【0013】図3は本発明の実施例である。この実施例
は、逆位相の信号線がない場合であり、クロック信号C
K1と、ダミーのクロック信号CDMとを有し、ダミー
のクロック信号CDMは、クロック信号CK1と逆位相
の関係にある。さらに、ダミー負荷容量Cd1およびダ
ミー負荷容量Cd2を有している。図中の記号で本発明
の関連する技術と同じものには、同じ符号を付記してい
る。
は、逆位相の信号線がない場合であり、クロック信号C
K1と、ダミーのクロック信号CDMとを有し、ダミー
のクロック信号CDMは、クロック信号CK1と逆位相
の関係にある。さらに、ダミー負荷容量Cd1およびダ
ミー負荷容量Cd2を有している。図中の記号で本発明
の関連する技術と同じものには、同じ符号を付記してい
る。
【0014】この実施例の場合、ダミーのクロック信号
CDMはクロック信号CK1と近接して配線される。ま
た、ダミー負荷容量Cd1、Cd2は、半導体集積回路
のマスク設計終了時に信号配線の負荷容量を見積もり、
反映させた値でなければならない。つまり、各信号の充
放電電流の絶対値が等しくなるように設定されなければ
ならない。この実施例は、ダミー負荷容量Cd1、Cd
2をつけた場合の各信号配線の充放電電流ICK,IC
KBおよびそれによって発生する磁界HCK、HCKB
は図2に示すようになる。クロック信号CKの充放電電
流の最大値I1とクロック信号CKBの充放電電流の最
大値I2の絶対値は同じで極性は逆であるから、磁界の
和は0となる。
CDMはクロック信号CK1と近接して配線される。ま
た、ダミー負荷容量Cd1、Cd2は、半導体集積回路
のマスク設計終了時に信号配線の負荷容量を見積もり、
反映させた値でなければならない。つまり、各信号の充
放電電流の絶対値が等しくなるように設定されなければ
ならない。この実施例は、ダミー負荷容量Cd1、Cd
2をつけた場合の各信号配線の充放電電流ICK,IC
KBおよびそれによって発生する磁界HCK、HCKB
は図2に示すようになる。クロック信号CKの充放電電
流の最大値I1とクロック信号CKBの充放電電流の最
大値I2の絶対値は同じで極性は逆であるから、磁界の
和は0となる。
【0015】
【発明の効果】以上説明したように本発明は、逆位相の
信号配線、ダミー負荷容量またはダミー信号配線を用い
ることで、信号配線を流れる電流によって発生する磁界
を高精度で相殺することができる。つまり、半導体集積
回路より輻射される電磁波エネルギーを低減できる効果
がある。
信号配線、ダミー負荷容量またはダミー信号配線を用い
ることで、信号配線を流れる電流によって発生する磁界
を高精度で相殺することができる。つまり、半導体集積
回路より輻射される電磁波エネルギーを低減できる効果
がある。
【0016】本実施例においては、クロック信号配線に
ついて説明したが、これに限らず比較的大きな電流が流
れる信号配線に適用すれば、充分な効果を得ることが出
来る。また、ダミー素子として、容量素子について説明
したが、流れる電流の性質に対応させてダミー素子に抵
抗素子、インダクタンス素子を用いても同じ効果を得る
ことが出来る。
ついて説明したが、これに限らず比較的大きな電流が流
れる信号配線に適用すれば、充分な効果を得ることが出
来る。また、ダミー素子として、容量素子について説明
したが、流れる電流の性質に対応させてダミー素子に抵
抗素子、インダクタンス素子を用いても同じ効果を得る
ことが出来る。
【図1】本発明に関連する技術の半導体集積回路のブロ
ック図である。
ック図である。
【図2】本発明の実施例の動作を説明するタイミングチ
ャートである。
ャートである。
【図3】本発明の実施例の半導体集積回路のブロックで
ある。
ある。
【図4】従来の半導体集積回路ブロック図である。
【図5】従来例の動作を説明するタイミングチャートで
ある。
ある。
1 半導体集積回路 2 クロック生成回路 3 機能回路 4 クロック信号CK 5 クロック信号CKB 6 クロック信号CK1 7 ダミークロック信号CDM Cd,Cd1,Cd2 ダミー負荷容量 ICK クロック信号CKの充放電電流 ICKB クロック信号CKBの充放電電流 HCK ICKによって発生する磁界 HCKB ICKBによって発生する磁界
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/82 H01L 21/822
Claims (1)
- 【請求項1】 半導体基板上に形成され、基本クロック
信号および前記基本クロック信号を反転した基本クロッ
ク反転信号を生成するクロック生成回路と、前記基本ク
ロック信号で駆動される機能回路と、前記クロック生成
回路と前記機能回路とを接続し前記基本クロック信号を
伝送する配線と、前記基本クロック反転信号を伝送し、
前記クロック生成回路から導出され、前記配線に近接し
て配置され、前記機能回路には接続されないダミー配線
とを備える半導体集積回路において、前記ダミー配線は
前記配線の負荷容量に等しい容量値を有するダミー容量
素子を備えることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7040184A JP2919292B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7040184A JP2919292B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08236704A JPH08236704A (ja) | 1996-09-13 |
JP2919292B2 true JP2919292B2 (ja) | 1999-07-12 |
Family
ID=12573704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7040184A Expired - Fee Related JP2919292B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2919292B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358644B1 (ko) * | 1999-01-05 | 2002-10-30 | 삼성전자 주식회사 | 듀얼 시프트 클록 배선을 가지는 액정 표시 장치 |
JP4404241B2 (ja) | 2002-02-12 | 2010-01-27 | ソニー株式会社 | 固体撮像装置およびその出力方法 |
KR101153950B1 (ko) | 2004-07-12 | 2012-06-08 | 애틀랜틱 이너셜 시스템스 리미티드 | 각속도 센서 |
JP2007201350A (ja) * | 2006-01-30 | 2007-08-09 | Sanyo Electric Co Ltd | 半導体集積回路 |
JP5173216B2 (ja) * | 2006-04-18 | 2013-04-03 | パナソニック株式会社 | 半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0332054A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | クロツク信号供給回路 |
JPH0430452A (ja) * | 1990-05-25 | 1992-02-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JPH056983A (ja) * | 1990-09-28 | 1993-01-14 | Kawasaki Steel Corp | 集積回路及びゲートアレイ用マスタチツプ |
-
1995
- 1995-02-28 JP JP7040184A patent/JP2919292B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08236704A (ja) | 1996-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5399996A (en) | Circuit and method for minimizing electromagnetic emissions | |
KR100288183B1 (ko) | 국부디스큐클럭발생기회로소자를이용한클럭분배네트워크 | |
JPS62231515A (ja) | 半導体集積回路 | |
JPH05136125A (ja) | クロツク配線及びクロツク配線を有する半導体集積回路装置 | |
JP2002215118A5 (ja) | ||
JP2919292B2 (ja) | 半導体集積回路 | |
JPS63238713A (ja) | 遅延回路 | |
JPH0661812A (ja) | デイジタル処理装置 | |
US20040086061A1 (en) | Multiple mode clock receiver | |
US5936449A (en) | Dynamic CMOS register with a self-tracking clock | |
JP2000058764A (ja) | 集積回路 | |
US7126380B2 (en) | Distributed clock generator for semiconductor devices and related methods of operating semiconductor devices | |
JPH09321591A (ja) | 相補型クロックシステム | |
JP2021064193A (ja) | 半導体装置 | |
JPH0470006A (ja) | Lsiの電源回路 | |
US5986492A (en) | Delay element for integrated circuits | |
Watkins | A low-power multiphase circuit technique | |
US6292411B1 (en) | Delay control circuit synchronous with clock signal | |
US5942951A (en) | Method and apparatus for reducing a noise differential in an electronic circuit | |
JP3123762B2 (ja) | 半導体装置 | |
JP2864101B2 (ja) | クロック信号配分方式 | |
JPH04216213A (ja) | 半導体集積回路 | |
JPH1197627A (ja) | 半導体集積回路およびそれを用いた電子装置 | |
JPH09153802A (ja) | 半導体集積回路 | |
JP3059767B2 (ja) | 混成集積回路の入力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |