JP2864101B2 - クロック信号配分方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速ディジタル装置、
特に高速コンピュータにおいてクロック信号を高速で供
給するクロック信号配分方式に関するものである。

【０００２】

【従来の技術】従来、種々のディジタルシステム、例え
ば大型コンピュータやスーパーコンピュータ等から小型
のコンピュータに到るまでの各種コンピュータシステム
では、クロック信号に基づいた同期動作を行う。これら
のシステムで高速動作を行うにはシステム内の各集積回
路内のフリップフロップに供給するクロックの位相を合
わせる必要があり、そのために種々の方法が用いられて
きた。図１に従来のクロック配分方式の概念図を示す。
ＣＧは、クロック発生回路であり、ＤＥＳ１はクロック
配分先であり、システムによりバックボードと呼ばれる
大きな回路基板であったり単にボードと呼ばれる回路基
板であったりモジュールと呼ばれる集積回路チップの集
合体であったり、場合によっては集積回路チップであ
る。Ａ１は、クロック受信用の増幅器またはバッファ回
路であり、ＤＥＳ２は更に下部のクロック配分先であ
り、回路基板であったり、集積回路モジュールであった
り、集積回路チップであったりする。Ａ２は、クロック
受信用のバッファ回路であり、Ｆは更に下部のクロック
配分先である。ＤＥＳ２が集積回路チップの場合、Ａ２
はチップ上のバッファ回路であり、Ｆは例えば最終的な
フリップフロップである。実際には、システムの複雑さ
に従って、このような階層的なクロック配分方式は更に
複雑にもなるし、逆に簡単にもなる。いずれにしろ、デ
ィジタルシステムでは、最終回路の位置でクロック信号
の位相がある（一般にはかなり小さい）許容範囲内に入
っている必要がある。

【０００３】ところで、最も単純なクロック配分方式で
は、クロックはその発生回路ＣＧから最終回路Ｆまで垂
れ流し的に送られる。この場合、最終回路Ｆに到達した
クロックの位相は、ＣＧを出た直後のクロックに比べ、
途中経過した経路の（例えば長さに依存した）遅延時間
や経過した増幅器またはバッファでの遅延時間だけ遅れ
る。信号経路の長さは最終回路が存在する場所により大
きく変わるし、バッファの遅延時間も個々のバッファ回
路により大きく変わる。（一般に、同一チップ内ではバ
ッファの遅延時間のばらつきは比較的小さいが、チップ
が異なればばらつきは大きくなる。）従って、このよう
な垂れ流し式の方式は、極く小さな低速のシステム以外
ではクロック信号の位相のずれが大きすぎて使いものに
ならない。

【０００４】そこで、クロック信号の位相調整のため
に、従来から種々の方法が取られてきた。最も単純な方
法は、各配分先、例えば図１のＤＥＳ１の入力点（また
はＡ１の出力点）でクロックを観測し、適当な遅延手段
をクロック線路に挿入して位相を合わせる方法である。
この方法では、基本的には人手で位相合わせをするた
め、調整箇所の個数は制限されまた精度もよくない。そ
こで、自動的に位相合わせをする方法も提案されてい
る。例えば、特願昭６３ー２３１５１６号にはクロック
信号伝送用の信号経路のほかに位相参照用の信号経路を
設け、参照用の信号を参照して自動的にクロックの位相
を調整するクロック配分方式が述べられている。この方
式を使用すると参照用の信号がきている範囲内では位相
補正が自動的に行われるが、この方法では参照用の経路
は図１の階層的なクロック配分方式でかなり上部の配分
先にしか配線できない。例えば、比較的小型の回路基板
内や集積回路チップ内では参照用信号による位相調整は
極めて困難である。従ってそこより下部の配分先に対し
ては配線長などを調整して（例えば配分先までの配線長
をすべて等しくする、いわゆる等長配線を行って）位相
を調整する必要がある。しかし、全配分先に等長配線を
行うとそのためのチップ面積増加は著しくコスト的に不
利であり、また集積回路の集積度が向上するにつれてチ
ップ上の配線の抵抗の増加が著しく、その結果ＣＲによ
る遅延時間のばらつきが増加し、等長配線でクロックの
位相を合わせることが非常に困難となってきている。

【０００５】また、別のアプローチからの、極めて位相
差の少ないクロック配分方式も提案されている。例え
ば、理化学研究所シンポジウム「ジョセフソン・エレク
トロニクス」（昭和５９年３月１６日）予稿集４８頁−
５１頁や、"Quantum FluxParametron Shit Registers C
locked by an Indutive Power DistributionNetwork an
d Errorless Operation of the QFP", IEEE Trans Appl
iedSuperconductivity, Vol.2, No.1, pp.26-32, March
1992 には、超低温における量子磁束パラメトロンに対
する励振信号（クロック信号）を超伝導体による伝送線
路上の定在波として供給する信号配分方式が述べられて
いる。この場合、伝送路は超伝導体で構成されているの
で抵抗による信号の減衰及びＣＲ等による位相遅れは考
える必要はない。しかし、室温における動作、特に高集
積の例えば半導体チップ上では、前述したように配線の
抵抗が非常に高くなり位相の回転及び信号の減衰が非常
に大きくなり、この定在波によるクロック配分方式はそ
のままでは実用にならない。

【０００６】

【発明が解決しようとする課題】以上述べたように、位
相参照用信号を用いるクロック自動位相補正方法はシス
テム末端の配分先までの位相調整に使用することは到底
不可能であるし、また、等長配線による位相合わせも物
理的且つコスト的に不可能である。そこで、本発明の目
的は、参照信号等、クロック信号自体以外の余分な信号
を使用しないで極めて位相のあったクロック信号を定在
波として供給するクロック信号配分方式を提供すること
である。また、クロック信号の位相の遅れ及び信号振幅
の減衰を補償したクロック信号配分方式を提供すること
も本発明の目的である。また、その結果として、例えば
半導体チップ上で、等長配線を行う必要無しに極めて位
相のあったクロックを各末端の配分先にまで供給するこ
とも、本発明の目的である。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明では以下の手段を採用している。

【０００８】まず、周期的クロック信号を定在波として
伝送する電磁伝送路線と増幅素子と周期的クロック信号
の位相を進める進相手段とを使用してクロック信号配分
方式を構成し、進相手段によってクロック信号の伝送位
相遅れと増幅器の増幅位相遅れを進相方向に補正してい
る。

【０００９】即ち、本発明ではクロック信号を定在波と
して伝送するので、伝送路に抵抗がなくまたバッファ回
路等の増幅素子が理想的で遅延（信号の位相の回転）が
なければ、全配分先でクロックはまったく同位相であ
る。しかし、室温の現実の世界では伝送線に抵抗が存在
し、またトランジスタでも信号の位相が回転する。そこ
で本発明では、クロック信号が周期的であるということ
を積極的に利用して信号の位相を進めている。図２に本
発明の進相手段の原理を示す。図２（ａ）は、例えばプ
リント回路基板上の配線とかトランジスタとかの遅延の
要因を最も簡単に近似したものである（例えばトランジ
スタは（ａ）と理想増幅器を組み合わせたもので最も簡
単に近似できる）。抵抗Ｒ１の値をＲ、静電容量Ｃ１の
値をＣとすると、周知のように周波数２πＣＲよりもか
なり低い周波数の信号に対しては位相の回転は小さい
が、周波数が２πＣＲになると位相は４５゜回転し、周
波数が更に高くなると位相は更に回転する。この回路に
クロック信号として矩形波を加えた場合は、遅延するだ
けでなく波形も崩れる。クロック信号として正弦波を加
えた場合は、位相が遅れるだけで正弦波は正弦波のまま
である（勿論電圧振幅には影響を受ける）。一方、正弦
波は例えば（ｂ）のような回路で位相を進めることがで
きる。従って、適当な値のＣとＲを用いると位相を調整
してやることができる。本発明ではクロックの周期性を
利用したこのような移相原理を利用する。

【００１０】また、本発明では図２（ａ）のＣ１及びＲ
１を負帰還などの技術を使用して実効的に小さくするこ
とで位相の遅れを極めて少なくしている。

【００１１】例えば、進相手段として、増幅素子の静電
容量性負荷に対する充放電電流を打ち消す電流を供給す
る回路と、該増幅素子の入出力電圧の差を検出増幅して
負帰還により入出力電圧差を減少させる負帰還増幅回路
とから構成することにより、増幅器の位相遅れを極めて
小さくしている。これは、実効的に容量負荷を低減して
いることに相当する。

【００１２】また、進相手段の１つとして、電磁伝送路
の抵抗による位相遅れを補償するため、伝送路に等価負
抵抗を付与する負抵抗回路を接続している。これは、実
効的に抵抗を低減していることに相当する。

【００１３】また、本発明では定在波が広範囲の配線長
にわたり存在可能なようにするため、電磁伝送路線と接
地体の間に等価負静電容量を付加する回路を接続してお
り、これにより路線上のクロック信号の位相速度を速
め、クロック信号波長を長くしている。また、この構成
に関連して、電磁伝送路線と接地体との間に保護導体を
配置し、等価負静電容量回路の一部を構成する増幅器の
出力を保護導体に接続することで、クロック信号の波長
を長くしている。これも、実効的にＣを低減することに
相当している。

【００１４】また、電磁伝送路線の一部及び、あるいは
保護導体の一部に１個または複数個の濾波回路が接続さ
れていて、電磁伝送路線の長さが１／４波長に相当する
周波数またはそれ以上の周波数の振動を減衰させるよう
になっていてもよい。

【００１５】また、電磁伝送路線と保護導体と増幅器と
からなるクロック信号伝送系として正相クロック用と負
相クロック用の２組の伝送系が備えられており、増幅器
は出力が入力とは逆相になるインバータであり、当該正
相用の増幅器はその入力を当該負相用電磁伝送路線にま
たその出力を当該正相用保護導体にそれぞれ接続され、
当該負相用の増幅器はその入力を当該正相用電磁伝送路
線にまたその出力を当該負相用保護導体にそれぞれ接続
されているようにしてもよい。

【００１６】

【作用】以上述べた本発明の構成を取ることにより、デ
ィジタルシステム全体に定在波によりクロックを供給で
き、システム末端のクロック配分先まで極めて位相の揃
ったクロックを供給できるようになる。

【００１７】

【実施例】図３は、本発明のクロック信号配分方式の最
も末端部分の実施例である。ＳＬ及びＳＬ１はクロック
を伝える電磁伝送路であり、遠端は開放端である。Ａは
進相手段を備えた増幅回路であり、Ｆはクロックの供給
を受ける例えばフリップフロップである。ＳＬ、ＳＬ１
が伝送路であることを明示するために、ＳＬ、ＳＬ１と
平行して接地体ＧＢ、ＧＢ１を示している。現在の技術
を使用した場合、図３の回路はすべて同一のチップ内に
収められるのがふつうであるので、その場合は伝送路線
ＳＬ、ＳＬ１はチップ上の配線（ストリップライン）で
構成されることになる。ＳＬ、ＳＬ１を伝わるクロック
は正弦波であり、定在波として伝送路ＳＬ、ＳＬ１を伝
わる。チップ上でクロックを給電する場合には伝送路線
上の任意の場所から給電できるようにしたいので、伝送
線上に定在波のノードをつくりたくない。そのために
は、伝送路の長さは短いほど良いが実用的には、例えば
λ／８（λは波長）以下である。（真空中では、周波数
１ＧＨｚに対してはλ／８＝３７．５ｍｍ、１０ＧＨｚ
に対しては３．７５ｍｍである。シリコン上ではこの１
／２〜１／３となる。）この場合、伝送路線上のクロッ
ク信号の振幅は伝送路上の位置により最大で cos（２π
／８）＝１／√２ だけ異なる。しかし、定在波の特徴
として伝送路線上のいたるところで位相はまったく同一
である。なお、差動信号としてクロックを給電する場合
は同様なクロック給電系が必要となるが、同じものを２
重にそろえればよい。

【００１８】図４は、ＣとＲによる進相回路と増幅回路
Ａとを組み合わせて図３の増幅回路を構成した最も簡単
な例であり、増幅器の位相遅れを進相回路で補償するよ
うにしている。しかし、この進相回路では、位相の進み
方は周波数に依存するし、また増幅器の位相遅れもチッ
プによりばらつくので正確な補償は難しい。なお、正弦
波を増幅する場合は増幅器の入力のレベルは出力のレベ
ルと一致している必要はないので段間接続に容量結合を
任意に使用できる。

【００１９】図５は、ＣＲによらずに負帰還により位相
補償をする実施例である。Ｒ３は負帰還をかけるための
抵抗、Ａ１は増幅回路（バッファ回路）、Ａ２は差動増
幅器である。伝送路線ＳＬ１の信号に比べてバッファ回
路の出力の位相が遅れていると増幅器Ａ２の出力からは
位相を進める信号が出て、位相補正がされる。この実施
例で使用するバッファ及び差動増幅器としてはどのよう
なものを使用しても良い。なお前述したように、クロッ
ク信号として正弦波を扱っているので段間の結合として
容量結合を任意に使用できるので、これらのバッファ回
路及び差動増幅器の入力、出力の電圧レベルは任意であ
る。

【００２０】図６は図５のバッファ回路としてエミッタ
フォロワを、また差動増幅器として最もポピュラーなト
ランジスタ対で構成した実施例である。図中ＶＢは適当
なバイアス電圧である。この例では容量結合はエミッタ
フォロワ出力に対して行っているが、勿論反対にＣ結合
を左側トランジスタの入力に対して行っても良い。ま
た、伝送線ＳＬ１とＳＬとでは電位が１Ｖ_BEだけずれて
いるが、電位を合わせることが必要なら適当に容量結合
を用いても良い。また、伝送線ＳＬは伝送線として示し
ているが勿論場合によっては集中定数の容量であっても
同じ効果を得ることができる。

【００２１】なお、以上の実施例ではトランジスタとし
てバイポーラトランジスタを使用する例を示すが、勿論
ＭＯＳトランジスタやＧａＡｓ等のＦＥＴであっても良
い。また、半導体とは限らず他の増幅素子を用いても同
様な構成を取ることができることは言うまでもなかろ
う。また、以下の実施例においてもバイポーラトランジ
スタを用いて説明するが、勿論他の任意の増幅素子を用
いても同様な回路を構成できる。

【００２２】図７は容量負荷Ｃ１１に対する充放電電流
を打ち消す回路の実施例を示す。Ｑ１，Ｉ１はバッファ
回路を構成するエミッタフォロワと電流源である。Ｃ１
１は負荷容量（分布または集中容量）である。充放電電
流打ち消し回路はＱ２、Ｑ３、Ｉ２、Ｉ３、Ｃ１２より
構成されている。今、入力電圧Ｖ_INが正の方向に変化し
たとする。この時出力Ｖ_OUTも正の方向に変化し負荷Ｃ
１１には充電電流が流れ る。周知のようにトランジス
タＱ１が流す過渡的な電流はトランジスタのｆ_Tに より
決まり、過渡電流が大きいほど応答が遅くなり信号の位
相の回転も大きくなる。Ｑ３はベース接地トランジスタ
でそのベースには一定のバイアス電圧Ｖ_Bが 与えられて
おり、信号が加わらなければ一定の電流が流れている。
Ｖ_INが正に変化するとエミッタフォロワＱ２が応答し、
Ｃ１２に充電電流が流れる。Ｑ３に流れる電流はこの充
電電流の分だけ減少するので、結局Ｑ１に流れる電流は
Ｃ１２の充電電流分だけ減少し、Ｃ１１の充電電流によ
る電流増加分はそれだけ低減される。Ｃ１２の値は設計
での必要に応じてどのように決めても良いが、同程度に
するのが最も効果的である。都合の良いことに、同一チ
ップ内では静電容量の比のばらつきは少ないので、Ｃ１
１とＣ１２の相対ばらつきを少なくするのは容易であ
る。なお、この実施例の回路は勿論単独で使用しても良
いが、他の進相回路例えば図６の回路と組み合わせて使
用すればその効果は極めて大きくなる。なお、Ｑ３に対
するエミッタ抵抗Ｒ４は、この回路が負静電容量として
動作しうる電圧範囲を広げるためのもので、必要がなけ
ればとってよい。また、この回路は接続をわずかに変え
るだけで負静電容量回路として使用できるがその実施例
については後述する。

【００２３】さて、その他の実施例の説明に移る前に、
電磁伝送線と定在波について少し説明を加えておく。
今、伝送線として、半導体チップ上の伝送線を例にとっ
て説明する。図８に、チップ上で可能な伝送線のいくつ
かの例を示す。（ａ）は最も簡単な構造の伝送線で、Ｍ
は導体、ＩＮＳ１は絶縁体、Ｂはシリコン基板である。
この構造のストリップラインは、交流的に接地電圧にあ
るシリコン基板を信号の帰線導体として使用している。
（ｂ）は別の構造の伝送線の断面図であり、信号用の導
体Ｍの他に帰線用としても使える中間導体ＭＰを特に設
けている。従って、中間帰線導体を接地電位以外の任意
の電圧にでき、後述する実施例で述べるように保護導体
として使用できる。なお、ＩＮＳ２は絶縁体であり、Ｉ
ＮＳ１、Ｂはそれぞれ絶縁体、シリコン基板であり
（ａ）と同じものを参照するときは同じ記号を使用して
いる。（ｃ）は、更に複雑な構造の伝送線の断面図で、
信号用導体Ｍの周囲を中間導体ＭＰ１、ＭＰ２、ＭＰ
３、ＭＰ４で囲んでいる（導体ＭＰ４がない例も可能で
ある）。中間導体は、例えばビアホールにより同一の電
位に保たれる。これらの図はほんの少数の例を示したも
のであり、（ａ）から（ｂ）までの間の中間の任意の構
造のものでも良いし、（ｂ）、（ｃ）の中間導体の大き
さも必要に応じて図示した構造から変えて良い。

【００２４】図９は、以上のような伝送線（またはより
完全な例えば同軸線のような伝送線）の特性を説明する
ための図である。まず、信号用導体ＳＬと帰線用導体
（接地体）ＧＢよりなる伝送線を集中定数で表すために
長さｄの小区間に分割する（ａ）。長さｄは、信号の波
長λに比べて小さく、例えば〜（１／１０)λ以下とす
る。 （従って、前述したようにｄは周波数１ＧＨｚに
たいして１０ｍｍ程度以下、１０ＧＨｚに対し１ｍｍ程
度以下となる。）この時、各区間のインピーダンス及び
アドミッタンスをそれぞれＺ、Ｙとすると、伝送線は周
知のように（ｂ）と表せる。（ｎ−１）、ｎ、（ｎ＋
１）段目のノード電圧をそれぞれＶ_n-1、Ｖ_n、Ｖ_{n+ 1}と
すると、ｎ段目のノードに対してキルヒホッフの法則を
適用して （Ｖ_n-1−Ｖ_n）／Ｚ＋（Ｖ_n+1−Ｖ_n）／Ｚ＝Ｖ_n・Ｙ 従って、伝搬定数γを γⁿ≡Ｖ_n／Ｖ₀ で定義する
と、 γ²−（２＋ＹＺ）γ＋１＝０ ∴ γ＝１＋（ＹＺ／２）±√（ＹＺ（１＋ＹＺ／
４）） 伝送線の一区間（長さｄ）当たりのインダクタンス及び
キャパシタンスをそれぞれＬ及びＣとすれば、Ｚ＝ｊω
Ｌ、Ｙ＝ｊωＣ であるから ＹＺ＝−ω²ＬＣ ∴ γ＝１−ω²ＬＣ／２±√（−ω²ＬＣ（１−ω²Ｌ
Ｃ／４）） ここで、ＹＺの大きさはほぼ１／λ²に比例する。 ＹＺ＝−ω²ＬＣ ＃ −（１／λ²） （本明細書におい
ては、「＃」は比例関係を表す記号とする。） γの２つの解をγ₊、γ_-とすると、電圧Ｖ_nは次式で表
される。 Ｖ_n＝γ₊ ⁿ・Ｖ₀₊＋γ_- ⁿ・Ｖ_0- Ｖ₀₊＝±Ｖ_0-の時は定在波である。

【００２５】さて、図１０は本発明の一実施例であり、
（ａ）でＳＬは信号用導体、ＧＢは接地体である。ＮＣ
は負静電容量回路である。（ｂ）は負静電容量回路の実
施例である。負静電容量回路の働きは図７の回路と同様
であり、導体ＳＬの電位が上昇すると導体ＳＬと接地体
ＧＢの間の静電容量を充電するために充電電流が流れる
が、Ｑ４のベース電圧が上昇するとＱ５に流れる電流が
減少しちょうど充電電流を打ち消す。ＳＬの電圧が降下
する場合も逆の動作が生じ放電電流が打ち消される。こ
れが負静電容量回路の働きであり、電磁伝送路の静電容
量が等価的に減少する。従って、前述のとうりほぼ ＹＺ＝−ω²ＬＣ ＃ −（１／λ²） となるので、Ｃが等価的に減少することに対応してλが
増加する。（このことは、信号伝搬の位相速度がほぼ
√ＬＣに比例して早くなることを意味している。）な
お、抵抗Ｒ５は図７の場合と同様動作範囲を広げるため
のものであり、不必要ならとってもよい。

【００２６】本発明のこの効果を使用して例えば等価波
長λを１０倍にできたとすると、約１ｍｍ程度の線路長
は（１／１００)λ程度の長さにしか相当しなくなるよ
うになり、（１／１０)λ程度の線路長の箇所に負静電
容量回路を挿入した集中定数近似的回路で完全な分布定
数回路に近い特性を得ることが可能となる。また逆に、
一区画の線路長をもっと長くすることも可能となる。な
お、図では複数個の負静電容量回路を接続しているが、
伝送路の長さによっては勿論一個でよい。

【００２７】図１１は、本発明のもう１つの実施例であ
る。ＳＬは信号用導体、ＧＢは接地体であり、ＧＣは例
えば図８（ｂ）のＭＰ、または図８（ｃ）のＭＰ１〜Ｍ
Ｐ４のような保護導体である。この保護導体により信号
用導体は接地体からシールドされる。従って、図９の
Ｚ、Ｙよりなる伝送線は、この実施例では、信号用導体
と保護導体とから構成されることになる（図１１では、
以下の説明に必要なＣ（Ｙに相当）は示したが、Ｚは省
略した。）。この図では保護導体は複数個に分割してい
る。Ａは、保護導体ＧＣの電位を信号用導体とほぼ同じ
電位に保つための増幅器であり、例えば図５〜図７のう
ちのどれか叉はそれらを組み合わせた増幅器である。従
って、保護導体ＧＣには、信号用導体ＳＬ上の信号とほ
ぼ同位相、同振幅の信号が印加される。導体ＳＬ上の信
号をＶとし保護導体ＧＣには信号 （１−ｇ）Ｖ （｜ｇ｜≦１） が印加されるとすると、導体ＳＬと保護導体ＧＣの間の
Ｃ１３はその値をＣとして実効的に Ｃ → ｇＣ となる。従って、実効的に ＹＺ → ｇＹＺ λ → λ／ｇ となり、図１０の場合と同様に波長λが長くなる。ｇは
０に近い程、波長は長くなる。この実施例では、増幅回
路Ａは保護導体ＧＣと接地体ＧＢ間の静電容量Ｃ１４を
充放電するが、もしも完全にｇ＝０とできる場合には信
号用導体と保護用導体の間で電位差の変化はないのでそ
の間のＣ１３は全く充放電されず（実効的にＣ＝０）波
長λは無限大となる。また、保護導体は図１０では複数
個に分割して示しているが、伝送線路が短い場合には勿
論分割する必要はない。保護導体の長さは信号用導体と
保護導体上の信号の位相が所要設計値内に入っていれば
よいので、伝送路の構造や位相差の許容値などによって
異なる。

【００２８】ところで室温で使用する実際の伝送路には
必ず直列抵抗が存在する。しかも前述したように、微細
化が非常に進んでいる最近の集積回路チップ内では配線
の直列抵抗は無視できない。定在波の存在しうる電磁伝
送路の長さを制限するもう１つの大きな要素がこの抵抗
である。図９では抵抗のない伝送路をあつかったが、信
号用導体の各区画の抵抗をｒとすると区画あたりのイン
ピーダンスＺは Ｚ＝ｊωＬ＋ｒ そこで、Ｃと並列に抵抗Ｒを接続すればアドミッタンス
Ｙは Ｙ＝ｊωＣ＋１／Ｒ となる。したがって、 ＹＺ＝−ω²ＬＣ＋ｒ／Ｒ＋ｊω（Ｌ／Ｒ＋Ｃｒ） 従って、 Ｒ＝−Ｌ／Ｃｒ と負にすることができれば、ＹＺの虚数項は０となりｒ
による位相遅れの効果を打ち消すことができる。

【００２９】図１２は、そのような負性抵抗回路を用い
た実施例である。（ａ）は信号用導体ＳＬと接地体ＧＢ
の間に負性抵抗回路ＮＲを接続した実施例で、負性抵抗
回路ＮＲの一実施例は同図（ｃ）にしめしている。
（ｃ）の回路が（ａ）の実施例で使用されるときは、ト
ランジスタＱ７のベースは一定電位Ｖ_Bに接続される。
電位Ｖ_Bとしては信号用導体上の正弦波の中心電位でも
よいし、設計によりそれより異なる電位でもよい。トラ
ンジスタＱ６のベース及びＱ７のコレクタは信号用導体
ＳＬに接続されている。従って、ＳＬ上の信号Ｖが正方
向に変化するとＱ７に流れる電流Ｉは減少する。このこ
とはこの回路がまさに等価的に負性抵抗であることを示
している。この回路の負抵抗の値は Ｒ＝（ｄＶ／ｄＩ）＝−（ｋＴ）／（ｑＩ） Ｋ：ボルツマン定数 Ｔ：温度 ｑ：電子の電荷量 であるので、電流源の電流Ｉ６とＶ_Bを適当に設計する
ことにより所望の値の負性抵抗を得ることができる。な
お、負性抵抗が得られる電圧範囲を広げるためにはトラ
ンジスタのエミッタに点線で図示したような抵抗Ｒ５、
Ｒ６を接続すればよい。その場合の負性抵抗の値はこの
抵抗の値だけ絶対値が増加するだけである。

【００３０】（ｂ）は、電磁伝送線に保護導体を設け信
号用導体ＳＬと保護導体ＧＣとの間に負静電容量用の増
幅器Ａと負抵抗回路ＮＲを接続した実施例である。この
実施例における個々の回路の働きはそれぞれの回路につ
いてすでに述べてきたので詳しい説明は省略する。

【００３１】図１３は、本発明のもう１つの実施例であ
る。（ａ）はたとえば図１１のような本発明に（図を簡
単にするためインダクタンスＬおよび容量Ｃは省略し
た）に更に回路Ｆ及び／またはＦ’をつけ加えたもので
ある。周知のように端部開放または短絡の伝送線に１／
４波長の信号を加えると共振をおこす。本発明ではクロ
ック信号の周波数では１／８波長程度までにしかならな
い長さの伝送線しか扱わないが（例えば１ＧＨｚの場合
約２０ｍｍ以下、５ＧＨｚの場合約４ｍｍ以下）、同一
チップ内に同一の長さの本発明の伝送線が多数個存在す
る場合１／４波長の振動（伝送線の長さがクロック信号
の周波数に対し１／８波長の時はクロック信号の周波数
の２倍の周波数の振動）がクロック信号に乗る可能性が
ある。回路Ｆ、Ｆ’はこの１／４の振動を除くためのも
ので、その実施例を同図（ｂ）〜（ｄ）に示す。（ｂ）
は抵抗Ｒと容量Ｃによる高域通過濾波回路（フィルタ）
で、低い周波数では伝送線は開放となるが高周波では伝
送線は抵抗Ｒで終端されることになる。従って，１／４
波長の振動に対しては通過する特性を持つが必要なクロ
ック信号は通過しないような特性を持つように時定数を
選んでおけば、上記のような心配はなくなる。（ｃ）は
ＲとＣを２段にした高域通過フィルタで（ｂ）の回路よ
りも遮断特性が優れている。（ｄ）はトランジスタを用
いたアクティブ・インダクタンスを使用したフィルタの
一例で、１／４波長の信号に対してインピーダンスが低
くなるようにＲおよびＣを選ぶ。以上示したフィルタは
例として示したもので、１／４波長の振動を抑制できる
ものならどのような回路でもよい。またＦとＦ’の２カ
所にフィルタを接続しているが、勿論片方で１／４波長
の振動を抑制できれば片方だけででよいことは言うまで
もない。また、フィルタの挿入箇所も信号用導体または
保護導体のどこであってもよい。また、信号用導体の長
さが種々あるようなシステム内で例えば高域通過フィル
タを使用する場合は一番長い信号用導体の長さが１／４
波長となる周波数を抑制するような特性のフィルタを使
用すればよい。より短い信号用導体に対し１／４波長と
なる周波数は当然長い信号用導体の１／４波長の周波数
よりも高周波であるからである。なお、高域通過フィル
タを使用する場合は、１／４波長に相当する周波数以上
の周波数はすべて減衰されるので、それ以上の周波数で
振動を起こす要素がたとえ存在したとしてもその振動も
減衰させることができる。

【００３２】図１４はＣＭＯＳで駆動する場合の本発明
の１実施例である。この実施例では信号用導体ＳＬと保
護導体ＧＣをそれぞれ別のＣＭＯＳインバータＩｎｖ
１、Ｉｎｖ２で駆動している。この場合、保護導体ＧＣ
は分割できない。ＣＭＯＳは比較的低周波数で動作させ
ることが多いのでこの構成でも位相遅れを十分小さくで
きる。なお、信号用導体に比べ保護導体に接続される静
電容量は大きいので、インバータＩｎｖ１を構成するト
ランジスタＭ１、Ｍ２よりもインバータＩｎｖ２用のト
ランジスタＭ３、Ｍ４として大きなトランジスタを用い
ると好結果が得られる。なおこの場合も必要ならば図１
３のようにフィルタを使用してもよいが簡単のため省略
している。この省略は本明細書のほかの実施例でも同様
である。なお、この実施例では（図７のエミッタフォロ
ワとは異なり）インバータの遅れを補償していない。そ
の場合、インバータの遅れ時間のばらつきがクロックの
位相のばらつきに加算されるが、ばらつきが大きいのは
チップが異なるときである。ＭＯＳの場合大きなシステ
ム例えば１個のＣＰＵが全て１ＬＳＩチップに搭載する
のがふつうなので、インバータのばらつきは非常に小さ
い。従って、全負荷まで同じ段数のインバータと伝送線
を経過してクロックを配分するようにすれば、伝送線中
の位置の違いによるクロック信号の位相の違いは本発明
により非常に小さくできるのでチップ全体としてクロッ
クの位相のずれは非常に小さくできる。チップ内のイン
バータの遅延時間のばらつきは今後製造技術の進歩によ
りさらに小さくなることが期待できるので、クロックの
位相のずれは更によくなる。

【００３３】図１５はＣＭＯＳを用いたもう１つの実施
例であり、信号用導体ＳＬはインバータＩｎｖ１で駆動
し、保護導体ＧＣはインバータＩｎｖ２と共に（ｂ）に
示すＣＭＯＳソースフォロワＳＦでも駆動している。こ
の場合も保護導体ＧＣは分割しない。勿論、ソースフォ
ロワだけで十分駆動できる場合はインバータＩｎｖ２は
不要である。この場合は保護導体ＧＣは分割してもよい
し、分割する必要がない場合は分割しなくてもよい。
（複数個のソースフォロワで１個の保護導体を駆動して
も勿論構わない。

【００３４】図１６は、クロック信号ＣＬＫとその否定
ＣＬＫ^*（ＣＬＫとは逆位相のクロック）とが同時に送
られているシステム（高速のディジタル・システムでは
正相クロック信号とその否定の負相クロックの両方を供
給することが多い）で使用できる実施例である。図中、
ＳＬ１、ＧＣ１、ＧＢ１は信号ＣＬＫに対する伝送系の
それぞれ信号用導体、保護導体、接地体であり、ＳＬ
２、ＧＣ２、ＧＢ２は信号ＣＬＫ^*に対する伝送系の信
号用導体、保護導体、接地体である。信号用導体ＳＬ
１、ＳＬ２はそれぞれインバータＩｎｖ１で駆動してい
る。一方保護導体ＧＣ１はインバータＩｎｖ１１を介し
て信号用導体ＳＬ２上の信号で駆動し、保護導体ＧＣ２
はインバータＩｎｖ１２を介して信号用導体ＳＬ１の信
号で駆動している。従って、駆動回路としてインバータ
のみを使用しているのでＣＭＯＳで高速のクロック回路
を実現するのに向いている。なお、保護導体ＧＣ１、Ｇ
Ｃ２は図１６では分割して示しているが、ほかの実施例
の場合と同様分割しなくても動作可能である。その場
合、インバータＩｎｖ２（図１６では図示していない）
を追加し、図１４、１５と同様に保護導体ＧＣ１、ＧＣ
２を直接駆動すると同時にインバータＩｎｖ１１，Ｉｎ
ｖ１２で更に強力に駆動するようにもできる。なお、Ｍ
ＯＳトランジスタは現在のところ比較的低速であるの
で、ある長さの伝送線上に基本波のみならずその奇数次
高調波も定在波として存在し得るような設計が可能とな
る。この場合、クロック波形は矩形波となる。（勿論よ
り高速のデバイスを使用しても、周波数を下げることに
より矩形波クロックを送るように設計することは可能で
ある。）

【００３５】図１７は、図１４と同様にＣＭＯＳで駆動
する場合の一実施例である。図１４では保護導体で信号
線を一重に囲んでいるが、この実施例では保護導体を２
組（ＧＣ１及びＧＣ２）用意し、信号線（ＳＬ）を二重
に囲んでいる。従って、保護導体ＧＣ１上の信号は保護
導体ＧＣ２に保護されているので位相の遅れは少なく、
図１４の信号線ＳＬ上での信号の遅れとほぼ同じとな
る。この実施例の信号線ＳＬ上の信号は遅れの少ない保
護導体ＧＣ１により保護されているので、位相の遅れは
更に小さくなり、バイポーラトランジスタを用いた場合
とほぼ同等まで位相遅れを少なくできる。

【００３６】以上の本発明の種々の実施例においては、
負荷（一般にフリップフロップで典型的には最終段の伝
送路線に接続される）の接続位置については言及してこ
なかった。これらの負荷の接続位置及び方法としてはい
ろいろ考え得る。例えば、信号用導体に負荷を直接接続
しても勿論よい。この場合、信号用導体に接続される寄
生容量を出来る限り小さくするために例えばエミッタフ
ォロワのようなバッファ回路を介して１個または複数個
の負荷を駆動するようにすることが望ましい。また、本
発明に従って、保護導体から負荷を駆動するようにして
もよい。保護導体には一般的に大きな静電容量が接続さ
れているので負荷を接続しても影響は僅かである。この
場合、負荷に給電されるクロック信号は、信号用導体と
保護導体の間に接続されているバッファ１段分の遅延時
間だけ遅れて負荷に加えられるが、全負荷がその１段分
だけ均等に遅れるので各負荷に加えられるクロック信号
間の位相（遅延時間）のばらつきは少ない。勿論、負荷
接続の影響を更に少なくするため、保護導体と負荷との
間にバッファを挿入しても構わない。

【００３７】図１８は本発明の実施例を組み合わせた一
例にたいしシミュレーションを行った結果（図１８
（ａ））と使用した回路図（図１８（ｂ））を示す。信
号用導体ＳＬの駆動は、図７の回路を使用した。また、
保護導体はエミッタフォロワのみで駆動した。伝送線は
シリコンチップ上の配線を模擬し配線長は全体で４ｍｍ
（配線抵抗〜４０Ω）としている。トランジスタのｆ_T
は約２０ＧＨｚである。また、充電電流打ち消し用の静
電容量Ｃは信号周波数５ＧＨｚで最適の結果が得られる
ように調整している。グラフは信号用導体上の位置
（１）〜（５）での信号の入力からの位相のずれを表し
ている（即ち、位相角が−３６０度ということは１周期
遅れていることを示す）。周波数５ＧＨｚでの結果をみ
ると±２度以内に入っている。５ＧＨｚでは１周期２０
０ｐ秒であり１度は約０．５ｐ秒であるので、２度以内
と言うことは信号の遅れは１ｐ秒以内でなることを示し
ている。これは、信号の遅延時間のばらつきが本発明を
使用しない場合に比べ１〜２桁改善されることを示して
いる。ＭＯＳ回路の場合はトランジスタがバイポーラの
場合ほど高速ではないので図１８の場合ほどは効果は出
ないが、シュミレーション結果（図示していない）なの
で本発明を使用しない場合に比べ数倍〜１桁改善され
る。これらの値は、現状のトランジスタを用いたときの
結果であり、将来トランジスタの特性が改善されれば更
によくなることは明らかである。

【００３８】また、ＧａＡｓ ＦＥＴを用いた実施例に
ついては特に言及しないが、バイポーラ・トランジスタ
を使用した回路と本質的には同じ回路を使用できる。

【００３９】図１９は、システム全体またはほとんど全
体にわたって本発明を適用したシステムの一実施例の概
略図である。本発明は、システム全体またはほぼ全体に
わたってクロック信号を定在波として供給することを目
的とするものである。図１９において、ＣＧはクロック
信号発生回路、ＤＥＳ１は例えば集積回路を複数個搭載
したモジュール、Ａ１はバッファ増幅器、ＤＥＳ２は集
積回路チップ、Ａ２はバッファ増幅器、Ｆはチップ内の
フリップフロップであるとする。勿論図１に関連して述
べたように、これらの階層的なクロック信号配分方式は
今述べた例と異なっていても良い。例えば、ＤＥＳ２が
モジュールであっても良い。この図では、実線で示した
クロック信号線、例えばバッファＡ１からバッファＡ２
への実線は本発明に従った電磁伝送路を示している。ま
た、例えばＣＧからＡ１への信号路は破線で示している
が、これは例えばクロック信号の波長よりもかなり長い
クロック信号配分線を示している。この場合、点線で示
した信号路部分も電磁伝送路として定在波でクロック信
号を送ることも可能である。その場合本発明に従わずふ
つうの伝送路として信号を送る場合、信号を受け取る例
えばバッファＡ１は定在波の腹の部分近くで信号を受け
るようにしなくてはならない。また、本発明に従った場
合にはクロック信号の波長が一桁程度は長くなるので、
伝送路がかなり長くても（１／１０）波長以内にはい
る。また、もっと長い伝送線に対しては途中に位相差の
少ない本発明に従ったバッファを挿入すればよい。ま
た、このような部分に対しては、クロック信号を定在波
ではなくふつうの進行波として送り、従来技術に従って
位相調整を行っても良い。

【００４０】なお以上では、周期的クロックを給電する
例について述べてきたが、勿論本発明の多くの回路は通
常のパルス波形の伝送にも使用でき、周期波ほどの効果
は期待できないが、ＲＣによる遅れを緩和できる。

【００４１】

【発明の効果】以上述べてきたように、本発明は、クロ
ック信号を定在波として給電するクロック信号配分方式
において、クロック信号の周期性を利用してクロック信
号の伝送位相遅れ及び増幅器の位相遅れを補償するとと
もに位相速度を速めクロック信号の波長を長くし、また
伝送路の直列抵抗による損失に起因した位相の遅れも補
償している。これら各要素により位相のずれは従来に比
べ数分の一以下に改善されることが期待できるので、組
合わせて使用した場合、全体として位相のずれは従来よ
り十分の一以下に容易に改善される。

【図面の簡単な説明】

【図１】従来のクロック配分方式を示す図である。

【図２】信号の位相遅れの原因と進相を行うための最も
簡単な回路を示す図であり、（ａ）は位相遅れの原因を
示す回路図であり、（ｂ）は進相を行うための回路図で
ある。

【図３】本発明の実施例の基本構成を示す図である。

【図４】本発明に従った進相回路を持つ増幅回路の実施
例を示すずである。

【図５】負帰還により位相の遅れを補償する進相回路を
持った本発明の増幅回路（バッファ回路）の一実施例の
原理を示す図である。

【図６】図５を実現する本発明の一実施例を示す図であ
る。

【図７】容量負荷の充放電電流を打ち消す電流を流す、
負静電容量回路を備えた本発明の増幅（バッファ）回路
の一実施例を示す図である。

【図８】種々の電磁伝送路の例を示す図であり、（ａ）
は最も簡単な構造の伝送線であり、（ｂ）は別の構造の
伝送線の断面図であり、（ｃ）は更に複雑な構造の伝送
線の断面図である。

【図９】電磁伝送路の集中定数近似を説明する図であ
る。

【図１０】電磁伝送路に負静電容量回路を接続してクロ
ック信号の波長を長くする本発明の一実施例を示す図で
ある。

【図１１】保護導体を備え、その保護導体にバッファを
介してクロック信号を印加することにより負静電容量回
路を構成しクロック信号の波長を長くする構成の本発明
の一実施例を示す図である。

【図１２】負抵抗回路により電磁伝送路の信号線の直列
抵抗による位相遅延を補償した本発明の一実施例を示す
図である。

【図１３】不要な振動を押さえるための回路を付加した
本発明の一実施例を示す図である。

【図１４】ＣＭＯＳインバータで信号用導体及び保護導
体を駆動した本発明の一実施例を示す図である。

【図１５】ＣＭＯＳソースフォロワを使用して信号用導
体上の信号で保護導体を駆動するようにした本発明の一
実施例を示す図である。

【図１６】クロック信号とその否定信号が給電されてい
るシステムに適した、ＣＭＯＳインバータを使用した本
発明の一実施例を示す図である。

【図１７】保護導体を２組設け、ＣＭＯＳインバータで
信号用導体、保護導体１、保護導体２を駆動した本発明
の一実施例を示す図である。

【図１８】本発明の実施例を組み合わせた一例の回路に
おける信号遅延のシミュレーションに関する説明図であ
り、（ａ）はシミュレーション結果を示すグラフであ
り、（ｂ）は使用した回路を示す回路図である。

【図１９】システム全体または殆ど全体を本発明に従っ
たクロック信号配分方式で構成したデジタルシステムの
実施例を示す図である。

【符号の説明】

Ｒ、Ｒ１、・・・、Ｒ６ 抵抗 Ｃ、Ｃ１、・・・、Ｃ１４ 静電容量 Ｑ１、・・・、Ｑ７ バイポーラ・
トランジスタ Ｍ１、・・・、Ｍ４ ＭＯＳトラン
ジスタ Ｉ１、・・・、Ｉ６ 電流源 ＣＧ クロック発生
器 Ａ、Ａ１、Ａ２ 増幅器（バッ
ファ回路を含む） ＤＥＳ１、ＤＥＳ２ クロック配分
先 Ｆ クロック配分
先 ＳＬ、ＳＬ１ 信号用導体 ＧＢ、ＧＢ１ 接地体 ＧＣ、ＧＣ１、ＧＣ２ 保護導体 ＶＩＮ、Ｖｏｕｔ 入出力電圧 ＮＣ 負静電容量回
路 ＮＲ 負性抵抗回路 Ｍ 導体 ＭＰ、ＭＰ１、・・・、ＭＰ４ 中間導体 Ｂ シリコン基板 Ｉｎｖ１、・・・、Ｉｎｖ１２ インバータ Ｆ、Ｆ’ 濾波回路（フ
ィルタ） ＳＦ 相補型ソース
フォロワ ＣＬＫ、ＣＬＫ^* 正相及び負
相クロック信号

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (72)発明者 後藤 英一 神奈川県藤沢市辻堂東海岸３−９ 湘南 ハイム ＦＥ305 (72)発明者 本間 紀之 東京都小平市上水本町３−８−８ (56)参考文献 特表 平９−504415（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 1/04 - 1/14

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 周期的クロック信号を定在波として伝送
   する電磁伝送路線と、 周期的クロック信号の位相を進める進相手段とを有する
   クロック信号配分方式であって、 前記進相手段は、前記電磁伝送路線と接地体の間に設け
   られた保護導体と、前記保護導体を前記電磁伝送路線上
   の周期的クロック信号とほぼ同位相、同振幅の信号で駆
   動する増幅器とを有するものであり、 前記進相手段によって周期的クロック信号の伝送位相遅
   れ及び、あるいは増幅位相遅れを進相方向に補正するこ
   とを特徴とするクロック信号配分方式。
2. 【請求項２】 前記保護導体を、前記電磁伝送路線と前
   記接地体との間に２以上設けるようにした請求項１記載
   のクロック信号配分方式。
3. 【請求項３】 前記進相手段は、前記電磁伝送路線と前
   記接地体または前記保護導体との間に接続されて前記電
   磁伝送路線に等価負抵抗を付与する負抵抗回路を有し、
   前記電磁伝送路線の抵抗損失によって生ずる周期的クロ
   ック信号の位相のずれを補正することを特徴とする請求
   項１または２のいずれか１項に記載のクロック信号配分
   方式。
4. 【請求項４】 前記電磁伝送路線の一部及び、あるいは
   前記保護導体の一部に１個または複数個の濾波回路が接
   続されており、前記電磁伝送路線の長さが１／４波長に
   相当する周波数またはそれ以上の周波数の振動を減衰さ
   せるようになっていることを特徴とする請求項１、２ま
   たは３のいずれか１項に記載のクロック信号配分方式。
5. 【請求項５】 前記電磁伝送路線と前記保護導体と前記
   増幅器とからなるクロック信号伝送系として正相クロッ
   ク用と負相クロック用の２組の伝送系が備えられてお
   り、前記増幅器は出力が入力とは逆相になるインバータ
   であり、当該正相用の増幅器はその入力を当該負相用電
   磁伝送路線にまたその出力を当該正相用保護導体にそれ
   ぞれ接続され、当該負相用の増幅器はその入力を当該正
   相用電磁伝送路線にまたその出力を当該負相用保護導体
   にそれぞれ接続されていることを特徴とする請求項１、
   ２、３または４のいずれか１項に記載のクロック信号配
   分方式。