JP2002215118A5 - - Google Patents

Claims (17)

1. 基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、
   第１のＭＩＳＴＦＴの第１の端子は入力パルスに接続され、第１のＭＩＳＴＦＴのゲート端子は第１の同期パルスに接続されて、入力部を形成し、
   第１のＭＩＳＴＦＴの第２の端子は、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量素子の第１の端子と接続し、
   第１の容量の第２の端子は固定電圧に接続しており、第２のＭＩＳＴＦＴの第１の端子は第１の同期パルスと逆相をなす第２の同期パルスに接続し、
   第２のＭＩＳＴＦＴの第２の端子は、第３のＭＩＳＴＦＴの第１の端子及びゲート端子に接続しており、かつ第２の容量の第１の端子と接続し、
   第２の容量の第２の端子は、第１のＭＩＳＴＦＴの第２の端子、第２のＭＩＳＦＥＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続しており、
   第３のＭＩＳＴＦＴの第２の端子は、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続し、かつ第３の容量素子の第１の端子と接続するとともに第１の出力端子を形成し、
   第３の容量の第２の端子は固定電圧に接続しており、第５のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、
   第５のＭＩＳＴＦＴの第２の端子は、第６のＭＩＳＴＦＴの第１の端子及びゲート端子及び第４のＭＩＳＴＦＴのゲート端子に接続しており、かつ第４の容量の第１の端子と接続するとともに第２の出力端子を形成し、
   第４の容量の第２の端子は第３のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続しており、
   第４のＭＩＳＴＦＴの第２の端子及び第７のＭＩＳＴＦＴの第２の端子は固定電源に接続しており、
   第７のＭＩＳＴＦＴのゲート端子には前記第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする表示装置。
2. 第２から第７までのＭＩＳＴＦＴと第１から第４までの容量から構成される基本回路がｎ個多段に接続され、
   第ｉ番目の基本回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ−１）番目の基本回路の第６のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
   第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ＋１）番目の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
   第ｎ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には次段の基本回路の第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする請求項１に記載の表示装置。
3. 第１番目の基本回路に第二のＭＩＳＴＦＴが、第２番目以降に各基本回路に第一のＭＩＳＴＦＴおよび第二のＭＩＳＴＦＴが組み込まれ、
   第一のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続され、
   第二のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第５のＭＩＳＴＦＴあるいはこの第５のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続されていることを特徴とする請求項２に記載の表示装置。
4. 基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、
   第１のＭＩＳＴＦＴの第１の端子及びゲート端子は入力パルスに接続されて、入力部を形成し、
   第１のＭＩＳＴＦＴの第２の端子は、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量素子の第１の端子と接続し、
   第１の容量の第２の端子は固定電圧に接続しており、第２のＭＩＳＴＦＴの第１の端子は第１の同期パルスと逆相をなす第２の同期パルスに接続し、
   第２のＭＩＳＴＦＴの第２の端子は、第３のＭＩＳＴＦＴの第１の端子及びゲート端子に接続しており、
   かつ第２の容量の第１の端子と接続し、第２の容量の第２の端子は、第１のＭＩＳＴＦＴの第２の端子、第２のＭＩＳＦＥＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続しており、
   第３のＭＩＳＴＦＴの第２の端子は、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続し、かつ第３の容量素子の第１の端子と接続するとともに第１の出力端子を形成し、
   第３の容量の第２の端子は固定電圧に接続しており、第５のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、
   第５のＭＩＳＴＦＴの第２の端子は、第６のＭＩＳＴＦＴの第１の端子及びゲート端子及び第４のＭＩＳＴＦＴのゲート端子に接続しており、かつ第４の容量の第１の端子と接続するとともに第２の出力端子を形成し、
   第４の容量の第２の端子は第３のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続しており、
   第４のＭＩＳＴＦＴの第２の端子及び第７のＭＩＳＴＦＴの第２の端子は固定電源に接続しており、
   第７のＭＩＳＴＦＴのゲート端子には前記第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする表示装置。
5. 第２から第７までのＭＩＳＴＦＴと第１から第４までの容量から構成される基本回路がｎ個多段に接続され、
   第ｉ番目の基本回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ−１）番目の基本回路の第６のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
   第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ＋１）番目の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
   第ｎ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には次段の基本回路の第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする請求項４に記載の表示装置。
6. 第１番目の基本回路に第二のＭＩＳＴＦＴが、第２番目以降に各基本回路に第一のＭＩＳＴＦＴおよび第二のＭＩＳＴＦＴが組み込まれ、
   第一のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続され、
   第二のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第５のＭＩＳＴＦＴあるいはこの第５のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続されていることを特徴とする請求項５に記載の表示装置。
7. 基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、
   第１のＭＩＳＴＦＴの第１の端子及びゲート端子は入力パルスに接続されて、入力部を形成し、
   第１のＭＩＳＴＦＴの第２の端子は、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量を介して、固定電圧に接続しており、
   第２のＭＩＳＴＦＴの第１の端子は、第１の同期パルスと逆相をなす第２の同期パルスに接続し、
   第２のＭＩＳＴＦＴの第２の端子は、第３のＭＩＳＴＦＴの第１の端子及びゲート端子に接続しており、かつ第２の容量を介して、第１のＭＩＳＴＦＴの第２の端子、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続しており、
   第３のＭＩＳＴＦＴの第２の端子は、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続し、かつ第３の容量素子を介して、固定電圧に接続しており、
   第５のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、
   第５のＭＩＳＴＦＴの第１の端子は、第６のＭＩＳＴＦＴの第１の端子及びゲート端子及び第４のＭＩＳＴＦＴのゲート端子に接続しており、かつ第４の容量を介して、第３のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続しており、
   第４のＭＩＳＴＦＴの第２の端子は固定電源に接続しており、
   第７のＭＩＳＴＦＴのゲート端子には前記第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする表示装置。
8. 第２から第１１までのＭＩＳＴＦＴと第１、第２の容量から構成される基本回路がｎ個多段に接続され、
   第ｉ番目の基本回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ−１）番目基本回路の第１０のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
   第ｉ番目の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第１の端子に、第（ｉ＋１）番目の基本回路の第６のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
   第ｎ番目の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第１の端子には、前記第１４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする請求項７に記載の表示装置。
9. 基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、
   第１のＭＩＳＴＦＴの第１の端子は入力パルスに接続され、
   第１のＭＩＳＴＦＴのゲート端子は、第１の同期パルスに接続されて、入力部を形成し、
   第１のＭＩＳＴＦＴの第２の端子は、第４のＭＩＳＴＦＴのゲート端子及び第３のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量の第１の端子に接続し、
   第１の容量の第２の端子は第４のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴの第１の端子及びゲート端子及び第６のＭＩＳＴＦＴの第１の端子及びゲート端子と接続し、かつ第７のＭＩＳＴＦＴのゲート端子と接続しており、
   第２のＭＩＳＴＦＴのゲート端子は入力パルスに接続され、第２のＭＩＳＴＦＴの第１の端子は、第１１のＭＩＳＴＦＴの第２の端子及び第３のＭＩＳＴＦＴのゲート端子に接続し、
   第２のＭＩＳＴＦＴの第２の端子および第７のＭＩＳＴＦＴの第２の端子は、固定電源に接続しており、
   第３のＭＩＳＴＦＴの第２の端子は、固定電源に接続しており、
   第４のＭＩＳＴＦＴの第１の端子は、第２の同期パルスに接続し、
   第５のＭＩＳＴＦＴの第２の端子は第９のＭＩＳＴＦＴのゲート端子及び第８のＭＩＳＴＦＴの第１の端子に接続し、かつ、第２の容量の第１の端子に接続し、
   第２の容量の第２の端子は、第９のＭＩＳＴＦＴの第２の端子及び第１０のＭＩＳＴＦＴの第１の端子及びゲート端子及び第１１のＭＩＳＴＦＴの第１の端子及びゲート端子に接続し、
   第７のＭＩＳＴＦＴの第１の端子は第８のＭＩＳＴＦＴのゲート端子に接続し、
   第８のＭＩＳＴＦＴの第２の端子は、固定電源に接続しており、
   第９のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、
   第８のＭＩＳＴＦＴのゲート端子には前記第３のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする表示装置。
10. 第２、３、４、５、７、８、９、１０の各ＭＩＳＴＦＴと、第１および第２の容量から構成される基本回路がｎ個多段に接続され、
    第ｉ番目の基本回路の第１０のＭＩＳＴＦに対応するＭＩＳＴＦＴの第２の端子が第（ｉ−１）番目の基本回路の第４のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、
    第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子が第（ｉ＋１）番目の基本回路の第１の容量に対応する容量に第６のＭＩＳＴＦＴを介して接続され、
    該第６のＭＩＳＴＦＴの第２の端子はＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とする請求項９に記載の表示装置。
11. 第２番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第一のＭＩＳＴＦＴの第２の端子が第１１のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
    第３番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第二のＭＩＳＴＦＴの第２の端子が、該基本回路の前段の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、かつ、第１の容量に対応する容量の第２の端子にＭＩＳＴＦＴを介して接続され、
    該ＭＩＳＴＦＴの第２の端子は第二のＭＩＳＴＦＴの第２の端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とする請求項１０に記載の表示装置。
12. 基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、
    第１のＭＩＳＴＦＴの第１の端子及びゲート端子は入力パルスに接続されて、入力部を形成し、
    第１のＭＩＳＴＦＴの第２の端子は、第４のＭＩＳＴＦＴのゲート端子及び第３のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量の第１の端子に接続し、
    第１の容量の第２の端子は第４のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴの第１の端子及びゲート端子及び第６のＭＩＳＴＦＴの第１の端子及びゲート端子と接続し、かつ第７のＭＩＳＴＦＴのゲート端子と接続しており、
    第２のＭＩＳＴＦＴのゲート端子は入力パルスに接続され、
    第２のＭＩＳＴＦＴの第１の端子は、第１１のＭＩＳＴＦＴの第２の端子及び第３のＭＩＳＴＦＴのゲート端子に接続し、
    第２のＭＩＳＴＦＴの第２の端子および第７のＭＩＳＴＦＴの第２の端子は、固定電源に接続しており、
    第３のＭＩＳＴＦＴの第２の端子は、固定電源に接続しており、
    第４のＭＩＳＴＦＴの第１の端子は、第２の同期パルスに接続し、
    第５のＭＩＳＴＦＴの第２の端子は第９のＭＩＳＴＦＴのゲート端子及び第８のＭＩＳＴＦＴの第１の端子に接続し、かつ、第２の容量の第１の端子に接続し、
    第２の容量の第２の端子は、第９のＭＩＳＴＦＴの第２の端子及び第１０のＭＩＳＴＦＴの第１の端子及びゲート端子及び第１１のＭＩＳＴＦＴの第１の端子及びゲート端子に接続し、
    第７のＭＩＳＴＦＴの第１の端子は第８のＭＩＳＴＦＴのゲート端子に接続し、
    第８のＭＩＳＴＦＴの第２の端子は、固定電源に接続しており、
    第９のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、
    第８のＭＩＳＴＦＴのゲート端子には前記第３のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とする表示装置。
13. 第２、３、４、５、７、８、９、１０の各ＭＩＳＴＦＴと、第１および第２の容量から構成される基本回路がｎ個多段に接続され、
    第ｉ番目の基本回路の第１０のＭＩＳＴＦに対応するＭＩＳＴＦＴの第２の端子が第（ｉ−１）番目の基本回路の第４のＭＩＳＴＦに対応するＭＩＳＴＦＴのゲート端子に接続され、
    第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子が第（ｉ＋１）番目の基本回路の第１の容量に対応する容量に第６のＭＩＳＴＦＴを介して接続され、
    該第６のＭＩＳＴＦＴの第２の端子はＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とする請求項１２に記載の表示装置。
14. 第２番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第一のＭＩＳＴＦＴの第２の端子が第１１のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、
    第３番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第二のＭＩＳＴＦＴの第２の端子が、該基本回路の前段の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、かつ、第１の容量に対応する容量の第２の端子にＭＩＳＴＦＴを介して接続され、
    該ＭＩＳＴＦＴの第２の端子は第二のＭＩＳＴＦＴの第２の端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とする請求項１３に記載の表示装置。
15. 基板面にシフトレジスタを含む表示駆動回路を備え、
    前記シフトレジスタは、半導体層を有するトランジスタから構成されているとともに、
    前記トランジスタはゲート端子と第１の端子と第２の端子を有し、
    前記第１の端子には同期パルスが入力し、
    前記ゲート端子の電圧は、ブートストラップ効果により前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレベルに変化することに従い上昇し、
    前記トランジスタをオン状態とする信号の入力により、前記ゲート端子のブートストラップ効率を向上させることを特徴とする表示装置。
16. 基板面にシフトレジスタを含む表示駆動回路を備え、
    前記シフトレジスタは、半導体層を有するトランジスタから構成されているとともに、
    前記トランジスタはゲート端子と第１の端子と第２の端子を有し、
    前記第１の端子には同期パルスが入力し、
    前記ゲート端子の電圧は、ブートストラップ容量により前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレベルに変化することに従い上昇し、
    前記トランジスタをオン状態とする信号の入力により、前記ゲート端子に接続されたブートストラップ容量が増加することを特徴とする表示装置。
17. 基板面にシフトレジスタを含む表示駆動回路を備え、
    前記シフトレジスタは、半導体層を有する第１のトランジスタと第２のトランジスタから構成されているとともに、
    前記第１のトランジスタはゲート端子と第１の端子と第２の端子を有し、
    前記第１のトランジスタの第１の端子には同期パルスが入力し、
    前記第１のトランジスタのゲート端子の電圧は、前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレベルに変化することに従い上昇し、
    前記第２のトランジスタはオン状態で前記第１のトランジスタのゲート端子と電圧線とを接続し、
    前記第１のトランジスタをオン状態とする信号の入力により、前記第２のトランジスタはオフ状態となることを特徴とする表示装置。