JPS6323414A

JPS6323414A - 半導体装置

Info

Publication number: JPS6323414A
Application number: JP62116873A
Authority: JP
Inventors: Kayao Takemoto; 一八男竹本; Norio Koike; 小池　紀雄; Shinya Oba; 大場　信弥; Haruhisa Ando; 安藤　治久; Masaaki Nakai; 中井　正章; Shoji Hanamura; 花村　昭次; Ryuichi Izawa; 井沢　龍一; Seiji Kubo; 征治久保; Masakazu Aoki; 正和青木; Shuhei Tanaka; 修平田中
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1987-05-15
Filing date: 1987-05-15
Publication date: 1988-01-30
Also published as: JPH0152934B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は走査パルス発生回路、例えば光学文字読み取り
装置、ファクシミリ等の光検知素子アレー、固体撮像装
置等のように多数の光電変換素子を時間的かつデジタル
的に選択走査するパルスを発生させる発生回路で、特に
ＭＯ８形トランジスタ等による集積回路（ＩＣ，ＬＳＩ
）で構成された回路に関するものである。

〔従来の技霜〕

従来、上述のごとき走査パルス発生回路としては、−次
元あるいは二次元状に配置された多数の光電変換素子を
順次選択するために、第５図に示。

したような２相以上のクロックパルスにより入力パルス
を一定時間ずつ遅延させて順次出力させるシフトレジス
タ型の走査回路が広く利用されている。この走査回路は
ＭＯ８電界効果トランジスタ（以下ＭＯ５Ｔと略称する
）を用いたシフトレジスタ型走査回路の初めの３段を示
した回路図である。

ブロックＧ工１０２はそれぞれクロックパルスφ１゜φ
２の発生器、Ｇ３は入力パルスＶｉＮの発生器、またＶ
。は駆動用の電源電圧、■８は一般にアース電圧を与え
る基準電圧印加端子である。トランジスタＧ１．Ｇ２は
ゲートとドレインを短絡させて形成した飽和型の負荷Ｍ
Ｏ８Ｔであり、トランジスタＧ　３＋　Ｑ　４は駆動用
ＭＯ８Ｔである。Ｇ１のソースとＧ３のドレインあるい
はＧ２のソースとＧ４のトレインを直列に組み合せた回
路は極性反転回路として動作する。また、Ｑｓ、Ｑｓは
伝達Ｍ　ＯＳ　Ｔである。

以下の説明はＮチャンネルＭＯＳＴを例にとり正論理（
正に高い電圧を１１１　ｔ＋、アース電圧を＃　Ｏ１１
で表現する）を用いて行うが、Ｐチャンネルについても
電圧の符号を逆にすれば全く同様に説明できる。入力パ
ルス発生器Ｇ３により、第１段目の極性反転回路に加え
られた入力パルス■ＩＮはクロッパルスφ１．φ２によ
って交互に開閉する伝達ＭＯＳＴにより、各段を通過す
る毎にクロックパルスによって定まる一定時間だけ遅延
されて。

同図（Ｂ）のタイミングチャートに示したように各段の
出力端■。１ｙ　ＶＯ２＊　ＶＯ３に現われる。

上述したＭＯ８Ｔを利用するシフトレジスタ型走査回路
は１回路素子をすべてＭＯＳＴから製作でき、比較的製
作工程が簡単である等の点で半導体集積回路に適してお
り、その集積度および歩留りの向上も容易である。また
、動作マージンも高く、各段の特性のバラツキも小さい
ので、多段の出力が要求される走査回路としては極めて
優れたものになる。

〔発明が解決しようとする問題点〕しかしながら、上述の走査回路は、以下の欠点を有して
いる。

■　２段のインバータの片方に常時電流が流れるため、
消費電力が大きい。

■　負荷の駆動能力は、Ｍ　ＯＳ　Ｔ　Ｇ２　（又はＱ
工）で決まるのに、ドライバ・トランジスタのＭＯ５Ｔ
　Ｇ４　（又はＱ　３）のチャンネル幅（すなわちトラ
ンジスタの大きさ）を大きくしなくてはならず、集積面
積が大きくなる。すなわち、出力オフセット電圧は、 ■Ｄ＝電源電圧ｇ　ｍ　（Ｇ２）　：　Ｍ　ＯＳ　Ｔ　Ｇ２のコンダク
タンスｇ　ｍ　（Ｇ４）　：　Ｍ　ＯＳ　Ｔ　Ｇ４のコ
ンダクタンスＬ２　：　Ｍ　ＯＳ　Ｔ　Ｇ２のチャンネ
ル幅Ｌ４ＨＭＯ５Ｔ　Ｇ４のチャンネル幅となり、オフセットを小さくするためには、ＭＯ８ＴＱ
ｓのＬ４を大きくせねばならず、ＭＯ５ＴＱ４の面積が
大きくなる。

■　出力振幅が電源電圧に比べて小さい。すなわち、出
力の“ＯＩ＋レベルは接地電位にならず（約Ｖｏ　”　
ｇ　ｍ　（Ｑ２）／ｇｍ　（Ｑ４）　）　、出力の＃　
１　＃レベルも電源電位にならない。

■　Ｍ　ＯＳ　Ｔ　Ｑ４のしきい値電圧のバラツキ影響
が大きい。

又、第５図に示した走査回路の他にも、相補形ＭＯ５Ｔ
　（ＣＭＯ８）によるシフトレジスタも考えられている
。０Ｍ０８回路によれば、高速で低消費電力であり、１
段あたりの構成素子が少なくなるが、ＮチャネルＭＯ５
ＴとＰチャンネルＭＯＳＴを集積回路化しなければなら
ず、製造プロセスが繁雑になるといった点からして、ど
ちらか−方のチャンネルのＭＯＳＴで走査回路を構成す
ることが望ましい６本発明は、上述の従来の走査パルス発生回路を構成する
半導体装置の欠点を改善することを目的としている。

〔問題点を解決するための手段〕

本発明は、ＭＯＳＴのブートストラップ回路及びフィー
ドバックを利用したリセット回路によってダイナミック
な走査回路（シフトレジスタ）を構成した半導体装置で
ある。

〔作用〕

以下、電子を信号電荷とするＮチャネル型ＭＯＳトラン
ジスタ（以下ＭＯＳ　Ｔ）で説明する。第２図（Ａ）、
第３図（Ａ）において、１はＰ形Ｓｉ基板、２，３はド
レインソースとなるＮ膨拡散層。

４はゲート電極、５はゲート絶縁膜（ＳｉＯｚ）、６は
フィールド絶縁膜（Ｓ　ｉ　０２等）、７．８はドレイ
ン、ソース電極、９はＮ形反転層である。

第２図（Ａ）でゲート電極４がＯＶの時、ゲート酸化膜
５の下のＰ形Ｓｉ基板１の表面に反転層の形成は無い。

ゲート電極４に正の電圧（ＭＯＳＴの閾値電圧■Ｔｈ以
上）が印加されると、第３図（Ａ）の様にＮ形反転層９
が形成され、Ｎ型拡散層２および３が電気的に接続され
る。たとえばＮ型拡散層２とゲート電極４との間の容量
結合関係を第２図ＣＢ）および第３図（Ｂ）で示す。

ゲート電極４がＯｖの時、Ｎ膨拡散層２に対応する端子
１２とゲート電極４に対応する端子１４との間の結合容
量は、それらの構造的なオーバーラツプによる容量２２
のみで、ゲート電極４（端子１４）にはこの容量結合の
効果を押える寄生容量として、実質的に接地２０と継な
がるゲート電極４とＰ型Ｓｉ基板１とのオーバーラツプ
容量２１、端子１３で示したＮ型拡散層３とのオーバー
ラツプ容量２３、およびゲート電極に接続する他の部分
の寄生容量２４がある（第２図（Ｂ））。

一方ゲート電極（端子１４）に正電圧（＞Ｖい）が印加
されている場合、ゲート電極４（端子１４）とＮ膨拡散
層２（端子１２）の間の容量結合は、前記容量２２に加
え、容量２１に代わる反転Ｍ９との間の容量２５と、Ｎ
形波散層３（端子１３）との間のオーバーラツプ容量２
３との和となり、接地２ｏと継ながるものは寄生容量２
４のみとなる。容量２２と２３は通常開等であり、容量
２１と２５も実質的に等しく、かつ、通常容量２２に比
べ、１桁近く大きな値となる。

したがって、Ｎ膨拡散層２とゲート電極４の間の結合容
量は、ゲート電極４に印加した電圧により大きく変化す
るバラクタ容量の性質を持ち、ゲート電極４にあらかじ
め正電圧が印加されている時に、Ｎ形拡散Ｍ２に正パル
スが印加されるとゲ　　□−ト電極４の電圧をさらに大
きく上げる。ブートストラップ的効果を与える。

本発明は、このバラクタ容量の性質を利用した走査回路
で、その原理を第４図に示す。第４図（Ａ）は基本回路
に相当する２ビット分を示すもので、主要各点Ａ−Ｅの
タイミングチャートを第４図（Ｂ）に示す。負荷４５お
よび４６は抵抗、あるいは容量およびこれらの混成など
何れであっても良い。０点の電圧があらかじめ正になっ
ている時、φ２が正になると０点の電圧は大きく叩き上
げられ、ＭＯＳＴ４３は非飽和条件でφ２を負荷４６に
与える。

設計要件は、たとえばＢ点が正になった時の０点の電圧
降下をＡＶ（＝Ｖｔｈ＋ＫＩＶｏ−ｖｔｈ；Ｖｏ：ｖＤ
：φ１．φ２の振巾、Ｋ：基板効果定数）とすると。

Ｃ１＋　Ｃ２＋　Ｃ３＋　Ｃ４であれば良い。

負荷４５および４６が小さい場合は、これと並列に、容
量、高抵抗（通常の集積回路素子寸法、用途においては
１０５〜１０）Ω程度）あるいは直流電圧をゲート電極
に印加し、定常的に少量の電流を流すことのできるＭＯ
８Ｔを設け、合わせて負荷として扱えば良い。

本発明の走査パルス発生回路は著るしく構成が簡単であ
り１通常の極性反転回路の如く、負荷に比べ不釣合に大
きなドライバ用Ｍｏ５Ｔも不要で集積化に適し、低消費
電力であり、且つ、印加されたパルスφ０．φ２がその
まま負荷に印加されるために、これを構成する各ＭＯＳ
Ｔの特性のパラ付、たとえばＶいのパラ付けによる負荷
へ印加されるパルスの変動も無く、振巾の低下も無い。

特にアナログ素子、たとえば固体撮像素子やフレームメ
モリなどの画像素子に適用する場合には、著しく低雑音
化することができる。

〔実施例〕

以下、本発明を実施例を参照して詳細に説明する。

第１図に示した回路は、本発明の一実施例である。第１
図でＨｌ、Ｈ，は同期（クロック）パルス、Ｈｉｎは入
力パルス、ｖ８はアースで、０１，０２゜ｏ３は出力パ
ルスであり、これを用いて、例えば固体撮像素子の水平
スイッチＭＯＳトランジスタ等を開閉する。

いま点Ａが高レベル（以下１４　ＨＩｔと略す）とする
。

次に同期パルスＨ２が入力される（′″Ｈ１１になる）
と、トランジスタＴ工を通じて点Ｂの電位が上昇する。

点ＡとＢのブートストラップ容量５１（先述したところ
のＭＯ５Ｔの寄生容量で良いが、外部から容量を付加し
ても良く、本発明の実施例を以下に各種違べるが、それ
等の例においても同様である。）を通じて点Ａの電位が
パルス振幅のＶＤより上昇し、トランジスタＴ工は非飽
和領域で動作するようになる。したがって点Ｂには同期
パルスＨ２と全く同じ波形のパルス０１が出力される。

また、この時、同時にトランジスタＴ２がｏｎしている
ので１点Ｃに“Ｈ”が書き込まれる。この電位はほぼＶ
。からＴ２のしきい電圧を引いた値となる。

次にＨｌが“Ｈ”になると、トランジスタＴ３とＴ４が
ｏｎＬ、前述したと同じ理由により点Ｅに“Ｈ”が書き
込まれる。

さらに１次にＨ２が１（ＨＩｔになると、同様に点Ｆに
パルス０２が出力される。さて、この時、トランジスタ
Ｔ２もＯｎする０点Ｃにはｌ（Ｈｆｆが効書き込まれて
いるので、そこに蓄積されていた電荷が点Ｂへ逆流し１
点ＢとＣが同じ電位になろうとし、点Ｂの電位が０から
正の方へ持ち上がる。

例えば固体撮像素子等では水平出力パルスは第１図（Ｂ
）に描いであるように、１度だけパルスが出て、あとは
ゼロ電位になっていなければ、雑音が増大する。トラン
ジスタＴ７は点ＢとＣの電位をゼロにクリアするための
トランジスタである。

高レベルになっている点Ｆがゲートに接続されているの
で、Ｔ７はＯｎし、点ＢとＣはゼロ電位に固定されたま
まになる。

第１図に示した回路では、直流的に電流が流れる駅では
ないので、消費電力はＣＭＯ８なみに少なく、また素子
は全てＮチャネルＭＯ８Ｔだけで構成出来る。

第６図に示した回路は、出力線にリセット用トランジス
タ６１．６２を挿入したものであり、動作原理は第５図
に示した回路と全く同じであるが、リセットトランジス
タにより動作がより確実になる。リセットトランジスタ
を挿入しても、シフトレジスタのピッチには何ら悪影響
はない。

第７図は第１図の実施例の変形であり、フィードバック
する点が若干異なるだけである。つまり、第１図におい
て点Ｆの電位が点Ｃにフィードバックされているが、第
７図では第１図の点Ｂにフィードバックしたものである
（フィードバックＭＯ８Ｔ　　二　Ｔａ　、　Ｔｓ）　
　− 逆に、第７図において点Ｂは点Ｆからフィードバックさ
れているが、第８図に示す本発明の他の実施例のように
点Ｅからフィードバックを受けても本発明の原理には何
ら支障はない。

第９図から第１２図は本発明の他の実施例である。第９
図の実施例は第１図において、ゲートトランジスタＴ２
のドレインを電源Ｖ。の線に接続し、出力０１をトラン
ジスタＴ２のゲートに印加するようにしたものである。

第１図、第６図、第７図及び第８図までの実施例では同
期パルスＨ□、Ｈ２がＯｎする度にトランジスタＴ、、
Ｔ４がｏｎＬ、点ＢとＣの電荷がその度にゲート下に移
動する。パルスＨ□、Ｈ２が　ｏｆｆする時に、その電
荷の一部が基板へ流出し、点Ｃの電位が若干上の方へ移
動する事がある。第９図から第１２図の実施例はそれを
避けたものである。動作原理は第１図とほぼ同じである
。

第１０図は第９図のブートストラップ容量５１としてＭ
ＯＳトランジスタ１０１のゲート容量を用いたものであ
る。

第１１図は、トランジスタＴ１．Ｔ２が既にバラクタ容
量を有しているが、特にブートストラップ容量としてコ
ンデンサ１１１を外付けで設けた例である。

第９図のフィードバックトランジスタＴ。のゲートが点
Ｅに接続されているのに比べ、第１２図は点りからフィ
ードバックされている例である。

第１３図は本発明の別の実施例である。第１３図は第６
図において、フィードバックトランジスタＴ７を点Ｃで
はなく、点Ｂヘフィードバックしたものである。

第１４図に他の実施例を示す。この実施例は第９図の実
施例の出力０１，０２，０３・・・の線にリセットトラ
ンジスタ１４１，１４２を設け、そのゲートをそれぞれ
同期パルスＨ□、Ｈ２に接続したものである。

また、以上の実施例では出力０１　＋０２，０３は、同
期パルスのＨ□あるいはＨ２の一方のみに同期したパル
スであったが、通常の走査回路として使用する場合には
、これに限定されるものではない。

たとえば第１図において、Ｈ工、Ｈ２を相似のパルスと
すれば点Ｂ、Ｄ、Ｆから出力パルスが得られる。この使
用法は本発明の実施例会てに適用出来ることは言うまで
もない。

本発明の他のタイプの実施例を以下説明する。

第１５図は本発明の走査回路の一実施例を示す。

４個のＭＯ８Ｔ、例えばＴ１□、ＴＴ２．Ｔ１４で単位
回路（ビット）を構成する。第１５図（Ｂ）に入力パル
スφ、。、駆動パルスφ１．φ２、および第１５図（Ａ
）に於ける主な点の代表として点１５Ａ、１５Ｂ、およ
び走査パルスを得る点１５Ｃ１１５Ｆ、１５Ｉの電位の
タイムチャートを第１５図ＣＢ）に示す。点１５Ｄと１
５Ｅ、１５Ｇと１５Ｈの各点の電位はそれぞれ点１５Ａ
と１５Ｂと同様な電位が３６０°、７２０”の位相遅と
なって現われる。端子Ｖ、は接地するが、φ１と結合し
ても（点１５Δの電位波形は少し変るが）同様な効果を
得る。

点１５Ａの得る最高電位はＴ工、の閾電圧Ｖいと基板効
果によりΔ■１低下し、さらにＴ１３のゲート容量の充
電のためにΔｖ２低下して点１５Ｂに伝えられ、Ｔ□３
を導通させる。φ１により点１５Ｂの電位は前記バラク
タ容量効果（容量１５１で代表）により叩き上げられΔ
ｖ３上昇する。Δｖ３く■い＋ΔＶ□＋Δｖ２であれば
、φ□はＴＴ３を素通りして（Ｔ工、が非飽和の条件で
）出力端、たとえば点１５Ｇに伝えられる。

またＴ１□のゲート電極容量効果により、第１５図（Ｂ
）に示すように、φ２のパルスが正になる度に点１５Ａ
、１５Ｂには電位Δｖ４が現われＴ工。

を周期的に導通させる。この時φ□は接地レベルにあり
、出力端を常に接地電位に安定化させるリセット動作を
行なう。Ｔ１４の閾値電圧のみを他のＭＯＳＴより高く
すれば、この効果はさに良く発揮される。

本発明の走査回路は、出力パルスがφ１のみから得れ、
且つ、各ＭＯＳ　Ｔ、特にＴ工３閾電圧などの特性のバ
ラ付の影響を受けず、減衰も無く、−様性が著しく改善
される。また、所要電力が著しく少なく、インバータ回
路に必要な、負荷に不均合に大きなドライバ用ＭＯＳＴ
も不要であり、高集積化に特に適している。

第１６図は前例におけるリセット動作をより大きくする
ために、φ２によってφ１と出力端を接続するＭ　ＯＳ
　Ｔ　、　Ｔｘｓを設けたものである。Ｔ１５のドレイ
ンをφ１の代り、接地用の端子■８に接続しても同様を
効果を得る。

第１７図は第１５図の例にソースドレインをφ２に接続
したＭＯＳＴ、Ｔｉ、を加えたもので。

ＴｌＧはＴ工、と同様なバラクタ容量効果を発揮し、前
記Ｔ１３のゲート容量充電により低下するΔｖ２を解消
し、設計要件を簡略化する。

言うまでも無く第１６図は第１７図の実施例と組み合わ
せた、すなわち、Ｔ□５とＴ１６を設ければ両方の効果
を同時に得る。また、第１５図で示したＴ１３の有する
バラクタ的容量１５１に加え、並列に容量を設けること
により、Δ■３をより大きくすることができる。これは
第２図（Ｂ）および第３図（Ｂ）における容量２３を大
きくすることと等価である。

いずれの例においても同様な効果を得ることは言うまで
もない。

第１８図は本発明の走査回路の例のタイプの実施例を示
す。４個のＭＯ８Ｔ、例えばＴ２１．　Ｔ２２゜Ｔ２３
．　Ｔ２．で単位回路（ビット）を構成する。第１８図
（Ｂ）に入力パルスφｉｎ、駆動パルスφ１゜φ２．お
よび第１８図（Ａ）に於ける主な点の代表として点１８
Ａ〜１８Ｈの電位のタイムチャートを第１８図（Ｂ）に
示す。

たとえば点１８Ｃの得る最高電位はＴ２１のしきい電圧
ｖｔｈと基板効果によりΔｖ１低下し、さらにＴ２３の
ゲート容量の充電のためにΔｖ２低下して点１８Ｄに伝
えられ、Ｔ２３を導通させる。φ１により点１８Ｄの電
位は前記バラクタ容量効果により叩き上げられ、Δｖ３
上昇する。Δ■３くｖい＋Δｖ１＋Δ■２であれば、φ
１はＴ２３を素通りして（Ｔ２３が非飽和の条件で）出
力端、点１８Ｅに伝えられる。

またＴ２のゲート電極容量効果により、第１８図（Ｂ）
に示すように、φ２のパルスが正になる度に点１８Ｇ、
１８Ｄには電位Δｖ４が現われＴ２３を周期的に導通さ
せる。この時φ１は接地レベルにあり、出力端を常に接
地電位に安定化させるリセット動作を行なう。Ｔ２４の
閾値電圧のみを他のＭＯ５Ｔより高くすれば、この効果
はさらに良く発揮される。

第１９図は前例におけるリセット動作をより大きくする
ために、φ２によりφ□と出力端を接続すルＭ　ＯＳ　
Ｔ　、　Ｔ　２５を設けたものである。Ｔ２５のドレイ
ンをφ、に代り、接地に接続しても同様な効果を得る。

第２０図は第１８図の例にソース、ドレインをφ２に接
続したＭ　ＯＳ　Ｔ　、　Ｔ　２０を加えたもので、Ｔ
２ｏはＴ２３と同様なバラクタ容量効果を発揮し、前記
Ｔ２３のゲート容量充電により低下するΔｖ２を解消し
、設計要件を簡略化する。

言うまでも無く第１９図と第２０図の例を組み合わせた
、すなわち、Ｔ２６とＴ２６を設ければ両方の効果を同
時に得る。また、第１８図で示した　・Ｔ２３の有する
バラクタ的容量に加え、並列に容量を設けることにより
、Δｖ３をより大きくすることができる。これは第２図
（Ｂ）および第３図（Ｂ）における容量２３を大きくす
ることと等価である。いずれの実施例においても同様な
効果を得ることは言うまでもない。

第２１図は、本発明による走査回路のさらに別のタイプ
の実施例である。また第２１図（Ｂ）は、第２１図（Ａ
）の各ノードの電圧波形を示したものである。本走査回
路の動作を簡単に説明する。

第２１図において、入力パルスφ１Ｎが与えられると、
クロックパルスφ２によってｌＭＯＳトランジスタ（以
下ＭＯＳＴと略す）Ｔ３□がＯＮし、ノード２１Ｚ（Ｍ
Ｏ８Ｔ、Ｔ３゜のゲート）に電荷がたまる。次に、クロ
ックパルスφ、が高レベル（“Ｈ″）になると、ノード
２１Ａは“Ｈ１１になり、ＭＯＳＴ、Ｔ３３もＯＮＬ、
て、ノード２１ＢもｉｚＨ”となる。φ１が低レベル（
”Ｈ”）なるとノード２１Ａの電位はｉｎ　Ｌ”になる
が、ノード２１ＢはＭ　ＯＳ　Ｔ　、　Ｔ　３３のダイ
オード特性のおかげで（（Ｈ“になったままである。ノ
ード２１Ｂの電位は、ＭＯＳＴ、Ｔ３５のゲートと同電
位であり、φ２が“Ｈ”になると、ノード２１Ｇおよび
ノード２１Ｄも“Ｈ″となる。再び、φ２が１１　Ｌ”
になると、ノード２１Ｃの電位はｉｔ　Ｌ“になるが、
ノード２１Ｄの電位は“Ｈ”のままである。同様に、ノ
ード２１Ｅ、２１Ｆ、２１Ｇ、２１Ｈに電圧が伝わって
いき、ノード２１Ｆの電位が“Ｈ”になればＭ　ＯＳ　
Ｔ　、　Ｔ０ｎのゲートがＩＩ　ＨＩｔになり。

ＯＮ状態になり、ノード２１Ｂの電位はｖ５５．すなわ
ちｕ　Ｌ　ｕにリセットされる。

第２１図（Ｂ）を見るとわかるように、走査回路の出力
としては、２１Ａ、２１Ｃ，２１Ｅ。

２１Ｇ、・・・という幅の狭いパネル列（歯抜けのパル
ス列）とＢ、Ｄ、Ｆ、Ｈ，・・・という幅の広い列を得
ることができる。また２ＬＡ、２１Ｃ，２１Ｅ、２．Ｉ
Ｇ、・・・のパルス振幅はＭＯＳＴ、Ｔ３□。

Ｔ３５．　Ｔ３８・・・のゲート・チャンネル間の容量
によるブート・ストラップ効果によりφ１（あるいはφ
２）のパルス振幅とまったく同じものが得られ・る。

電力の消費は入力パルスが伝達しているステージだけで
あり、しかも負荷を充電するだけでよく極めて小さくな
る。

本発明の他の例を第２２図に示す。これは、第２１図に
おけるＭＯＳ　Ｔ、　Ｔ３２＊　’ｒ３ｓｔ　Ｔ３８？
Ｔ４１・・・のブート・ストラップ効果を強めるために
ゲート・ソース間に外付けの容量２２１を付加したもの
である。

第２３図は他の例であり、ノード２１Ｂ、２１Ｄ、・・
・の電位を“Ｌ　７１にリセットするためのノード２１
Ｅ、２１Ｇ、・・・からフィード・バックしたものであ
る（第２１図とはフィード・バックの場所が異なるだけ
である）。

第２４図は別の例であり、第２３図の例にブート・スト
ラップ効果を強める外付けの容量２４１を付は加えたも
のである。

第２５図は他の例である。リセット用トランジスタのソ
ースをφ１．φ２に接続したものである。

第２６図は他の例であり、第２５図の回路構成にブート
・ストラップ効果を強めるための容量２６１を加えたも
のである。

第２７図は他の例である。第２１図に２７１のＭＯＳバ
ラクタを加えたもので、これらはゲートが“Ｈ″のとき
だけ容量が大きいという性質がある。例えばノード２１
Ｂの電位子“Ｈ”であれば２７１の容量によってＭＯＳ
Ｔ、Ｔ３５のゲートは十分”Ｈ”　Ｌ’ｔ’Ｊ−”Ｌ”
　であれば２７１の容量は小さく何も悪影響を示さない
。なお、このＭＯＳバラクタは第２２図〜第２６図の例
にも加えることができる。

第２８図は他の例である６第２３図の回路のノード、２
ＬＡ、２１Ｃ，２１Ｅ、２１Ｇ、・・・のＩｔ　Ｈ１１
電位をより完全にするためにＭ　ＯＳ　Ｔ　、　Ｔｓ１
〜Ｔ５４を加えたものである。このリセットを完全にす
るＭＯＳＴは第２１図、第２２図、第２４図〜第２７図
にも加えたことができる。

なお、第２２図から第２７図の回路に対するタイミング
・チャートは第２１図（Ｂ）と同様である。

本実施例の特徴をまとめると次のようになる６（ｉ　）
　　３　ＭＯＳ　Ｔ／ｓｔａｇｅでよく、集積度が向上
する。（ただし、第２８図の実施例では４ＭＯＳ　Ｔ　
／　ｓｔａｇｅとなる）（ｉｉ）　　６　ＭＯＳ　Ｔ／ｓｔａｇｅとして用いる
と、φ１（あるいはφ２）だけに同期した出力パルスが
得られ、出力パルスの不均一性はいちじるしく減少する
。

（ｎｉ）　　出力パルスとして、ノード２１Ａ、２１Ｃ
。

２１Ｅ、２１Ｇ、・・・を用いると出力パルス増幅がφ
１（ｏｒ　φ２）とまったく同じであり、ＭＯＳＴによ
るｖＴｘ　ｃｌｒｏｐかない。

（ｔｖ）　　出力パルス幅は、クロックパルス幅と同じ
もの（狭いパルスｌ１ｉｆ）と、クロックパルス周期（
広いパルス幅）とが得られる。

（ｖ）　　ＩＣ化したときの悪い寄生効果（ｃｈａｔｇ
ａｐｕｍｐｉｎｇ　）がない。

（ｖｉ）消費電力が極めて小さい。

（燵）本走査回路を動作させるためには、φ０．゛φ２
．φ［Ｎ、Ｖ　ｓ＊　（Ｇ　Ｎ　Ｄ　）だけでよく、ｖ
ｏ。

は不要である。

第２９図は以上の走査回路の終端回路を示したものであ
る。

この図は第２１図の実施例にＴ６□、Ｔ６□、　Ｔ６３
゜Ｔｅ４１　Ｔ１１ｓのＭＯＳＴを接続したものである
。

ノード２１Ｆの電位は、ノード２１Ｈの電位が“ＨＰ＋
の時の限り１Ｍ０８Ｔ、”ｒ、□によってφ□に同期し
たパルス２１１によってリセットする。

またノードＨの電位は、ノード２１Ｇの電位がＩｔ　Ｌ
　ｎのときに限りＭ　ＯＳ　Ｔ　、　Ｔｓｉによってφ
２２図したパルス２１Ｊによってリセットされることを
示している。なお、Ｍ　ＯＳ　Ｔ　、　Ｔｅ３−　Ｔｌ
ｌ＋４のｇｍ比はｇ　ｍ　１６４／　ｇ　ｍ　、Ｃ３−
８程度にすればよい。また１Ｍ　ＯＳ　Ｔ　、　Ｔｅ２
は特になくてもよい動作を確実にするために入れである
。

第３０図は別の終端回路について説明したものである。

今シフトレジスタの３ＯＡ点に“Ｈ”が蓄積されている
とする０次にφ、がｔｔ　Ｈ′ｔになるトＴ’ｔｘはＯ
Ｎ状態であるため、３０Ｂ点、３０Ｃ点の電位は“Ｈ“
となる。φ１が“Ｌ”となると１．３０Ｂ電位は“Ｌ　
ｒｅとなるが、３ｃｏ電位は“Ｈ”のまま保持される。

次にφ２が”Ｈ”となるとＴ？３がＯＮ状態となり、３
ｃｏ電位は３０Ｃ点、３０Ｄ点の容量分割される。（３
ｃｏ点容量Ｃ０，３０この時３００の電位がＴ７５のし
きい電圧より大きくしておくとＴｔｓはＯＮ状態となり
、３ＯＡ電位は放電し、１１　Ｌ　Ｉｔとなる。次にφ
、が“ＨＩｌｌとなると、Ｔ？４はＯＮ状態となり、３
０Ｄ電位は“Ｌ”ある）６次にφ２が“Ｈ”となると３
０Ｃ電位は再びＣ６ｃｏに分割される。以上のくり返し
で３ＯＡの電位を放電させた後、３０Ｃの電位は′Ｌ”
に下がってゆく。

となる様にＣｃ、ＣＤを選べばよく、Ｃ０とＣＤの関係
は厳しくなく、ラフな比率でよい。

■　３０Ｂ、３０Ｇの電位がチャージポンピング等によ
り“ＨＩｔに上がろうとしてもφ２で分割し、φ、で放
電するタイミングのくり返しで　１１　Ｌ　ｎにもどす
事ができる。

■　２ケのＭＯ５Ｔを付は加えるだけで終端する事がで
きる。

〔発明の効果〕

本発明によれば、極性反転回路のごとく直流電流が流れ
る期間がなく、このため低消費電力で高速走査に適し、
高集積化に適し、効率の良いブートストラップの結合容
量により出力波形の一様性が良く、誤動作の少なく動作
マージンが大きくとれるという効果がある。

【図面の簡単な説明】

第１図は本発明の走査パルス発生回路の一実施例を示す
図、第２図および第３図はＭＯＳＴ形トランジスタの寄
生容量を説明する図、第４図は本図、第７図、第８図、
第９図、第１０図、第１・１図、第１２図、第１３図、
第１４図、第１５図、図、第２５図、第２６図、第２７
図、第２８図。第２９図及び第３０図は本発明の走査パルス発生回路の
他の実施例を示す図である。 φ１．φ２・・・同期パルス（端子）、４１，４２゜４
３．４４・・・ＭＯ８形トランジスタ、４５．４６・・
・負荷、Ｃ１，Ｃ２ｙ　Ｃ３，Ｃ４・・・寄生容量。第２０＄３目／　７　　　　　　　　　　　７戸２゜第４凶Ｅ−一−Ｊ５Ｙ−− ％Ｎへ　！！　　　　ぐ２＋≧＼　よ ′″Ｎ５　五　　　　　営 ≧叉＼　≧ ミ８　き　　　ぐ歪ミ舛　’　　　　＞ ≧ 第７タのｒｒ藻　ノｌ　図第１プ久第２ρ円第２７〆第２２目＄２３日 ’ｆ、ｚａ国第２ダ侶第２プ囚

Claims

【特許請求の範囲】１、ソース又はドレインとなる第１及び第２電極並びに
ゲート電極をそれぞれ有する少なくとも６個の第１、第
２、第３、第４、第５、第６のＭＯＳ形電界効果トラン
ジスタからなる基本回路を複数個接続して構成され、上
記第１トランジスタのゲート電極は前段の上記基本回路
の出力端に接続され、上記第１トランジスタの第１電極
は上記第２トランジスタの第１電極に接続され、上記第
２トランジスタの第２電極は上記第３トランジスタのゲ
ート電極に接続され、上記第３トランジスタの第１電極
は上記第４トランジスタの第１電極に接続され、上記第
４トランジスタの第２電極は後段の上記基本回路の入力
端に接続され、上記第５及び第６トランジスタの第１端
子はそれぞれ上記第２及び第４トランジスタの第１又は
第２電極のいずれか一方に接続され、上記第５及び第６
トランジスタの第２電極はそれぞれ接地され、上記第５
及び第６トランジスタのゲート電極はそれぞれ後段の第
１及び第３トランジスタの第１電極又はゲート電極に接
続され、上記第１及び第３トランジスタのゲート電極と
第１電極との間に容量性素子が設けられ、上記第１トラ
ンジスタの第２電極及び上記第２トランジスタのゲート
電極には第１の同期パルスが印加され、上記第３トラン
ジスタの第２電極及び上記第４トランジスタのゲート電
極には第２の同期パルスが印加されてなり、上記第１及
び第３トランジスタの第１電極の少なくとも一方から走
査パルス出力を出力することを特徴とする半導体装置。２、ソース又はドレインとなる第１及び第２電極並びに
ゲート電極をそれぞれ有する少なくとも６個の第１、第
２、第３、第４、第５、第６のＭＯＳ形電界効果トラン
ジスタからなる基本回路を複数個接続して構成され、上
記第１トランジスタのゲート電極は前段の上記基本回路
の出力端に接続され、上記第１トランジスタの第１電極
は上記第２トランジスタのゲート電極に接続され、上記
第２トランジスタの第１電極は上記第３トランジスタの
ゲート電極に接続され、上記第３トランジスタの第１電
極は上記第４トランジスタのゲート電極に接続され、上
記第４トランジスタの第１電極は後段の上記基本回路の
入力端に接続され、上記第５及び第６トランジスタの第
１端子はそれぞれ上記第２及び第４トランジスタの第１
電極に接続され、上記第５及び第６トランジスタの第２
電極はそれぞれ接地され、上記第５及び第６トランジス
タのゲート電極はそれぞれ後段の第２及び第４トランジ
スタの第１電極又はゲート電極に接続され、上記第１及
び第３トランジスタのゲート電極と第１電極との間に容
量性素子が設けられ、上記第１トランジスタの第２電極
には第１の同期パルスが印加され、上記第３トランジス
タの第２電極には第２の同期パルスが印加され、上記第
２及び第４トランジスタの第２電極には電源電圧が印加
されてなり、上記第１及び第３トランジスタの第１電極
の少なくとも一方から走査パルス出力を出力されること
を特徴とする半導体装置。３、ソース又はドレインとなる第１及び第２電極並びに
ゲート電極をそれぞれ有する少なくとも６個の第１、第
２、第３、第４、第５、第６のＭＯＳ形電界効果トラン
ジスタからなる基本回路を複数個接続して構成され、上
記第１トランジスタのゲート電極は前段の上記基本回路
の出力端に接続され、上記第１トランジスタの第１電極
は上記第２トランジスタの第１電極及びゲート電極に接
続され、上記第２トランジスタの第２電極は上記第３ト
ランジスタのゲート電極に接続され、上記第３トランジ
スタの第１電極は上記第４トランジスタの第１電極及び
ゲート電極に接続され、上記第４トランジスタの第２電
極は後段の上記基本回路の入力端に接続され、上記第５
及び第６トランジスタの第１端子はそれぞれ上記第２及
び第４トランジスタの第２電極に接続され、上記第５及
び第６トランジスタの第２電極はそれぞれ接地され、上
記第５及び第６トランジスタのゲート電極はそれぞれ後
段の第２及び第４トランジスタの第２電極又はゲート電
極に接続され、上記第１及び第３トランジスタのゲート
電極と第１電極との間に容量性素子が設けらけ、上記第
１トランジスタの第２電極には第１の同期パルスが印加
され、上記第３トランジスタの第２電極には第２の同期
パルスが印加されてなり、上記第１及び第３トランジス
タの第１電極の少なくとも一方から走査パルス出力が出
力されることを特徴とする半導体装置。４、特許請求の範囲第３項において、前記第１及び第３
トランジスタの第１電極に第７及び第８トランジスタの
第１電極がそれぞれ接続され、上記第７及び第８トラン
ジスタの第２電極はそれぞれ接地され、上記第７トラン
ジスタのゲート電極には前記第２の同期パルスが印加さ
れ、上記第８トランジスタのゲート電極には前記第１の
同期パルスが印加されることを特徴とする半導体装置。５、特許請求の範囲第３項において、さらに第９、第１
０、第１１、第１２及び第１３のＭＯＳ電界効果トラン
ジスからなる終端回路が上記基本回路の最終段に接続さ
れ、上記第９トランジスタのゲート電極は前段の第４ト
ランジスタの第２電極に接続され、上記第９トランジス
タの第１電極は第１０トランジスタの第１電極及び前段
の第５トランジスタのゲート電極に接続され、上記第９
トランジスタの第２電極には上記第１の同期パルスが印
加され、上記第１０トランジスタの第２電極は接地され
、上記第１０トランジスタのゲート電極は上記第２同期
パルスが印加され、上記第１１トランジスタのゲート電
極及び第２電極には上記第２の同期パルスが印加され、
上記第１１トランジスタの第１電極は上記第１２トラン
ジスタの第１電極、上記第１３トランジスタの第１電極
及び前段の第６トランジスタのゲート電極に接続され、
上記第１２トランジスタのゲート電極は前段の第３トラ
ンジスタの第１電極に接続され、上記第１３トランジス
タのゲート電極には上記第１の同期パルスが印加され、
上記第１０、第１２及び第１３トランジスタの第２電極
はそれぞれ接地されていることを特徴とする半導体装置
。