JPS6245638B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は走査パルス発生回路、例えば光学文字
読み取り装置、フアクシミリ等の光検知素子アレ
ー、固体撮像装置等のように多数の光電変換素子
を時間的かつデイジタル的に選択走査するパルス
を発生させる発生回路で、特にMOS形トランジ
スタ等による集積回路（IC、LSI）で構成された
回路に関するものである。

(2) 従来技術 従来、上述のごとき走査パルス発生回路として
は、一次元あるいは二次元状に配置された多数の
光電変換素子を順次選択するために、第１図に示
したような２相以上のクロツクパルスにより入力
パルスを一定時間ずつ遅延させて順次出力させる
シフトレジスタ型の走査回路が広く利用されてい
る。この走査回路はMOS電界効果トランジスタ
（以下MOSTと略称する）を用いたシフトレジス
タ型走査回路の初めの３段の回路図である。

ブロツクG₁，G₂はそれぞれクロツクパルスφ
_１，φ_２の発生器、G₃は入力パルスＶ_1Nの発生
器、またＶ_Dは駆動用の電源電圧、Ｖ_Sは一般にア
ース電圧を与える基準電圧印加端子である。トラ
ンジスタQ₁，Q₂はゲートとドレインを短絡させ
て形成した飽和型の負荷MOSTであり、トラン
ジスタQ₃，Q₄は駆動用MOSTである。Q₁のソー
スとQ₃のドレインあるいはQ₂のソースとQ₄のド
レインを直列に組み合せた回路は極性反転回路と
して動作する。また、Q₅，Q₆は伝達MOSTであ
る。

以下の説明はＮチヤンネルMOSTを例にとり
正論理（正に高い電圧を“１”、アース電圧を
“０”で表現する）を用いて行うが、Ｐチヤンネ
ルについても電圧の符号を逆にすれば全く同様に
説明できる。入力パルス発生器G₃により、第１
段目の極性反転回路に加えられた入力パルスＶ_1N
はクロツクパルスφ_１，φ_２によつて交互に開閉
する伝達MOSTにより、各段を通過する毎にク
ロツクパルスによつて定まる一定時間だけ遅延さ
れて、同図ｂのタイミングチヤートに示したよう
に各段の出力端子V₀₁，V₀₂，V₀₃に現われる。

上述したMOSTを利用するシフトレジスタ型
走査回路は、回路素子をすべてMOSTから製作
でき、比較的製作工程が簡単である等の点で半導
体集積回路に適しており、その集積度および歩留
りの向上も容易である。また、動作マージンも高
く、各段の特性のバラツキも小さいので、多段の
出力が要求される走査回路としては極めて優れた
ものになる。

しかしながら、上述の走査回路は、以下の欠点
を有している。

２段のインバータの片方に常時電流が流れる
ため、消費電力が大きい。

負荷の駆動能力は、MOST Q₂（又はQ₁）で
決まるのに、ドライバ・トランジスタの
MOST Q₄（又はQ₃）のチヤンネル幅（すなわ
ちトランジスタの大きさ）を大きくしてはなら
ず、集積面積が大きくなる。すなわち、出力オ
フセツト電圧は、 Ｖ＝Ｖ_D×ｇ_ｎ（Ｑ_２）／ｇ_ｎ（Ｑ_４）≒Ｖ_DＬ_２
／Ｌ_４ Ｖ_D：電源電圧 ｇ_n（Q₂）：MOST Q₂のコンダクタンス ｇ_n（Q₄）：MOST Q₄のコンダクタンス L₂：MOST Q₂のチヤンネル幅 L₄：MOST Q₄のチヤンネル幅 となり、オフセツトを小さくするためには、
MOST Q₄のL₄を大きくせねばならず、MOST
Q₄の面積が大きくなる。

出力振幅が電源電圧に比べて小さい。すなわ
ち、出力の“０”レベルは接地電位にならず
（約Ｖ_D・ｇ_n（Q₂）／ｇ_n（Q₄））、出力の“１”
レベルも電源電位にならない。

MOST Q₄のしきい電圧のバラツキ影響が大
きい。

又、第１図に示した走査回路の他にも、相補形
MOST（CMOS）によるシフトレジスタも考えら
れている。CMOS回路によれば、高速で低消費電
力であり、１段あたりの構成素子が少なくなる
が、ＮチヤンネルMOSTとＰチヤンネルMOST
を集積回路化しなければならず、製造プロセスが
繁雑になるといつた点からして、どちらか一方の
チヤンネルのMOSTで走査回路を構成すること
が望ましい。

また、従来の走査回路において、走査回路の出
力パルスの振幅を変えたい場合には、走査回路自
体の電源電圧を変化させるか、駆動パルスの振幅
を変化させなければならない。しかしながら、こ
の２つの方法では、特に出力パルスの振幅を低く
したい時や、出力パルスの低レベル部分を上げた
い時などに、走査回路自身の動作が不能又は不安
定となり、誤動作の原因となり、可変制御の範囲
が著しく狭いという問題があつた。

(3) 発明の目的 本発明は、上述の従来の走査パルス発生回路を
構成する半導体装置の欠点を改善するとともに走
査パルス発生回路の出力パルスの振幅を可変制御
することのできる走査回路を構成する半導体装置
を提供することを目的としている。

(4) 発明の総括説明 本発明は、MOSTのブートストラツプ効果を
利用してダイナミツク走査回路（シフトレジス
タ）の出力端に別の電源系を有したバツフア回路
を設け、走査回路の動作と、出力パルスの振幅制
御とをそれぞれ別個に行なうように構成した半導
体装置である。

以下、電子を信号電荷とするＮチヤンネル型
MOSトランジスタ（以下MOST）で説明する。
第２図Ａ、第３図Ａにおいて、１はＰ形Si基板、
２，３はドレインソースとなるＮ形拡散層、４は
ゲート電極、５はゲート絶縁膜（SiO₂等）、６は
フイールド絶縁膜（SiO₂等）、７，８はドレイ
ン、ソース電極、９はＮ形反転層である。第２図
Ａでゲート電極４がOVの時、ゲート酸化膜５の
下のＰ形Si基板１の表面に反転層の形成は無い。
ゲート電極４に正の電圧（MOSTの閾値電圧Ｖ_Th
以上）が印加されると、第３図Ａの様にＮ形反転
層９が形成され、Ｎ型拡散層２および３が電気的
に接続される。たとえばＮ型拡散層２とゲート電
極４との間の容量結合関係を第２図Ｂおよび第３
図Ｂで示す。

ゲート電極４がOVの時、Ｎ形拡散層２に対応
する端子１２とゲート電極４に対応する端子１４
との間の結合容量は、それらの構造的なオーバー
ラツプによる容量２２のみで、端子１４にはこの
容量結合の効果を押える寄生容量として、実質的
に接地２０と継ながるゲート電極４とＰ型Si基板
１とのオーバーラツプ容量２１、端子１３で示し
たＮ型拡散層３とのオーバーラツプ容量２３、お
よびゲート電極に接続する他の部分の寄生容量２
４がある（第２図Ｂ）。

一方ゲート電極４に正電圧（＞Ｖ_th）が印加さ
れている場合、ゲート電極４（端子１４）とＮ形
拡散層２（端子１２）の間の容量結合は、前記容
量２２に加え、容量２１に代わる反転層９との間
の容量２５と、Ｎ型拡散層３（端子１３）との間
のオーバーラツプ容量２３との和となり、接地２
０と継ながるものは寄生容量２４のみとなる。容
量２２と２３は通常同等であり、容量２１と２５
も実質的に等しく、かつ、通常容量２２に比べ、
１桁近く大きな値となる。

したがつて、Ｎ形拡散層２とゲート電極４の間
の結合容量は、ゲート電極４に印加した電圧によ
り大きく変化するバラクタ容量の性質を持ち、ゲ
ート電極４にあらかじめ正電圧が印加されている
時に、Ｎ形拡散層２に正パルスが印加されるとゲ
ート電極４の電圧をさらに大きく上げる、ブース
ストラツプ的効果を与える。

本発明は、このバラクタ容量の性質を利用した
走査回路で、その原理を第４図に示す。第４図Ａ
は基本回路に相当する２ビツト分を示すもので、
主要各点Ａ〜Ｅのタイミングチヤートを第４図Ｂ
に示す。負荷４５および４６は抵抗、あるいは容
量およびこれらの混成など何れであつても良い。
Ｃ点の電圧があらかじめ正になつている時、φ_２
が正になるとＣ点の電圧は大きく叩き上げられ、
MOST４３は非飽和条件でφ_２を負荷４６に与
える。

設計要件は、たとえばＢ点が正になつた時のＣ
点の電圧降下をΔＶ（＝Ｖ_th＋Ｋ√_D−_th；Ｖ
_D：φ_１，φ_２の振巾、Ｋ：基板効果定数）とす
ると、 （Ｃ_１＋Ｃ_２）Ｖ_Ｄ／Ｃ_１＋Ｃ_２＋Ｃ_３＋Ｃ_４≧
ΔＶ……(1) Ｃ_２Ｖ_Ｄ／Ｃ_１＋Ｃ_２＋Ｃ_３＋Ｃ_４Ｖ_th……(2
) であれば良い。

負荷４５および４６が小さい場合は、これと並
列に、容量、高抵抗（通常の集積回路素子寸法、
用途においては10⁵〜10⁷Ω程度）あるいは直流電
圧をゲート電極に印加し、定常的に少量の電流を
流すことのできるMOSTを設け、合わせて負荷
として扱えば良い。

本発明の走査パルス発生回路は著るしく構成が
簡単であり、通常の極性反転回路の如く、負荷に
比べ不釣合に大きなドライバ用MOSTも不要で
集積化に適し、低消費電力であり、且つ、印加さ
れたパルスφ_１，φ_２がそのまま負荷に印加され
るために、これを構成する各MOSTの特性のバ
ラ付、たとえばＶ_thのバラ付による負荷へ印加さ
れるパルスの変動も無く、振巾の低下も無い。特
にアナログ素子、たとえば固体撮像素子やフレー
ムメモリなどの画像素子に適用する場合には、著
しく低雑音化することができる。

(5) 実施例 以下、本発明を実施例を参照して詳細に説明す
る。

第５図に示した回路は、本発明の一実施例であ
る。第５図でH₁，H₂は同期（クロツク）パル
ス、Ｈ_ioは入力パルス、Ｖ_Sはアースで、O₁，
O₂，O₃は出力パルスであり、これを用いて、例
えば固体撮像素子の水平スイツチMOSトランジ
スタ等を開閉する。

いま点Ａが高レベル（以下“Ｈ”と略す）とす
る。次に同期パルスH₂が入力される（“Ｈ”にな
る）と、トランジスタT₁を通じて点Ｂの電位が
上昇する。点ＡとＢのブートストラツプ容量５１
（先述したところのMOSTの寄生容量で良いが、
外部から容量を付加しても良く、本発明の実施例
を以下に各種述べるが、それ等の例においても同
様である。）を通じて点Ａの電位がパルス振幅の
Ｖ_Dより上昇し、トランジスタT₁は非飽和領域で
動作するようになる。したがつて点Ｂには同期パ
ルスH₂と全く同じ波形のパルスO₁が出力され
る。また、この時、同時にトランジスタT₂がon
しているので、点Ｃに“Ｈ”が書き込まれる。こ
の電位はほぼＶ_DからT₂のしきい電圧を引いた値
となる。

次にH₁が“Ｈ”になると、トランジスタT₃と
T₄がonし、前述したと同じ理由により点Ｅに
“Ｈ”が書き込まれる。

さらに、次にH₂が“Ｈ”になると、同様に点
ＦにパルスO₂が出力される。さて、この時、ト
ランジスタT₂もonする。点Ｃには“Ｈ”が書き
込まれているので、そこに著積されていた電荷が
点Ｂで逆流し、点ＢとＣが同じ電位になろうと
し、点Ｂの電位が０から正の方へ持ち上がる。

例えば固体撮像素子等では水平出力パルスは第
５図Ｂに描いてあるように、１度だけパルスが出
て、あとはゼロ電位になつていなければ、雑音が
増大する。トランジスタT₇は点ＢとＣの電位を
ゼロにクリアするためのトランジスタである。高
レベルになつている点Ｆがゲートに接続されてい
るので、T₇はonし、点ＢとＣはゼロ電位に固定
されたままになる。

第５図に示した回路では、直流的に電流が流れ
る訳ではないので、消費電力はCMOSなみに少な
く、また素子は全てＮチヤンネルMOSTだけで
構成出来る。

第６図に示した回路は、出力線にリセツト用ト
ランジスタ６０を挿入したものであり、動作原理
は第５図に示した回路と全く同じであるが、リセ
ツトトランジスタにより動作がより確実になる。
リセツトトランジスタを挿入しても、シフトレジ
スタのピツチには何ら悪影響はない。

第７図は第５図の実施例の変形であり、フイー
ドバツクする点が若干異なるだけである。つま
り、第５図において点Ｆの電位が点Ｃにフイード
バツクされているが、第７図では第５図の点Ｂに
フイードバツクしたものである（フイードバツク
MOST：T₈，T₉）。

逆に、第７図において点Ｂは点Ｆからフイード
バツクされているが、第８図に示す本発明の他の
実施例のように点Ｅからフイードバツクを受けて
も本発明の原理には何ら支障はない。

第９図から第１２図は本発明の他の実施例であ
る。第９図の実施例は第５図において、ゲートト
ランジスタT₂のドレインを電源Ｖ_Dの線に接続
し、出力O₁をトランジスタT₂のゲートに印加す
るようにしたものである。第５図から第８図まで
の実施例では同期パルスH₁，H₂がonする度にト
ランジスタT₂，T₄がonし、点ＢとＣの電荷がそ
の度にゲート下に移動する。パルスH₁，H₂がoff
する時に、その電荷の一部が基板へ流出し、点Ｃ
の電位が若干正の方へ移動する事がある。第９図
から第１２図の実施例はそれを避けたものであ
る。動作原理は第５図とほぼ同じである。

第１０図は第９図のブートストラツプ容量５１
としてMOSトランジスタ１０１のゲート容量を
用いたものである。

第１１図は、トランジスタT₁，T₃が既にバラ
クタ容量を有しているが、特にブートストラツプ
容量としてコンデンサ１１１を外付けて設けた例
である。

第９図のフイードバツクトランジスタT₆のゲ
ートが点Ｅに接続されているのに比べ、第１２図
は点Ｄからフイードバツクされている例である。

第１３図は本発明の別の実施例である。第１３
図は第６図において、フイードバツクトランジス
タT₇を点Ｃではなく、点Ｂへフイードバツクし
たものである。

第１４図に他の実施例を示す。この実施例は第
９図の実施例の出力O₁，O₂，O₃……の線にリセ
ツトトランジスタ１４１，１４２を設け、そのゲ
ートをそれぞれ同期パルスH₁，H₂に接続したも
のである。

また、以上の実施例では出力O₁，O₂，O₃は、
同期パルスのH₁あるいはH₂の一方のみに同期し
たパルスであつたが、通常の走査回路として使用
する場合には、これに限定されるものではない。
たとえば第５図において、H₁，H₂を相似のパル
スとすれば点Ｂ，Ｄ，Ｆから出力パルスが得られ
る。この使用法は本発明の実施例全てに適用出来
ることは言うまでもない。

本発明の他のタイプの実施例を以下説明する。

第１５図は本発明の走査回路の一実施例を示
す。４個のMOST、例えばT₁₁，T₁₂，T₁₃，T₁₄
で単位回路（ビツト）を構成する。第１５図Ｂに
入力パルスφ_io、駆動パルスφ_１，φ_２、および
第１５図Ａに於ける主な点の代表として点１５
Ａ，１５Ｂ、および走査パルスを得る点１５Ｃ，
１５Ｆ，１５Ｉの電位のタイムチヤートを第１５
図Ｂに示す。点１５Ｄと１５Ｅ，１５Ｇと１５Ｈ
の各点の電位はそれぞれ点１５Ａと１５Ｂと同様
な電位が360゜、720゜の位相遅となつて現われ
る。端子Ｖ_Sは接地するが、φ_１と結合しても
（点１５Ａの電位波形は少し変るが）同様な効果
を得る。

点１５Ａの得る最高電位はT₁₁の閾電圧Ｖ_thと
基板効果によりΔV₁低下し、さらにT₁₃のゲート
容量の充電のためにΔV₂低下して点１５Ｂに伝
えられ、T₁₃を導通させる。φ_１により点１５Ｂ
の電位は前記バラクタ容量効果（容量１５１で代
表）により叩き上げられΔV₃上昇する。ΔV₃≧
Ｖ_th＋ΔV₁＋ΔV₂であれば、φ_１はT₁₃を素通り
して（T₁₃が非飽和の条件で）出力端、たとえば
点１５Ｃに伝えられる。

またT₁₂のゲート電極容量効果により、第１５
図Ｂに示すように、φのパルスが正になる度に点
１５Ａ，１５Ｂには電位ΔV₄が現われT₁₃を周期
的に導通させる。この時φ_１は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T₁₄の閾値電圧のみを他の
MOSTより高くすれば、この効果はさらに良く
発揮される。

本発明の走査回路は、出力パルスがφ_１のみか
ら得られ、且つ、各MOST、特にT₁₃閾電圧など
の特性のバラ付の影響を受けず、減衰も無く、一
様性が著しく改善される。また、所要電力が著し
く少なく、インバータ回路に必要な、負荷に不均
合に大きなドライバ用MOSTも不要であり、高
集積化に特に適している。

第１６図は前例におけるリセツト動作をより大
きくするために、φ_２によつてφ_１と出力端を接
続するMOST、T₁₅を設けたものである。T₁₅の
ドレインをφ_１の代り、接地用の端子Ｖ_Sに接続
しても同様な効果を得る。

第１７図は第１５図の例にソースドレインをφ
_２に接続したMOST、T₁₆に加えたもので、T₁₆
はT₁₃と同様なバラクタ容量効果を発揮し、前記
T₁₃のゲート容量充電により低下するΔV₂を解消
し、設計要件を簡略化する。

言うまでも無く第１６図と第１７図の実施例と
組み合わせた、すなわち、T₁₅とT₁₆を設ければ
両方の効果を同時に得る。また、第１５図で示し
たT₁₃の有するバラクタ的容量１５１に加え、並
列に容量を設けることにより、ΔV₃をより大き
くすることができる。これは第２図Ｂおよび第３
図Ｂにおける容量２３を大きくすることと等価で
ある。いずれの例においても同様な効果を得るこ
とは言うまでもない。

第１８図は本発明の走査回路の別のタイプの実
施例を示す。４個のMOST、例えばT₂₁，T₂₂，
T₂₃，T₂₄で単位回路（ビツト）を構成する。第
１８図Ｂに入力パルスφ_io、駆動パルスφ_１，φ
_２、および第１８図Ａに於ける主な点の代表とし
て点１８Ａ〜１８Ｈの電位のタイムチヤートを第
１８図Ｂに示す。

たとえば点１８Ｃの得る最高電位はT₂₁のしき
い電圧Ｖ_thと基板効果によりΔV₁低下し、さらに
T₂₃のゲート容量の充電のためにΔV₂低下して点
１８Ｄに伝えられ、T₂₃を導通させる。φ_１によ
り点１８Ｄの電位は前記バラクタ容量効果により
叩き上げられ、ΔV₃上昇する。ΔV₃Ｖ_th＋ΔV₁
＋ΔV₂であれば、φ_１はT₂₃を素通りして（T₂₃
が非飽和の条件で）出力端、点１８Ｅに伝えられ
る。

またT₂のゲート電極容量効果により、第１８
図Ｂに示すように、φ_２のパルスが正になる度に
点１８Ｃ，１８Ｄには電位ΔV₄が現われT₂₃を周
期的に導通させる。この時φ_１は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T₂₄の閾値電圧のみを他の
MOSTより高くすれば、この効果はさらに良く
発揮される。

第１９図は前例におけるリセツト動作をより大
きくするために、φ_２によりφ_１と出力端を接続
するMOST、T₂₅を設けたものである。T₂₅のド
レインをφ_１に代り、接地に接続しても同様な効
果を得る。

第２０図は第１８図の例にソース、ドレインを
φ_２に接続したMOST、T₂₆を加えたもので、
T₂₆はT₂₃と同様なバラクタ容量効果を発揮し、
前記T₂₃のゲート容量充電により低下するΔV₂を
解消し、設計要件を簡略化する。

言うまでも無く第１９図と第２０図の例を組み
合わせた、すなわち、T₂₅とT₂₆を設ければ両方
の効果を同時に得る。また、第１８図で示した
T₂₃の有するバラクタ的容量に加え、並列に容量
を設けることにより、ΔV₃をより大きくするこ
とができる。これは第２図Ｂおよび第３図Ｂにお
ける容量２３を大きくすることと等価である。い
ずれの実施例においても同様な効果を得ることは
言うまでもない。

第２１図は、本発明による走査回路のさらに別
のタイプの実施例である。また第２１図Ｂは、第
２１図Ａの各ノードの電圧波形を示したものであ
る。本走査回路の動作を簡単に説明する。第２１
図において、入力パルスφ_INが与えられると、ク
ロツクパルスφ_２によつて、MOSトランジスタ
（以下MOSTと略す）T₃₁がONし、ノード２１Ｚ
（MOST、T₃₂のゲート）に電荷がたまる。次
に、クロツクパルスφ_１が高レベル“Ｈ”になる
と、ノード２１Ａは“Ｈ”になり、MOST、T₃₃
もONして、ノード２１Ｂも“Ｈ”となる。φ_１
が低レベル“Ｌ”なるとノード２１Ａの電位は
“Ｌ”になるが、ノード２１ＢはMOST、T₃₃の
ダイオード特性のおかげで“Ｈ”になつたままで
ある。ノード２１Ｂの電位は、MOST、T₃₅のゲ
ートと同電位であり、φ_２が“Ｈ”になると、ノ
ード２１Ｃおよびノード２１Ｄも“Ｈ”となる。
再び、φ_２が“Ｌ”になると、ノード２１Ｃの電
位は“Ｌ”になるが、ノード２１Ｄの電位は
“Ｈ”のままである。同様に、ノード２１Ｅ，２
１Ｆ，２１Ｇ，２１Ｈに電圧が伝わつていき、ノ
ード２１Ｆの電位が“Ｈ”になればMOST、T₃₄
のゲートが“Ｈ”になり、ON状態になり、ノー
ド２１Ｂの電位はＶ_SS、すなわち“Ｌ”にリセツ
トされる。

第２１図Ｂを見るとわかるように、走査回路の
出力としては、２１Ａ，２１Ｃ，２１Ｅ，２１
Ｇ、……という幅の狭いパルス列（歯抜けのパル
ス列）Ｂ，Ｄ，Ｆ，Ｈ，……という幅の広いパル
ス列を得ることができる。また２１Ａ，２１Ｃ，
２１Ｅ，２１Ｇ、……のパルス振幅はMOST、
T₃₂，T₃₅，T₃₈……のゲート・チヤネル間の容量
によるブート・ストラツプ効果によりφ_１（ある
いはφ_２）のパルス振幅とまつたく同じものが得
られる。

電力の消費は入力パルスが伝達しているステー
ジだけであり、しかも負荷を充電するだけでよく
極めて小さくなる。

本発明の他の例を第２２図に示す。これは、第
２１図におけるMOST、T₃₂，T₃₅，T₃₈，T₄₁…
…のブート・ストラツプ効果を強めるためにゲー
ト・ソース間に外付けの容量２２１を付加したも
のである。

第２３図は他の例であり、ノード２１Ｂ，２１
Ｄ、……の電位を“Ｌ”にリセツトするためにノ
ード２１Ｅ，２１Ｇ、……からフイード・バツク
したものである（第２１図とはフイード・バツク
の場所が異なるだけである）。

第２４図は別の例であり、第２３図の例にブー
ト・ストラツプ効果を強める外付けの容量２４１
を付け加えたものである。

第２５図は他の例である。リセツト用トランジ
スタのソースをφ_１，φ_２に接続したものであ
る。

第２６図は他の例であり、第２５図の回路構成
にブート・ストラツプ効果を強めるための容量２
６１を加えたものである。

第２７図は他の例である。第２１図に２７１の
MOSバラクタを加えたもので、これらはゲート
が“Ｈ”のときだけ容量が大きいという性質があ
る。例えばノード２１Ｂの電位が“Ｈ”であれば
２７１の容量によつてMOST、T₃₅のゲートは十
分“Ｈ”になり、“Ｌ”であれば２７１の容量は
小さく何も悪影響を示さない。なお、このMOS
バラクタは第２２図〜第２６図の例にも加えるこ
とができる。

第２８図は他の例である。第２３図の回路のノ
ード、２１Ａ，２１Ｃ，２１Ｅ，２１Ｇ、……の
“Ｌ”電位をより完全にするためにMOST、T₅₁
〜T₅₄を加えたものである。このリセツトを完全
にするMOSTは第２１図、第２２図、第２４図
〜第２７図にも加えることができる。

なお、第２２図から第２７図の回路に対するタ
イミング・チヤートは第２１図Ｂと同様である。

本実施例の特徴をまとめると次のようになる。

(i) 3MOST／stageでよく、集積度が向上する。
（ただし、第２８図の実施例では4MOST／
stageとなる） (ii) 6MOST／stageとして用いると、φ_１（ある
いはφ_２）だけに同期した出力パルスが得ら
れ、出力パルスの不均一性はいちじるしく減少
する。

(iii) 出力パルスとして、ノード２１Ａ，２１Ｃ，
２１Ｅ，２１Ｇ、……を用いると出力パルス増
幅がφ_１（orφ_２）とまつたく同じであり、
MOSTによるＶ_THdropがない。

(iv) 出力パルス幅は、クロツクパルス幅と同じも
の（狭いパルス幅）と、クロツクパルス周期
（広いパルス幅）とが得られる。

(v) IC化したときの悪い寄生効果（charge
pumping）がない。

(vi) 消費電力が極めて小さい。

(vii) 本走査回路を動作させるためには、φ_１，φ
_２，φ_IN，Ｖ_SS（GND）だけでよく、Ｖ_DDは
不要である。

第２９図は以上の走査回路の終端回路を示した
ものである。

この図は第２１図の実施例にT₆₁，T₆₂，T₆₃，
T₆₄，T₆₅のMOSTを接続したものである。

ノード２１Ｆの電位は、ノード２１Ｈの電位が
“Ｈ”の時に限り、MOST、T₆₁によつてφ_１に
同期したパルス２１Ｉによつてリセツトする。ま
たノード２１Ｈの電位は、ノード２１Ｇの電位が
“Ｌ”のときに限りMOST、T₆₃によつてφ_２同
期したパルス２１Ｊによつてリセツトされること
を示している。なお、MOST、T₆₃，T₆₄のｇ_n比
はｇ_n、₆₄／ｇ_n、₆₃８程度にすればよい。ま
た、MOST、T₆₂は特になくてもよいが動作を確
実にするために入れてある。

第３０図は別の終端回路について説明したもの
である。今シフトレジスタの30A点に“Ｈ”が著
積されているとする。次にφ_１が“Ｈ”になると
T₇₁はON状態であるため、30B点、30C点の電位
は“Ｈ”となる。φ_１が“Ｌ”となると、30B電
位は“Ｌ”となるが、30C電位は“Ｈ”のまま保
持される。次にφ_２が“Ｈ”となるとT₇₃がON状
態となり、30C電位は30C点、30D点の容量分割
される。（30C点容量Ｃ_C、30D点容量Ｃ_Dとすると
30D電位はＣ_Ｃ／Ｃ_Ｃ＋Ｃ_ＤדＨ”となる。）この時3
0Dの 電位がT₇₅のしきい電圧より大きくしておくと
T₇₅はON状態となり、30A電位は放電し、“Ｌ”
となる。次にφ_１が“Ｈ”となると、T₇₄はON状
態となり、30D電位は“Ｌ”となる（Ｃ電位は
Ｃ_Ｃ／Ｃ_Ｃ＋Ｃ_ＤדＨ”のままである）。次にφ_２が “Ｈ”となると30C電位は再びＣ_CＣ_Dに分割され
る。以上のくり返しで30Aの電位を放電させた
後、30Cの電位は“Ｌ”に下がつてゆく。

この回路の特徴は、 ｛Ｃ_Ｃ／Ｃ_Ｃ＋Ｃ_ＤדＨ”＞（T₇₄のしきい電圧
）30D 電位（シフトレジスタのくり返し時間後）＜（T₇₄
のしきい電圧）｝ となる様にＣ_C、Ｃ_Dを選べばよく、Ｃ_CとＣ_Dの関
係は厳しくなく、ラフな比率でよい。

30B、30Cの電位がチヤージポンピング等に
より“Ｈ”に上がろうとしてもφ_２で分割し、
φ_１で放電するタイミングのくり返しで、
“Ｌ”にもどす事ができる。

２ケのMOSTを付け加えるだけで終端する
事ができる。

次に、走査パルス振幅を可変制御するための実
施例を以下に述べる。

第３１図Ａにおいて、破線で囲んだ箇所は従来
の走査回路の一例である。従来ではこの走査回路
の出力であるY₁，Y₂，Y₃……の電位が、例え
ば、固体撮像素子の各絵画のスイツチMOSトラ
ンジスタのゲートに印加されるようになつてい
る。この例では負荷トランジスタのゲートに垂直
同期パルスが印加されているが、これは回路の消
費電力を減少させるためのもので、本発明とは関
係ない。

ところで、先述した様にY₁，Y₂……のパルス
のonレベル、offレベルは、第３１図Ｂに描いて
あるように、電源電圧Ｖ_D（たとえば９Ｖ〜６
Ｖ）とＶ_S（OV）から、若干、シフトする。これ
は、MOSインバータの動作原理上やむを得ない
ものである。ここで、Ｖ_DからのシフトΔV₁₀は負
荷MOSトランジスタのしきい電圧で、また、Ｖ_S
からのシフトΔV₂₀は駆動MOSトランジスタと負
荷MOSトランジスタの抵抗比で、それぞれ決め
られる。

したがつて、走査回路の各段のトランジスタの
しきい電圧や幾何学的寸法が変動した場合、
Y₁，Y₂，Y₃，……のパルス振幅が変動する事に
なる。これは容量結合により、固体撮像素子等に
おいてはノイズ源となる。

また、Y₁，Y₂，Y₃，……の低レベルがΔV₂₀だ
け浮いている事は、固体撮像素子等においては各
絵画のスイツチトランジスタのテーリング電流を
増長させ、最大の問題点であるブルーミングの原
因ともなる。

本発明は、これらの欠点を除去するために、第
３１図に、一点鎖線で囲んだ領域で示すようなバ
ツフア回路を設けることにある。第３１図でＶ_P
はＶ_Dより、トランジスタT₈₁，T₈₂のしきい電圧
以上、下がつた電圧であり、たとえば、Ｖ_D＝
9V、Ｖ_th＝2Vの時Ｖ_Pを7V以下にすればよい。こ
のようにすればトランジスタT₈₁，T₈₂は非飽和
でプツシユプル動作する事になり、出力O₁，
O₂，O₃にはＶ_S（OV）からＶ_P（たとえば6V）ま
で変化する一様なパルスが得られる。

第３２図には別の例を示す。走査回路の上方
（点線の領域）は第３１図と同じ回路である。第
３２図は、固体撮像装置等において垂直方向の絵
素ピツチが小さくて、走査回路がピツチ内に集積
出来ない場合の例である。この場合同期パルス
V₁，V₂は、たとえば7.5kHz程度の周波数のも
の、Ｆ_Aはその倍の15kHzの周波数であり出力
O₁，O₂，O₃……は15kHzの周波数を持つパルス
となる。もちろん第２３図において、本発明の実
施例は一点鎖線で示した部分である。

以上、本発明を、主に固体撮像装置の垂直走査
回路について説明したが、もちろん水平走査回路
にも適用出来る。この場合は、水平スイツチトラ
ンジスタのテーリング電流を減少させるのに効果
があるのはもちろんである。

また、たとえば第３１図に破線で囲んだ走査回
路は、どのような走査回路であつても、本発明の
原理に何ら支障はない。すなわち、先述のブース
トラツプ効果を利用したシフトレジスタに併用し
て用いると効果が大きい。

第３３図は本発明の別の実施例である。図中Ｙ
_oは、図に示していあるようにたとえばH₁の同期
パルスに同期したパルスであり、H₃はH₂の同期
パルスと同一でもよい。

本発明によれば、走査回路の動作を確保しつ
つ、出力パルスの振幅を大きく変化することが出
来るという効果がある。この出力パルスはホトダ
イオードのスイツチゲートに印加されるので、ホ
トダイオードの飽和信号量、暗電流、残像量、あ
るいはアンプへの飛び込み雑音などを規定する作
用がある。したがつて、撮像装置の出力を処理し
て、入射光条件に応じて、飽和信号や暗電流など
を制御する事が出来る。たとえば、大変暗くて、
入射光すなわち、出力信号の小さい時には、それ
を走査回路バツフアにフイードバツクし、出力パ
ルス振巾を下げ、ゲートに印加するパルス振巾を
下げると、ホトダイオードに印加される実効的な
バイアス電圧が下がる。これにより、暗電流の発
生を押さえ、雑音をコントロールする事が出来
る。

【図面の簡単な説明】

第１図は従来の走査パルス発生回路を示す図、
第２図および第３図はMOS形トランジスタの寄
生容量を説明する図、第４図は本発明の走査パル
ス発生回路の原理を説明する図、第５図、第６
図、第７図、第８図、第９図、第１０図、第１１
図、第１２図、第１３図、第１４図、第１５図、
第１６図、第１７図、第１８図、第１９図、第２
０図、第２１図、第２２図、第２３図、第２４
図、第２５図、第２６図、第２７図、第２８図、
第２９図、第３０図、第３１図、第３２図、およ
び第３３図は本発明の走査パルス発生回路の実施
例を示す図である。 φ_１，φ_２……同期パルス（端子）、４１，４
２，４３，４４……MOS形トランジスタ、４
５，４６……負荷、C₁，C₂，C₃，C₄……寄生容
量。

Claims (1)

1. 【特許請求の範囲】 １ ソース又はドレインとなる第１及び第２電極
   並びにゲート電極をそれぞれ有する少なくとも６
   個の第１、第２、第３、第４、第５、第６の
   MOS形電界効果トランジスタからなる基本回路
   を複数個接続して構成され、上記第１トランジス
   タのゲート電極は前段の上記基本回路の出力端に
   接続され、上記第１トランジスタの第１電極は上
   記第２トランジスタの第１電極及びゲート電極に
   接続され、上記第２トランジスタの第２電極は上
   記第３トランジスタのゲート電極に接続され、上
   記第３トランジスタの第１電極は上記第４トラン
   ジスタの第１電極及びゲート電極に接続され、上
   記第４トランジスタの第２電極は後段の上記基本
   回路の入力端に接続され、上記第５及び第６トラ
   ンジスタの第１端子はそれぞれ上記第２及び第４
   トランジスタの第２電極に接続され、上記第５及
   び第６トランジスタの第２電極はそれぞれ接地さ
   れ、上記第５及び第６トランジスタのゲート電極
   はそれぞれ後段の第２及び第４トランジスタの第
   ２電極又はゲート電極に接続され、上記第１及び
   第３トランジスタのゲート電極と第１電極との間
   に容量性素子が設けられ、上記第１トランジスタ
   の第２電極には第１の同期パルスが印加され、上
   記第３トランジスタの第２電極には第２の同期パ
   ルスが印加されてなり、上記第１及び第３トラン
   ジスタの第１電極の少なくとも一方から第１の走
   査パルス出力を出力する走査回路と、上記基本回
   路に対応して設けられた第７及び第８のMOS形
   電界効果トランジスタを複数個接続して構成さ
   れ、上記第７トランジスタのゲート電極は上記第
   １走査パルス出力を入力し、上記第７トランジス
   タの第１電極には第１の電源電圧が印加され、上
   記第７トランジスタの第２電極は上記第８トラン
   ジスタの第１電極に接続され、上記第８トランジ
   スタの第２電極には第２の電源電圧が印加され、
   上記第８トランジスタのゲート電極にはリセツト
   パルスが印加されてなり、上記第７トランジスタ
   の第２電極から第２の走査パルス出力を出力する
   バツフア回路とからなる半導体装置。 ２ 特許請求の範囲第１項において、前記第２電
   源電圧は接地電位であることを特徴とする半導体
   装置。 ３ 特許請求の範囲第１項において、前記リセツ
   トパルスは後段の前記基本回路からの前記走査パ
   ルス出力であることを特徴とする半導体装置。