JPH08146379A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
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- JPH08146379A JPH08146379A JP29133294A JP29133294A JPH08146379A JP H08146379 A JPH08146379 A JP H08146379A JP 29133294 A JP29133294 A JP 29133294A JP 29133294 A JP29133294 A JP 29133294A JP H08146379 A JPH08146379 A JP H08146379A
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Abstract
(57)【要約】
【目的】電源オフ時の動作不安定による画面のチラツキ
や横筋の発生を防止し、長寿命化を実現する。 【構成】ロジック電源ＶDDにより動作するロジック回路
と液晶駆動用の電源ＶLCD により動作する高耐圧回路を
結ぶレベルシフタ回路と、液晶パネルに印加するための
複数の液晶駆動電圧中の１つを選択出力するためのデコ
ーダ回路により選ばれた電圧（Ｖ1,Ｖ2,Ｖ3,Ｖ6,Ｖ4,Ｖ
5 ）を出力するための複数のトランジスタで構成した出
力トランジスタ回路とから成り、デコーダ回路の入力信
号ラインを接地レベルまたはロジック電源ＶDDレベルに
プルダウンまたはプルアップするための抵抗を付加し
た。
や横筋の発生を防止し、長寿命化を実現する。 【構成】ロジック電源ＶDDにより動作するロジック回路
と液晶駆動用の電源ＶLCD により動作する高耐圧回路を
結ぶレベルシフタ回路と、液晶パネルに印加するための
複数の液晶駆動電圧中の１つを選択出力するためのデコ
ーダ回路により選ばれた電圧（Ｖ1,Ｖ2,Ｖ3,Ｖ6,Ｖ4,Ｖ
5 ）を出力するための複数のトランジスタで構成した出
力トランジスタ回路とから成り、デコーダ回路の入力信
号ラインを接地レベルまたはロジック電源ＶDDレベルに
プルダウンまたはプルアップするための抵抗を付加し
た。
Description
【０００１】
【産業上の利用分野】本発明は、マトリクス型液晶表示
装置にかかり、特に電源オフ時の動作不安定による画面
のチラツキや横筋の発生を防止した液晶駆動回路に関す
る。
装置にかかり、特に電源オフ時の動作不安定による画面
のチラツキや横筋の発生を防止した液晶駆動回路に関す
る。
【０００２】
【従来の技術】マトリクス型の液晶表示装置は、液晶を
介在して互いに対向して配置された上基板と下基板の液
晶当接面に直交する多数の透明電極群を備え、上記透明
電極の交差点で画素を構成して各透明電極に電圧を印加
することで当該画素の表示を行うものである。
介在して互いに対向して配置された上基板と下基板の液
晶当接面に直交する多数の透明電極群を備え、上記透明
電極の交差点で画素を構成して各透明電極に電圧を印加
することで当該画素の表示を行うものである。
【０００３】図５はこの種の液晶表示装置の全体構成を
説明するブロック図であって、液晶表示パネル（この例
では、ＶＧＡパネル）は駆動ＩＣ２（１）〜（２４）と
３（２５）〜３（２７）、およびコントローラであるＩ
Ｃ４、液晶駆動電源５とから構成される。
説明するブロック図であって、液晶表示パネル（この例
では、ＶＧＡパネル）は駆動ＩＣ２（１）〜（２４）と
３（２５）〜３（２７）、およびコントローラであるＩ
Ｃ４、液晶駆動電源５とから構成される。
【０００４】図６はセグメント電極駆動回路の内部ブロ
ック図であって、ラインクロックＣＬ１とドットクロッ
クＣＬ２を入力するラインラッチ用クロック生成ブロッ
ク６、ドットクロックＣＬ２とイネーブル信号を入力す
るスタンバイ制御ブロック７、シフトレジスタブロック
８、イネーブル出力生成ブロック９、データラッチ用ク
ロック生成ブロック１０、表示用データを入力するデー
タラッチブロック１１、ラインラッチブロック１２、レ
ベルシフタブロック１３、および液晶駆動電圧出力ブロ
ック１４とから構成される。
ック図であって、ラインクロックＣＬ１とドットクロッ
クＣＬ２を入力するラインラッチ用クロック生成ブロッ
ク６、ドットクロックＣＬ２とイネーブル信号を入力す
るスタンバイ制御ブロック７、シフトレジスタブロック
８、イネーブル出力生成ブロック９、データラッチ用ク
ロック生成ブロック１０、表示用データを入力するデー
タラッチブロック１１、ラインラッチブロック１２、レ
ベルシフタブロック１３、および液晶駆動電圧出力ブロ
ック１４とから構成される。
【０００５】図７はコモン電極駆動回路の内部ブロック
図であって、ロジック（１）２０、ロジック（２）２
１、ロジック（３）２２、シフトレジスタ回路（１）
（２）２３、レベルシフタ回路（１）（２）２４、液晶
駆動回路（１）（２）２５とから構成される。
図であって、ロジック（１）２０、ロジック（２）２
１、ロジック（３）２２、シフトレジスタ回路（１）
（２）２３、レベルシフタ回路（１）（２）２４、液晶
駆動回路（１）（２）２５とから構成される。
【０００６】シフトレジスタ回路（１）（２）２３は１
００ビットのシフトレジスタ回路で、ＤＩＯ端子（選択
信号入力／出力端子）から入力されたデータはシフトク
ロックＣＬによってシフトされ、シフト方向はＳＨＬ端
子（シフト方向入力端子）によって決められる。
００ビットのシフトレジスタ回路で、ＤＩＯ端子（選択
信号入力／出力端子）から入力されたデータはシフトク
ロックＣＬによってシフトされ、シフト方向はＳＨＬ端
子（シフト方向入力端子）によって決められる。
【０００７】レベルシフタ（１）（２）２４は５Ｖ系の
信号を液晶駆動用の高電圧信号に変換する。
信号を液晶駆動用の高電圧信号に変換する。
【０００８】液晶駆動回路（１）（２）２５は液晶駆動
用の４レベルを選択して出力する回路であり、シフトレ
ジスタ回路（１）（２）２３のデータとＭ（交流化信
号）の組合せでＶ1 、Ｖ5 、Ｖ6 、ＶEEの液晶駆動レベ
ルのうちの１つを選択して出力回路に伝える。
用の４レベルを選択して出力する回路であり、シフトレ
ジスタ回路（１）（２）２３のデータとＭ（交流化信
号）の組合せでＶ1 、Ｖ5 、Ｖ6 、ＶEEの液晶駆動レベ
ルのうちの１つを選択して出力回路に伝える。
【０００９】図８はセグメント電極駆動回路のブロック
図であって、８０チャンネル液晶セグメントドライバ２
６、８０ビットレベルシフタ２７、８０×１データラッ
チ２８、４×２０データラッチ２９、２０ビットラッチ
セレクタ３０、コントロール回路３１、ロジック３２、
および４ビットデータＭＰＸ（マルチプレクサ）３３と
から構成される。
図であって、８０チャンネル液晶セグメントドライバ２
６、８０ビットレベルシフタ２７、８０×１データラッ
チ２８、４×２０データラッチ２９、２０ビットラッチ
セレクタ３０、コントロール回路３１、ロジック３２、
および４ビットデータＭＰＸ（マルチプレクサ）３３と
から構成される。
【００１０】なお、図９、図１０は液晶駆動回路の出力
トランジスタの説明図である。
トランジスタの説明図である。
【００１１】また、図１１は液晶駆動回路のＤ・ｏｆｆ
信号から出力に至るまでの回路例の構成図である。
信号から出力に至るまでの回路例の構成図である。
【００１２】この回路は、ロジック部と液晶駆動部とか
らなり、レベルシフタ（１），（２）、デコーダ回路お
よび出力トランジスタ回路とから主として構成される。
らなり、レベルシフタ（１），（２）、デコーダ回路お
よび出力トランジスタ回路とから主として構成される。
【００１３】レベルシフタ（１）はデータ（Ｄａｔａ）
信号に基づいた信号Ｄ”および（Ｄ”）INV をデコーダ
に与え、レベルシフタ（２）はＤ・ｏｆｆ信号とＭ信号
に基づいて信号Ｍ”をデコーダに与える。
信号に基づいた信号Ｄ”および（Ｄ”）INV をデコーダ
に与え、レベルシフタ（２）はＤ・ｏｆｆ信号とＭ信号
に基づいて信号Ｍ”をデコーダに与える。
【００１４】出力トランジスタ回路はデコーダ回路の選
択出力により、液晶駆動電圧Ｖ1,Ｖ2,Ｖ3,Ｖ4 を選択し
て液晶表示素子の所定の画素を駆動する信号を出力す
る。
択出力により、液晶駆動電圧Ｖ1,Ｖ2,Ｖ3,Ｖ4 を選択し
て液晶表示素子の所定の画素を駆動する信号を出力す
る。
【００１５】図１２は図１１の回路構成における電源オ
フ時の動作の説明図であって、（Ｄ・ｏｆｆ）INV がＨ
ｉｇｈ（ハイ）レベルの間はＤａｔａとＭの信号レベル
によってＶ1 ，Ｖ3 （Ｖ6 ），Ｖ4 （Ｖ5 ），Ｖ2 のい
ずれかが選択出力されているが（Ｄ・ｏｆｆ）INV がｌ
ｏｗ（ロー）レベルになるとＤａｔａ、Ｍの信号レベル
に関係なくＭ" ＝Ｌｏｗ、Ｄ" ＝Ｈｉｇｈ、（Ｄ" ）
INV ＝ＬｏｗとなりＶ2のみが選択されて出力される。
なお、上記（Ｄ・ｏｆｆ）INV 、（Ｄ" ）INV は、それ
ぞれＤ・ｏｆｆ信号のインバート信号、Ｄ" のインバー
ト信号を表し、同図中では「Ｄ・ｏｆｆ」，「Ｄ" 」の
上にラインを付して示してある。本明細書で「（・・
・）INV 」の表示は同様の意味である。
フ時の動作の説明図であって、（Ｄ・ｏｆｆ）INV がＨ
ｉｇｈ（ハイ）レベルの間はＤａｔａとＭの信号レベル
によってＶ1 ，Ｖ3 （Ｖ6 ），Ｖ4 （Ｖ5 ），Ｖ2 のい
ずれかが選択出力されているが（Ｄ・ｏｆｆ）INV がｌ
ｏｗ（ロー）レベルになるとＤａｔａ、Ｍの信号レベル
に関係なくＭ" ＝Ｌｏｗ、Ｄ" ＝Ｈｉｇｈ、（Ｄ" ）
INV ＝ＬｏｗとなりＶ2のみが選択されて出力される。
なお、上記（Ｄ・ｏｆｆ）INV 、（Ｄ" ）INV は、それ
ぞれＤ・ｏｆｆ信号のインバート信号、Ｄ" のインバー
ト信号を表し、同図中では「Ｄ・ｏｆｆ」，「Ｄ" 」の
上にラインを付して示してある。本明細書で「（・・
・）INV 」の表示は同様の意味である。
【００１６】上記従来の液晶駆動回路は、「日立ＬＣＤ
コントローラドライバＬＳＩ」カタログ、１９９３年１
１月「ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴ，ＬＣＤドラ
イバデータブック」に開示されている。
コントローラドライバＬＳＩ」カタログ、１９９３年１
１月「ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴ，ＬＣＤドラ
イバデータブック」に開示されている。
【００１７】
【発明が解決しようとする課題】上記図１１に示した従
来の回路においては、図１２の動作波形図に示されたよ
うに、ＶDDが低下してロジック信号のレベルが低下した
場合、レベルシフタのＮ−ＭＯＳは両方ともオフしてし
まい、レベルシフタの出力であるＭ" ，Ｄ" ，（Ｄ”）
INV の信号レベルは不安定になってしまう。
来の回路においては、図１２の動作波形図に示されたよ
うに、ＶDDが低下してロジック信号のレベルが低下した
場合、レベルシフタのＮ−ＭＯＳは両方ともオフしてし
まい、レベルシフタの出力であるＭ" ，Ｄ" ，（Ｄ”）
INV の信号レベルは不安定になってしまう。
【００１８】またＶLCD が低下した場合にはＰ−ＭＯＳ
がオンできなくなって、同様にＤ"，（Ｄ" ）INV ，Ｍ"
の信号レベルが不安定なものになってしまう。
がオンできなくなって、同様にＤ"，（Ｄ" ）INV ，Ｍ"
の信号レベルが不安定なものになってしまう。
【００１９】このため（Ｄ・ｏｆｆ）INV をローレベル
としていてもデコーダ回路の出力が正規のものとならず
にＶ2 （表示停止時のコモン／セグメント共通電圧）の
出力が保証されなくなってしまう。
としていてもデコーダ回路の出力が正規のものとならず
にＶ2 （表示停止時のコモン／セグメント共通電圧）の
出力が保証されなくなってしまう。
【００２０】液晶表示装置においては、コモン側電極と
セグメント側電極にレベルの異なるＤＣ電圧が加わると
所謂チラツキや横筋が発生し、また液晶パネルの永久破
壊に至るダメージを受けるケースがある。
セグメント側電極にレベルの異なるＤＣ電圧が加わると
所謂チラツキや横筋が発生し、また液晶パネルの永久破
壊に至るダメージを受けるケースがある。
【００２１】このために、従来技術の液晶表示装置では
電源オン／オフ時には（Ｄ・ｏｆｆ）INV をローレベル
にしてコモン側電極、セグメント側電極に共通にＶ2 の
電圧を加えて電源オン／オフ時にもＤＣ電圧がコモン側
電極とセグメント側電極の間に加わらなくしているが、
前述のようにＶDD、ＶLCD 低下時には必ずしも守られな
くなってしまっていると言う不具合がある。
電源オン／オフ時には（Ｄ・ｏｆｆ）INV をローレベル
にしてコモン側電極、セグメント側電極に共通にＶ2 の
電圧を加えて電源オン／オフ時にもＤＣ電圧がコモン側
電極とセグメント側電極の間に加わらなくしているが、
前述のようにＶDD、ＶLCD 低下時には必ずしも守られな
くなってしまっていると言う不具合がある。
【００２２】本発明の目的は、上記従来技術の不具合を
解消し、電源オフ時の動作不安定による画面のチラツキ
や横筋の発生を防止し、長寿命化を実現した液晶駆動回
路を提供することにある。
解消し、電源オフ時の動作不安定による画面のチラツキ
や横筋の発生を防止し、長寿命化を実現した液晶駆動回
路を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、デコーダ回路の入力信号ラインの信号レ
ベルが不安定になるのが出力電圧がＶ2 以外の電圧とな
る原因であることに鑑み、デコーダ回路の入力信号ライ
ンをプルアップあるいはプルダウン抵抗によりＶDD、Ｖ
LCD が低下した場合でも信号ラインをハイレベルあるい
はローレベルに固定する構成としたことを特徴とする。
に、本発明は、デコーダ回路の入力信号ラインの信号レ
ベルが不安定になるのが出力電圧がＶ2 以外の電圧とな
る原因であることに鑑み、デコーダ回路の入力信号ライ
ンをプルアップあるいはプルダウン抵抗によりＶDD、Ｖ
LCD が低下した場合でも信号ラインをハイレベルあるい
はローレベルに固定する構成としたことを特徴とする。
【００２４】すなわち、請求項１に記載の第１の発明
は、ロジック電源ＶDDにより動作するロジック回路と、
液晶駆動用の電源ＶLCD により動作する高耐圧回路と、
前記ロジック回路と前記高耐圧回路を結ぶためのレベル
シフタ回路と、液晶パネルに印加するための複数の液晶
駆動電圧中の１つを選択出力するためのデコーダ回路、
および前記デコーダ回路により選ばれた電圧（Ｖ1,Ｖ2,
Ｖ3,Ｖ4 ）を出力するための複数のトランジスタで構成
した出力トランジスタ回路とから成る液晶駆動回路にお
いて、前記ロジック電源ＶDD及び／または液晶駆動用の
電源ＶLCD の低下に対して、前記出力トランジスタ回路
の出力が前記ロジック電源ＶDD及び液晶駆動用の電源Ｖ
LCD が有効である時の出力Ｖ2 以外の電圧が液晶表示停
止信号（Ｄ・ＯＦＦ）INV のローレベル時に選択不可と
なる構成としたことを特徴とする。
は、ロジック電源ＶDDにより動作するロジック回路と、
液晶駆動用の電源ＶLCD により動作する高耐圧回路と、
前記ロジック回路と前記高耐圧回路を結ぶためのレベル
シフタ回路と、液晶パネルに印加するための複数の液晶
駆動電圧中の１つを選択出力するためのデコーダ回路、
および前記デコーダ回路により選ばれた電圧（Ｖ1,Ｖ2,
Ｖ3,Ｖ4 ）を出力するための複数のトランジスタで構成
した出力トランジスタ回路とから成る液晶駆動回路にお
いて、前記ロジック電源ＶDD及び／または液晶駆動用の
電源ＶLCD の低下に対して、前記出力トランジスタ回路
の出力が前記ロジック電源ＶDD及び液晶駆動用の電源Ｖ
LCD が有効である時の出力Ｖ2 以外の電圧が液晶表示停
止信号（Ｄ・ＯＦＦ）INV のローレベル時に選択不可と
なる構成としたことを特徴とする。
【００２５】また、請求項２に記載の第２の発明は、第
１の発明において、前記デコーダ回路の入力信号ライン
を接地レベルまたはロジック電源ＶDDレベルにプルダウ
ンまたはプルアップするための抵抗を付加したことを特
徴とする。
１の発明において、前記デコーダ回路の入力信号ライン
を接地レベルまたはロジック電源ＶDDレベルにプルダウ
ンまたはプルアップするための抵抗を付加したことを特
徴とする。
【００２６】そして、請求項３に記載の第３の発明は、
第１の発明において、交流化信号（Ｍ）と液晶表示停止
信号（Ｄ・ＯＦＦ）INV との論理積信号（Ｍ’）から作
られる信号（Ｍ”）を前記デコーダ回路の一つの入力信
号とすると共に、前記信号（Ｍ”）のラインにプルダウ
ン抵抗あるいはプルアップ抵抗を付加したことを特徴と
する。
第１の発明において、交流化信号（Ｍ）と液晶表示停止
信号（Ｄ・ＯＦＦ）INV との論理積信号（Ｍ’）から作
られる信号（Ｍ”）を前記デコーダ回路の一つの入力信
号とすると共に、前記信号（Ｍ”）のラインにプルダウ
ン抵抗あるいはプルアップ抵抗を付加したことを特徴と
する。
【００２７】なお、本発明の液晶駆動回路は、一個また
は二個以上の集積回路（ＩＣ）に実装して液晶表示装置
を構成することができる。
は二個以上の集積回路（ＩＣ）に実装して液晶表示装置
を構成することができる。
【００２８】
【作用】上記本発明の構成において、プルダウンあるい
はプルアップ抵抗によりＤ" ，（Ｄ" ）INV ，Ｍ" の信
号レベルは、ＶDD、ＶLCD が低下しても信号レベルをロ
ーレベルあるいはハイレベルに保つことができるので、
デコーダ回路の選択をミスすることがなくなり、結果と
して（Ｄ・ｏｆｆ）INV がローレベルの場合Ｖ2を選択
出力し続ける。
はプルアップ抵抗によりＤ" ，（Ｄ" ）INV ，Ｍ" の信
号レベルは、ＶDD、ＶLCD が低下しても信号レベルをロ
ーレベルあるいはハイレベルに保つことができるので、
デコーダ回路の選択をミスすることがなくなり、結果と
して（Ｄ・ｏｆｆ）INV がローレベルの場合Ｖ2を選択
出力し続ける。
【００２９】すなわち、第１の発明において、液晶駆動
回路は、ロジック電源ＶDDにより動作するロジック回路
と、液晶駆動用の電源ＶLCD により動作する高耐圧回路
と、前記ロジック回路と前記高耐圧回路を結ぶためのレ
ベルシフタ回路と、液晶パネルに印加するための複数の
液晶駆動電圧中の１つを選択出力するためのデコーダ回
路、および前記デコーダ回路により選ばれた電圧（Ｖ1,
Ｖ2,Ｖ3,Ｖ6 Ｖ4,Ｖ5,）を出力するための複数のトラン
ジスタで構成した出力トランジスタ回路とから成り、前
記ロジック電源ＶDD及び／または液晶駆動用の電源Ｖ
LCD の低下に対して、前記出力トランジスタ回路の出力
が前記ロジック電源ＶDD及び液晶駆動用の電源ＶLCD が
有効である時の出力Ｖ2 以外の電圧が液晶表示停止信号
（Ｄ・ＯＦＦ）INV のローレベル時に選択不可となる構
成としたことにより、ロジック電源ＶDD及び／または液
晶駆動用の電源ＶLCD の低下時の動作不安定を回避す
る。
回路は、ロジック電源ＶDDにより動作するロジック回路
と、液晶駆動用の電源ＶLCD により動作する高耐圧回路
と、前記ロジック回路と前記高耐圧回路を結ぶためのレ
ベルシフタ回路と、液晶パネルに印加するための複数の
液晶駆動電圧中の１つを選択出力するためのデコーダ回
路、および前記デコーダ回路により選ばれた電圧（Ｖ1,
Ｖ2,Ｖ3,Ｖ6 Ｖ4,Ｖ5,）を出力するための複数のトラン
ジスタで構成した出力トランジスタ回路とから成り、前
記ロジック電源ＶDD及び／または液晶駆動用の電源Ｖ
LCD の低下に対して、前記出力トランジスタ回路の出力
が前記ロジック電源ＶDD及び液晶駆動用の電源ＶLCD が
有効である時の出力Ｖ2 以外の電圧が液晶表示停止信号
（Ｄ・ＯＦＦ）INV のローレベル時に選択不可となる構
成としたことにより、ロジック電源ＶDD及び／または液
晶駆動用の電源ＶLCD の低下時の動作不安定を回避す
る。
【００３０】また、第２の発明において、前記デコーダ
回路の入力信号ラインに付加された抵抗は、レベルシフ
タ回路の出力が不安定になった場合に当該ラインを接地
レベルまたはロジック電源ＶDDレベルにプルダウンまた
はプルアップし、ロジック電源ＶDD及び／または液晶駆
動用の電源ＶLCD の低下時の動作不安定を回避する。そ
して、第３の発明において、交流化信号（Ｍ）と液晶表
示停止信号（Ｄ・ＯＦＦ）INV との論理積信号（Ｍ’）
から作られる信号（Ｍ”）のラインにプルダウン抵抗あ
るいはプルアップ抵抗を付加したことでロジック電源Ｖ
DD及び／または液晶駆動用の電源ＶLCD の低下時の動作
不安定が回避される。
回路の入力信号ラインに付加された抵抗は、レベルシフ
タ回路の出力が不安定になった場合に当該ラインを接地
レベルまたはロジック電源ＶDDレベルにプルダウンまた
はプルアップし、ロジック電源ＶDD及び／または液晶駆
動用の電源ＶLCD の低下時の動作不安定を回避する。そ
して、第３の発明において、交流化信号（Ｍ）と液晶表
示停止信号（Ｄ・ＯＦＦ）INV との論理積信号（Ｍ’）
から作られる信号（Ｍ”）のラインにプルダウン抵抗あ
るいはプルアップ抵抗を付加したことでロジック電源Ｖ
DD及び／または液晶駆動用の電源ＶLCD の低下時の動作
不安定が回避される。
【００３１】
【実施例】以下、本発明の実施例につき、図面を参照し
て詳細に説明する。
て詳細に説明する。
【００３２】図１は本発明による液晶駆動回路の第１実
施例を説明する回路構成図であって、この回路は前記図
１１で説明した従来の回路に対し、デコーダ回路の入力
となるレベルシフタの出力、Ｍ”ライン、Ｄ”ライン、
（Ｄ”）INV ラインにプルダウン抵抗ｒ1 ，ｒ2 ，ｒ3
をそれぞれ付加したものである。
施例を説明する回路構成図であって、この回路は前記図
１１で説明した従来の回路に対し、デコーダ回路の入力
となるレベルシフタの出力、Ｍ”ライン、Ｄ”ライン、
（Ｄ”）INV ラインにプルダウン抵抗ｒ1 ，ｒ2 ，ｒ3
をそれぞれ付加したものである。
【００３３】この回路は、ロジック部と液晶駆動部とか
らなり、レベルシフタ（１），（２）、デコーダ回路お
よび出力トランジスタ回路とから主として構成される。
らなり、レベルシフタ（１），（２）、デコーダ回路お
よび出力トランジスタ回路とから主として構成される。
【００３４】レベルシフタ（１）はデータ（Ｄａｔａ）
信号に基づいた信号Ｄ”および（Ｄ”）INV をデコーダ
回路に与え、レベルシフタ（２）はＤ・ｏｆｆ信号とＭ
信号に基づいて信号Ｍ”をデコーダ回路に与える。
信号に基づいた信号Ｄ”および（Ｄ”）INV をデコーダ
回路に与え、レベルシフタ（２）はＤ・ｏｆｆ信号とＭ
信号に基づいて信号Ｍ”をデコーダ回路に与える。
【００３５】出力トランジスタ回路はデコーダ回路の選
択出力により、液晶駆動電圧Ｖ1,Ｖ2,Ｖ3,Ｖ6,Ｖ4,Ｖ5
を選択して液晶表示素子の所定の画素を駆動する信号を
出力する。
択出力により、液晶駆動電圧Ｖ1,Ｖ2,Ｖ3,Ｖ6,Ｖ4,Ｖ5
を選択して液晶表示素子の所定の画素を駆動する信号を
出力する。
【００３６】図２は図１の動作を説明する波形図であっ
て、上記したプルダウン抵抗ｒ1 ，ｒ2 ，ｒ3 の付加に
より、ロジック電源ＶDD、液晶駆動用の電源LCD が低下
してもデコーダ回路の入力信号はロー（Ｌｏｗ），ロー
（Ｌｏｗ）となり、デコーダ回路と出力トランジスタ回
路のトランジスタのしきい値電圧を適切に設定して置く
ことにより、出力トランジスタ回路はＤ・ｏｆｆ＝Ｌｏ
ｗ時には駆動電圧Ｖ2を選択して出力し続けることが可
能となる。
て、上記したプルダウン抵抗ｒ1 ，ｒ2 ，ｒ3 の付加に
より、ロジック電源ＶDD、液晶駆動用の電源LCD が低下
してもデコーダ回路の入力信号はロー（Ｌｏｗ），ロー
（Ｌｏｗ）となり、デコーダ回路と出力トランジスタ回
路のトランジスタのしきい値電圧を適切に設定して置く
ことにより、出力トランジスタ回路はＤ・ｏｆｆ＝Ｌｏ
ｗ時には駆動電圧Ｖ2を選択して出力し続けることが可
能となる。
【００３７】これにより、電源オフ時の動作不安定によ
る画面のチラツキや横筋の発生を防止し、長寿命化を実
現した液晶駆動回路を提供することができる。
る画面のチラツキや横筋の発生を防止し、長寿命化を実
現した液晶駆動回路を提供することができる。
【００３８】図３は本発明による液晶駆動回路の第２実
施例を説明する回路構成図であって、前記第１実施例と
異なる点は、Ｄ" ラインと（Ｄ" ）INV ラインに対して
はプルダウン抵抗を付加せず、Ｍ" ラインにのみプルダ
ウン抵抗ｒを付加した構成とした点であり、その他の構
成は図１と同様である。
施例を説明する回路構成図であって、前記第１実施例と
異なる点は、Ｄ" ラインと（Ｄ" ）INV ラインに対して
はプルダウン抵抗を付加せず、Ｍ" ラインにのみプルダ
ウン抵抗ｒを付加した構成とした点であり、その他の構
成は図１と同様である。
【００３９】本実施例の構成としたことの理由は次のと
おりである。
おりである。
【００４０】すなわち、レベルシフタ（１）の出力であ
るＤ" ラインおよび（Ｄ" ）INV ラインは一個の出力に
対し各々一個あるため、付加する抵抗は出力数×２と多
数となり実装が大変であるが、レベルシフタ（２）の出
力であるＭ”ラインは出力数に関係なく一個の抵抗のみ
で済み、しかも万一選択を誤ったとしても駆動電圧Ｖ4
（Ｖ5 ）が選択されるのみであること。
るＤ" ラインおよび（Ｄ" ）INV ラインは一個の出力に
対し各々一個あるため、付加する抵抗は出力数×２と多
数となり実装が大変であるが、レベルシフタ（２）の出
力であるＭ”ラインは出力数に関係なく一個の抵抗のみ
で済み、しかも万一選択を誤ったとしても駆動電圧Ｖ4
（Ｖ5 ）が選択されるのみであること。
【００４１】また、駆動電圧Ｖ4 （Ｖ5 ）は駆動電圧Ｖ
1 ，Ｖ3 （Ｖ6 ）に比べるとＶＬＣＤ／ｎ（ｎはバイア
ス比、通常１／Ｎデューティではｎ≦√Ｎ（１０〜１
５））と駆動電圧Ｖ２ に近い電圧であり、特に電源オ
ン，オフ時にはＶ4 （Ｖ5 ）≒Ｖ2でありこれでも実用
に耐えること。
1 ，Ｖ3 （Ｖ6 ）に比べるとＶＬＣＤ／ｎ（ｎはバイア
ス比、通常１／Ｎデューティではｎ≦√Ｎ（１０〜１
５））と駆動電圧Ｖ２ に近い電圧であり、特に電源オ
ン，オフ時にはＶ4 （Ｖ5 ）≒Ｖ2でありこれでも実用
に耐えること。
【００４２】図４は図３の実施例の動作を説明する波形
図であり、レベルシフタ（２）の出力であるＭ”ライン
にプルダウン抵抗ｒを付加したことにより、ロジック電
源ＶDD、液晶駆動用の電源LCD が低下してもデコーダ回
路の入力信号はＬｏｗ，Ｌｏｗとなり、デコーダ回路と
出力トランジスタ回路のしきい値電圧を適切に設定して
置くことにより、出力トランジスタ回路はＤ・ｏｆｆ＝
Ｌｏｗ時には駆動電圧Ｖ2 を選択して出力し続けること
が可能となる。
図であり、レベルシフタ（２）の出力であるＭ”ライン
にプルダウン抵抗ｒを付加したことにより、ロジック電
源ＶDD、液晶駆動用の電源LCD が低下してもデコーダ回
路の入力信号はＬｏｗ，Ｌｏｗとなり、デコーダ回路と
出力トランジスタ回路のしきい値電圧を適切に設定して
置くことにより、出力トランジスタ回路はＤ・ｏｆｆ＝
Ｌｏｗ時には駆動電圧Ｖ2 を選択して出力し続けること
が可能となる。
【００４３】本実施例によっても、前記実施例と同様
に、電源オフ時の動作不安定による画面のチラツキや横
筋の発生を防止し、長寿命化を実現した液晶駆動回路を
提供することができる。
に、電源オフ時の動作不安定による画面のチラツキや横
筋の発生を防止し、長寿命化を実現した液晶駆動回路を
提供することができる。
【００４４】上記各実施例では、レベルシフタ（１）
（２）の出力ラインすなわちデコーダ回路の入力信号ラ
インに付加した抵抗は全てプルダウン抵抗としたが、デ
コーダ回路の論理構成や出力トランジスタ回路のタイプ
によっては電源ラインへのプルアップ抵抗を付加した構
成でもよく、またプルアップ抵抗とプルダウン抵抗の組
合せでも同様の結果が得られることは言うまでもない。
（２）の出力ラインすなわちデコーダ回路の入力信号ラ
インに付加した抵抗は全てプルダウン抵抗としたが、デ
コーダ回路の論理構成や出力トランジスタ回路のタイプ
によっては電源ラインへのプルアップ抵抗を付加した構
成でもよく、またプルアップ抵抗とプルダウン抵抗の組
合せでも同様の結果が得られることは言うまでもない。
【００４５】なお、上記の駆動回路は一個あるいは二個
以上の集積回路（ＩＣ）に実装して液晶表示装置を構成
することができる。
以上の集積回路（ＩＣ）に実装して液晶表示装置を構成
することができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
液晶駆動電圧を出力するための出力トランジスタ回路に
選択出力を与えるデコーダ回路の動作が安定し、電源オ
フ時に出力トランジスタ回路から液晶パネルに電圧が出
力されるのを防ぐことができる。
液晶駆動電圧を出力するための出力トランジスタ回路に
選択出力を与えるデコーダ回路の動作が安定し、電源オ
フ時に出力トランジスタ回路から液晶パネルに電圧が出
力されるのを防ぐことができる。
【００４７】これにより、液晶パネルへの直流電圧の印
加が防止されるので液晶パネルの長寿命化、動作の安定
化が達成でき、更には電源オフ直後にオンした際の画面
のチラツキを防止できる。
加が防止されるので液晶パネルの長寿命化、動作の安定
化が達成でき、更には電源オフ直後にオンした際の画面
のチラツキを防止できる。
【図面の簡単な説明】
【図１】本発明による液晶駆動回路の第１実施例を説明
する回路構成図である。
する回路構成図である。
【図２】図１の動作を説明する波形図である。
【図３】本発明による液晶駆動回路の第２実施例を説明
する回路構成図である。
する回路構成図である。
【図４】図３の実施例の動作を説明する波形図である。
【図５】液晶表示装置の全体構成を説明するブロック図
である。
である。
【図６】セグメント電極駆動回路の内部ブロック図であ
る。
る。
【図７】コモン電極駆動回路の内部ブロック図である。
【図８】セグメント電極駆動回路のブロック図である。
【図９】液晶駆動回路の出力トランジスタの説明図であ
る。
る。
【図１０】液晶駆動回路の出力トランジスタの説明図で
ある。
ある。
【図１１】液晶駆動回路のＤ・ｏｆｆ信号から出力に至
るまでの回路例の構成図である。
るまでの回路例の構成図である。
【図１２】図１１の回路構成における電源オフ時の動作
の説明図である。
の説明図である。
ＶDD ロジック電源電圧 ＶLCD 液晶駆動用の電源電圧 Ｖ1,Ｖ2,Ｖ3,Ｖ6,Ｖ4,Ｖ5 デコーダにより選ばれた電
圧 Ｍ 交流化信号 Ｄ・ｏｆｆ 液晶表示停止信号。
圧 Ｍ 交流化信号 Ｄ・ｏｆｆ 液晶表示停止信号。
Claims (3)
- 【請求項１】ロジック電源ＶDDにより動作するロジック
回路と、液晶駆動用の電源ＶLCD により動作する高耐圧
回路と、前記ロジック回路と前記高耐圧回路を結ぶため
のレベルシフタ回路と、液晶パネルに印加するための複
数の液晶駆動電圧中の１つを選択出力するためのデコー
ダ回路、および前記デコーダ回路により選ばれた電圧
（Ｖ1,Ｖ2,Ｖ3,Ｖ4 ）を出力するための複数のトランジ
スタで構成した出力トランジスタ回路とから成る液晶駆
動回路において、 前記ロジック電源ＶDD及び／または液晶駆動用の電源Ｖ
LCD の低下に対して、前記出力トランジスタ回路の出力
が前記ロジック電源ＶDD及び液晶駆動用の電源ＶLCD が
有効である時の出力Ｖ2 以外の電圧が液晶表示停止信号
（Ｄ・ＯＦＦ）INV のローレベル時に選択不可となる構
成としたことを特徴とする液晶駆動回路。 - 【請求項２】請求項１において、前記デコーダ回路の入
力信号ラインを接地レベルまたはロジック電源ＶDDレベ
ルにプルダウンまたはプルアップするための抵抗を付加
したことを特徴とする液晶駆動回路。 - 【請求項３】請求項１において、交流化信号（Ｍ）と液
晶表示停止信号（Ｄ・ＯＦＦ）INVとの論理積信号
（Ｍ’）から作られる信号（Ｍ”）を前記デコーダ回路
の一つの入力信号とすると共に、前記信号（Ｍ”）のラ
インにプルダウン抵抗あるいはプルアップ抵抗を付加し
たことを特徴とする液晶駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133294A JPH08146379A (ja) | 1994-11-25 | 1994-11-25 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133294A JPH08146379A (ja) | 1994-11-25 | 1994-11-25 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08146379A true JPH08146379A (ja) | 1996-06-07 |
Family
ID=17767550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29133294A Pending JPH08146379A (ja) | 1994-11-25 | 1994-11-25 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08146379A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041533A1 (en) * | 1999-03-30 | 2000-10-04 | Seiko Epson Corporation | Semiconductor device including a power supply, and liquid crystal device and electronic equipment using the same |
| KR100432106B1 (ko) * | 2000-10-20 | 2004-05-17 | 히다치디바이스 엔지니어링가부시키가이샤 | 표시 장치 |
| KR100533896B1 (ko) * | 2000-12-04 | 2005-12-07 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| KR100870397B1 (ko) * | 2002-07-19 | 2008-11-25 | 매그나칩 반도체 유한회사 | 엘시디 소오스 드라이버용 디코더회로 |
| US7633476B2 (en) | 2004-10-04 | 2009-12-15 | Sharp Kabushiki Kaisha | Display element drive unit, display device including the same, and display element drive method |
-
1994
- 1994-11-25 JP JP29133294A patent/JPH08146379A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041533A1 (en) * | 1999-03-30 | 2000-10-04 | Seiko Epson Corporation | Semiconductor device including a power supply, and liquid crystal device and electronic equipment using the same |
| KR100432106B1 (ko) * | 2000-10-20 | 2004-05-17 | 히다치디바이스 엔지니어링가부시키가이샤 | 표시 장치 |
| KR100533896B1 (ko) * | 2000-12-04 | 2005-12-07 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| KR100870397B1 (ko) * | 2002-07-19 | 2008-11-25 | 매그나칩 반도체 유한회사 | 엘시디 소오스 드라이버용 디코더회로 |
| US7633476B2 (en) | 2004-10-04 | 2009-12-15 | Sharp Kabushiki Kaisha | Display element drive unit, display device including the same, and display element drive method |
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