WO2009119599A1 - クロック同期システム、ノード、クロック同期方法及びプログラム - Google Patents

クロック同期システム、ノード、クロック同期方法及びプログラム Download PDF

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WO2009119599A1
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resolution
clock
frequency
jitter
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高木　和男
英朗 吉見
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日本電気株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • H04J3/0664—Clock or time synchronisation among packet nodes using timestamps unidirectional timestamps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a clock synchronization system, a node, a clock synchronization method, and a program for synchronizing clocks between devices via a packet network, and more particularly to a clock offset between a master node and a slave node in a packet network.
  • the present invention relates to a clock synchronization system, a node, a clock synchronization method, and a program for correction.
  • Telecommunications carriers are building high-speed data communication networks to realize higher value-added services.
  • IP Internet Protocol
  • TDM time division multiplexing
  • an accurate clock is indispensable in order to realize handover between cells without delay.
  • each base station on the mobile network it is necessary to synchronize clocks with an accuracy of 50 ppb (parts per billion). If the base station clock drifts beyond this frame, handover between cells may fail and packets may be dropped or communication quality may deteriorate.
  • a method for transmitting accurate clock information via a packet network is required.
  • a useful technique that can solve this problem is a time stamp method.
  • the time stamp method can be easily implemented and can achieve excellent clock synchronization accuracy.
  • FIG. 14 shows a configuration example based on the time stamp method described above.
  • the master node transmits a packet with a time stamp to the slave node, and the slave node adjusts its own clock based on the time stamp to achieve clock synchronization.
  • this time stamp is used to generate a phase locked loop (PLL) control signal. That is, the PLL calculates the difference between its own clock and the newly arrived time stamp, and adjusts the clock based on the difference, thereby realizing clock synchronization.
  • PLL phase locked loop
  • the PLL circuit 300 mainly includes six functions. That is, the PLL circuit 300 includes a phase comparison unit 301, a loop filter (LPF) unit 302, a proportional / integral (PI) control unit 303, a voltage control transmission unit (VCO) 304, a frequency division unit 305, and a time stamp generation unit 306. It has.
  • LPF loop filter
  • PI proportional / integral
  • VCO voltage control transmission unit
  • the phase comparison unit 301 calculates a difference signal between the reception time stamp and the time stamp generated on the slave node side. This difference signal is input to the LPF unit 302 to suppress jitter and noise.
  • the PI control unit 303 outputs a control signal that finally drives the difference signal to zero to the VCO unit 304.
  • the VCO unit 304 outputs a clock having a frequency determined by a control signal from the PI control unit 303.
  • the frequency divider 305 converts the frequency from the VCO unit 304 and generates an up-converted or down-converted clock.
  • the time stamp generation unit 306 outputs a time stamp based on the received clock.
  • Patent Literature 1 JP 05-37560 A JP 2003-258894 A
  • the clock synchronization state is a state in which the timing of the reception time stamp 400 and the time stamp 401 generated by the slave node completely coincide with each other as shown in FIG.
  • FIG. 16 shows the situation. First, consider a case where the clock frequency on the slave node side is lower than that on the master node side.
  • the time stamp on the slave node side is represented by the middle pattern in FIG. 16, and proceeds more slowly than the master node side. In this case, the time stamp deviation between the master node and the slave node can be detected by the second time stamp.
  • the time stamp on the slave node side is represented by the lower pattern in FIG. 16, and proceeds faster than the master node side. In this case, the time stamp deviation between the master node and the slave node cannot be detected until the eighth time stamp arrives.
  • the present invention has been made to solve the above-described problem.
  • the purpose is to provide.
  • a clock synchronization system is a clock synchronization system that uses a time stamp packet transmitted from a master node on a packet network to a slave node to synchronize the clock of the slave node with the clock of the master node.
  • a phase comparison unit that calculates a difference between the reception time stamp and a time stamp generated on the slave node side, a unit that suppresses jitter and noise included in the difference obtained by the phase comparison unit, and a difference
  • a control means for generating a control signal that finally drives to zero, a clock output means for outputting a clock signal having a frequency corresponding to the generated control signal, and a clock signal having a frequency obtained by up-converting the frequency of the clock signal
  • the frequency dividing means to generate and the clock signal from the frequency dividing means Including the time stamp generation means for outputting a time stamp, and a resolution converting means for increasing the resolution of the time stamp from the time stamp generating means.
  • a node is a node that synchronizes a clock with a clock of a master node using a time stamp packet transmitted from a master node on a packet network, and includes a reception time stamp and a time stamp generated on the node side.
  • a phase comparison means for calculating the difference between them, a means for suppressing jitter and noise included in the difference obtained by the phase comparison means, and a control means for generating a control signal for finally driving the difference to zero
  • a clock output means for outputting a clock signal having a frequency according to the generated control signal; a frequency dividing means for generating a clock signal having a frequency obtained by up-converting the frequency of the clock signal; and a clock signal from the frequency dividing means.
  • Time stamp generating means for outputting a time stamp to the time, and the time from the time stamp generating means And a resolution converting means for increasing the resolution of the stamp.
  • a clock synchronization method is a clock synchronization method for synchronizing a clock of a slave node with a clock of a master node using a time stamp packet transmitted from a master node to a slave node on a packet network, A phase comparison step for calculating a difference between the reception time stamp and the time stamp generated on the slave node side, a step for suppressing jitter and noise included in the difference obtained in the phase comparison step, and a difference Generate a control signal that finally drives to zero, a clock output step that outputs a clock signal with a frequency according to the generated control signal, and a clock signal with a frequency obtained by up-converting the frequency of the clock signal Dividing frequency step and dividing step Including a time stamp generating step of outputting a timestamp based on the clock signal, and a resolution conversion step of increasing the resolution of the time stamp from the time stamp generating step.
  • a clock synchronization program is a clock synchronization program for synchronizing a slave node clock with a master node clock using a time stamp packet transmitted from a master node on a packet network to a slave node.
  • a phase comparison process for calculating a difference between the reception time stamp and the time stamp generated on the slave node side, a process for suppressing jitter and noise included in the difference obtained by the phase comparison process, and a difference
  • a process that generates a control signal that eventually drives to zero, a clock output process that outputs a clock signal with a frequency according to the generated control signal, and a clock signal with a frequency obtained by up-converting the frequency of the clock signal Frequency division processing and the clock signal from the frequency division processing
  • the detection time and the detection accuracy when the reception time stamp and the reproduction time stamp are misaligned are improved, and the clock frequency is quickly and accurately set. Can be adjusted.
  • the system according to the first embodiment of the present invention includes a packet network 30, a master node 10, and a slave node 20.
  • the master node 10 periodically transmits a packet with a time stamp for clock synchronization to the slave node 20.
  • the time stamp is generated based on the clock of the master node 10, and the value is increased by 1 for each packet, for example.
  • the slave node 20 includes a phase comparison unit 201, an LPF unit 202, a PI control unit 203, a VCO unit 204, a frequency division unit 205, a time stamp generation unit 206, and a resolution conversion unit 207. Contains.
  • the slave node 20 receives a packet with a time stamp from the master node 10.
  • the time stamp of the received packet is sent to the phase comparison unit 201.
  • the phase comparison unit 201 calculates a timing error that is a difference (difference) between the time stamp of the received packet and the time stamp reproduced by the slave node 20 to generate a difference signal, and sends the difference signal to the LPF unit 202. send.
  • the LPF unit 202 executes processing for suppressing jitter and noise included in the received differential signal, and sends the differential signal in which jitter and noise are suppressed to the PI control unit 203.
  • the PI control unit 203 converts the differential signal from which the jitter and noise from the LPF unit 202 are suppressed into a control signal that finally drives to zero.
  • This control signal is sent to the VCO unit 204, and the VCO unit 204 outputs a clock signal having a frequency corresponding to the magnitude of the control signal.
  • the frequency divider 205 generates a clock signal obtained by up-converting the clock signal from the VCO unit 204 to a higher frequency.
  • the down-converted frequency is used as the frequency of the transmission time stamp.
  • the frequency division unit sets the down-converted frequency to 8 kHz.
  • the frequency divider 205 of the present embodiment up-converts to a higher frequency in order to increase the time stamp resolution. For example, if a resolution of 1000 times is to be realized, it is up-converted to 8 MHz, which is 1000 times 8 kHz.
  • the time stamp generation unit 206 receives the clock signal down-converted by the frequency division unit 205, and outputs a time stamp based on this clock signal.
  • the resolution conversion unit 207 performs conversion processing to increase the resolution of the time stamp, and outputs a time stamp with an increased resolution.
  • FIG. 2 shows a configuration example of the resolution conversion unit 207 that generates an 8 kHz time stamp whose resolution is 1000 times from an 8 MHz time stamp.
  • the resolution conversion unit 207 includes a first calculation unit 207a, a second calculation unit 207b, a third calculation unit 207c, and an adder 207d.
  • the first calculation unit 207a obtains a quotient when the time stamp value from the time stamp generation unit 206 is divided by a magnification factor indicating the degree of improvement in resolution.
  • the second calculation unit 207b and the third calculation unit 207c obtain a value obtained by further dividing the remainder when the time stamp value is divided by the magnification factor.
  • the adder 207d adds the calculation result (quotient) by the first calculation unit 207a and the calculation results by the second calculation unit 207b and the third calculation unit 207c and outputs the sum.
  • the resolution conversion unit 207 branches the received time stamp into two, and then obtains a quotient when the value of the time stamp is divided by a magnification factor “1000” that improves the resolution. Int (in / 1000) "is calculated.
  • the time stamp of 8 kHz with a resolution of 1000 times can be generated by adding these two calculation results by the adder 207d.
  • the first embodiment is basically based on a general phase locked loop (PLL). Therefore, the operation of each element such as the phase comparison unit 201, the LPF unit 202, the PI control unit 203, the VCO unit 204, the frequency division unit 205, and the time stamp generation unit 206 is the same as a general element of related technology. .
  • PLL phase locked loop
  • the resolution of the time stamp on the slave node 20 side is increased in the first embodiment.
  • the frequency divider 205 and the resolution converter 207 of the first embodiment operate as follows.
  • the frequency division unit 205 up-converts the clock frequency of the VCO unit 204 to a higher frequency assuming that the resolution of the time stamp is increased. Then, the resolution conversion unit 207 performs a conversion process as shown in FIG. 2 in order to increase the time stamp resolution, and outputs a time stamp with an increased resolution.
  • FIG. 3 shows an example when the time stamp resolution is increased.
  • the time stamp on the slave node 20 side is represented by the middle pattern in FIG. 3, and proceeds more slowly than the master node 10 side.
  • the time stamp deviation between the master node 10 and the slave node 20 can be detected by the second time stamp as in the related art.
  • the time stamp resolution is increased, the amount of time stamp misalignment can be accurately grasped.
  • the reproduction time stamp when the second time stamp is received from the transmission side, the reproduction time stamp is still 1.999, and thus a deviation (delay) of 0.001 is detected.
  • the time stamp on the slave node 20 side is represented by the pattern in the lower part of FIG. 3, and proceeds faster than the master node 10 side.
  • the time stamp misalignment could not be detected with the related technology method until the eighth time stamp arrives.
  • the time stamp resolution is increased, it is possible to detect a deviation with the second time stamp.
  • FIG. 4 shows the results of an experiment conducted to evaluate the effectiveness of the first embodiment.
  • FIG. 4 shows a clock synchronization error between the method according to the related technique to which the present invention is not applied and the method according to the first embodiment.
  • the clock synchronization accuracy according to the first embodiment is always stable and the synchronization error can be suppressed.
  • the time required to detect the time stamp deviation can be shortened, and the clock frequency can be adjusted quickly. As a result, the time during which the clock frequency is shifted can be minimized, so that accurate clock synchronization can be realized.
  • the time required to detect the time stamp misalignment can be significantly shortened, so that the clock frequency can be quickly adjusted.
  • the time during which the clock frequency is shifted can be minimized, so that accurate clock synchronization can be realized.
  • the second embodiment of the present invention includes a packet network 30, a master node 10, and a slave node 20 as in the first embodiment.
  • the master node 10 periodically transmits a packet with a time stamp for clock synchronization to the slave node 20.
  • the slave node 20 includes a phase comparison unit 201, an LPF unit 202, a PI control unit 203, a VCO unit 204, a frequency division unit 205, a time stamp generation unit 206, and a resolution conversion unit 207. Is included.
  • the slave node 20 of the second embodiment differs from the first embodiment in that it includes a jitter monitor 208 in addition to the above configuration.
  • This jitter monitor 208 measures the delay jitter amount of the network based on the arrival time of the reception time stamp.
  • the jitter monitor 208 has a function of adjusting the frequency division ratio of the frequency divider 205 and the resolution of the resolution converter 207 based on the measured delay jitter amount.
  • phase comparison unit 201 the LPF unit 202, the PI control unit 203, the VCO unit 204, the frequency division unit 205, the time stamp generation unit 206, and the resolution conversion unit 207 in the slave node 20, Since it is the same as that of the first embodiment, the description thereof is omitted.
  • FIG. 6 shows a time stamp in a state where there is delay jitter. Here, it is assumed that clock synchronization is established.
  • FIG. 6 shows a time stamp according to the related art, but when there is no delay jitter (synchronized state without jitter), the timing of the reception time stamp and the playback time stamp are exactly the same. On the other hand, if there is delay jitter (synchronized state with jitter), the timing of the received timestamps will be scattered.
  • the delay jitter does not exceed one time stamp interval, the timing shift is not detected, and the related art method is not affected by the delay jitter.
  • FIG. 6 shows a time stamp when the resolution of the reproduction time stamp is increased by the method according to the first embodiment described above.
  • a timing shift is detected according to the amount of delay jitter. For example, when the resolution is increased to 100 times, even a slight delay jitter of 1/100 of the time stamp interval causes a timing shift.
  • FIG. 7 shows how synchronization accuracy deteriorates due to the influence of delay jitter.
  • FIG. 8 shows the relationship between time stamp resolution and clock synchronization accuracy.
  • the second embodiment of the present invention makes it possible to achieve the best clock synchronization accuracy in any situation by finding this optimal resolution.
  • the characteristic configuration of the second embodiment is that the delay jitter is monitored, and the resolution is controlled based on the monitoring result.
  • the jitter monitor 208 measures the variation in the reception time stamp.
  • the variation of the reception time stamp can be measured from the output signal of the phase comparison unit 201.
  • FIG. 9 shows the occurrence probability of time stamp variation.
  • the variation of the time stamp is a form in which the normal distribution is halved as shown in FIG.
  • a range in which the area is halved is defined as a dispersion value ( ⁇ ) of delay jitter.
  • FIG. 10 shows an example of the relationship between resolution and clock synchronization accuracy using the variance value ⁇ as a parameter.
  • the shape of the graph changes using the dispersion value ⁇ of delay jitter as a parameter.
  • the resolution 20 times indicates the optimum resolution.
  • the jitter monitor 209 shows the relationship between the resolution using the dispersion value of the delay jitter as a parameter and the clock synchronization accuracy based on a characteristic curve as shown in FIG. Data is preset.
  • the jitter monitor 208 obtains the optimum resolution that maximizes the clock synchronization accuracy from the relationship between the preset resolution and the clock synchronization accuracy based on the measured dispersion value ⁇ of the delay jitter, and the time stamp resolution. Is adjusted to the frequency dividing unit 205 and the resolution converting unit 207.
  • the frequency division unit 205 is instructed to up-convert the frequency of the clock signal to 10 times the frequency of the transmission time stamp.
  • the jitter monitor 208 Each time the jitter monitor 208 receives time stamp deviation information from the phase comparison unit 201 (step S301), the jitter monitor 208 increments the number of samples of the deviation information (step S302).
  • step S303 it is determined whether or not the number of samples of deviation information has reached a preset specified value (X) (step S303). If the specified value is not reached, the reception of deviation information is continued.
  • step S304 the number of samples of deviation information is initialized (step S304), and a dispersion value ⁇ of delay jitter is calculated from the obtained deviation information (step S305).
  • step S306 based on the calculated dispersion value ⁇ of delay jitter, an optimal resolution that maximizes the clock synchronization accuracy is obtained from the relationship between the preset resolution and the clock synchronization accuracy.
  • step S307 adjustment is instructed to the frequency divider 205 and the resolution converter 207 (step S307).
  • the best clock synchronization accuracy can be achieved in any situation by finding the optimum resolution according to the amount of delay jitter.
  • the slave node 20 can be realized by a hardware configuration similar to a general computer device, and is a main memory such as a CPU (Central Processing Unit) 401 and a RAM (Random Access Memory).
  • Main storage unit 402 used for data work area and data temporary save area, communication unit 403 for transmitting / receiving data via network 600, input / output interface unit 404 for transmitting / receiving data by connecting to external device, ROM (Read Only Memory), an auxiliary storage unit 405 that is a hard disk device composed of a nonvolatile memory such as a magnetic disk, a semiconductor memory, etc.
  • an output device 407 and input device 408 such as a keyboard, such as a play device.
  • the slave node 20 implements its operation by mounting a circuit component that is a hardware component such as an LSI (Large Scale Integration) incorporating a clock synchronization program for performing clock synchronization by a time stamp method.
  • a circuit component that is a hardware component such as an LSI (Large Scale Integration) incorporating a clock synchronization program for performing clock synchronization by a time stamp method.
  • the phase comparison unit 201, the LPF unit 202, the PI control unit 203, the VOC unit 204, the frequency division unit 205, the time stamp generation unit 206, the resolution conversion unit 207, and the jitter monitoring unit 208 can be realized as hardware.
  • a clock synchronization program that provides each function is stored in the auxiliary storage unit 405, loaded into the main storage unit 402 and executed by the CPU 401, and can be realized in software.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

　パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、スレーブノードのクロックをマスタノードのクロックに同期させるクロック同期システムであり、スレーブノードが、受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較部２０１と、位相比較部で得られた差分に含まれるジッタやノイズを抑圧するＬＰＦ部２０２と、差分を最終的にゼロに追い込むような制御信号を生成するＰＩ制御部２０３と、生成された制御信号に応じた周波数のクロック信号を出力するＶＯＣ部２０４と、クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周部２０５と、分周部からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成部２０６と、タイムスタンプ生成部からのタイムスタンプの分解能を上げる分解能変換部２０７とを含む。 

Description

クロック同期システム、ノード、クロック同期方法及びプログラム
　本発明は、パケットネットワークを介して、装置間のクロックを同期させるためのクロック同期システム、ノード、クロック同期方法及びプログラムに関し、特に、パケットネットワーク内における、マスタノードとスレーブノードの間のクロックオフセットを補正するためのクロック同期システム、ノード、クロック同期方法及びプログラムに関するものである。
　通信事業者は、より付加価値の高いサービスを実現するべく、高速データ通信網の構築を進めている。
　高速データ通信網は大きなトラフィック容量が必要となるため、高コストな時分割多重（ＴＤＭ）方式よりも、低コストかつ高効率なインターネットプロトコル（ＩＰ）方式が適している。
　しかしながら、ネットワークをＩＰ方式に移行する場合、アプリケーションによっては正確なクロック情報をパケットネットワークに繋がれた機器に伝達する必要がある。
　例えば、音声やビデオなどのリアルタイムデータを送受信装置間で高品質にやり取りするには、あらかじめ決められたタイミングでデータを再生する必要があり、安定したクロックが必要不可欠となる。
　また、モバイルネットワークなどでは、セル間のハンドオーバを滞りなく実現するために正確なクロックが必要不可欠である。
　具体的には、モバイルネットワーク上の各ベースステーションの場合は、５０ppb（parts per billion）の精度でクロック同期を取る必要がある。もし、ベースステーションのクロックがこの枠を超えてドリフトしてしまった場合、セル間のハンドオーバが失敗してしまい、パケットが欠落したり、通信品質が劣化する可能性がある。
　このように、安定したサービス品質を実現するには、パケットネットワークを介して正確なクロック情報を伝達するための方法が必要となる。この問題を解決できる有用な技術としては、タイムスタンプ方式が挙げられる。タイムスタンプ方式は、簡単に実装できるとともに、優れたクロック同期精度を実現することができる。
　上述したタイムスタンプ方式による構成例を図１４に示す。タイムスタンプ方式では、マスタノードからタイムスタンプが付いたパケットをスレーブノードに送信するとともに、スレーブノードではタイムスタンプを元に自身のクロックを調整することにより、クロック同期を図る。
　より詳細には、このタイムスタンプは、位相同期ループ（ＰＬＬ）の制御信号を生成するために使われる。すなわち、ＰＬＬは、自身のクロックと新たに到着したタイムスタンプとの差分を計算し、その差分を元にクロックを調節することで、クロック同期を実現する。
　ここで、ＰＬＬ回路３００は、主に６つの機能から成り立っている。つまり、ＰＬＬ回路３００は、位相比較部３０１、ループフィルタ（ＬＰＦ）部３０２、比例・積分（ＰＩ）制御部３０３、電圧制御発信部（ＶＣＯ）３０４、分周部３０５、そしてタイムスタンプ生成部３０６を備えている。
　位相比較部３０１は、受信タイムスタンプとスレーブノード側で生成されたタイムスタンプ間の差分信号を計算する。この差分信号はＬＰＦ部３０２に入力され、ジッタやノイズが抑圧される。
　ＰＩ制御部３０３は、この差分信号を最終的にゼロに追い込むような制御信号をＶＣＯ部３０４に出力する。
　ＶＣＯ部３０４は、ＰＩ制御部３０３からの制御信号によって決定される周波数のクロックを出力する。
　分周部３０５は、ＶＣＯ部３０４からの周波数を変換し、アップコンバートまたはダウンコンバートしたクロックを生成する。
　タイムスタンプ生成部３０６は、受け取ったクロックを元にして、タイムスタンプを出力する。
　上述したタイムスタンプ方式に関する技術は、例えば、特許文献１及び特許文献２に開示されている。
特開平０５－３７５６０号公報 特開２００３－２５８８９４号公報
　ここで、クロック同期状態というのは、図１５の（Ａ）に示すように、受信タイムスタンプ４００とスレーブノードで生成されたタイムスタンプ４０１のタイミングが完全に一致している状態である。
　一方、クロックが同期していない状態（非同期状態）では、図１６の（Ｂ）に示すように、タイムスタンプ４００と４０１のタイミングにズレが存在する。
　正確なクロック同期を実現するには、このようなズレを迅速に検出すると共に、タイミングを修正する必要がある。しかし、タイムスタンプのズレ方によっては、このズレを簡単には検出できない。
　図１６はその様子を示している。まず、スレーブノード側のクロック周波数がマスタノード側に比べて低くなっているケースを考える。
　スレーブノード側のタイムスタンプは図１６の中段のパターンで表され、マスタノード側に比べてゆっくり進んでいく。この場合、マスタノードとスレーブノードのタイムスタンプのズレは、２つ目のタイムスタンプで検出できる。
　一方、スレーブノード側のクロック周波数がマスタノード側に比べて高くなっているケースを考える。
　スレーブノード側のタイムスタンプは図１６の下段のパターンで表され、マスタノード側に比べて早く進んでいく。この場合、マスタノードとスレーブノードのタイムスタンプのズレは、８つ目のタイムスタンプが到着するまで検出できない。
　このように、後者のようなケースではタイムスタンプのズレを迅速に検出できず、クロック周波数の修正に時間がかかってしまうので、クロック同期精度が劣化してしまうことになる。
（発明の目的）
　本発明は、上述した問題を解決するためになされたものであり、タイムスタンプのズレを迅速に検出することにより、正確なクロック同期を実現可能なクロック同期システム、ノード、クロック同期方法及びプログラムを提供することを目的とする。
　本発明によるクロック同期システムは、パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、スレーブノードのクロックをマスタノードのクロックに同期させるクロック同期システムであって、スレーブノードが、受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較手段と、位相比較手段で得られた差分に含まれるジッタやノイズを抑圧する手段と、差分を最終的にゼロに追い込むような制御信号を生成する制御手段と、生成された制御信号に応じた周波数のクロック信号を出力するクロック出力手段と、クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周手段と、分周手段からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成手段と、タイムスタンプ生成手段からのタイムスタンプの分解能を上げる分解能変換手段とを含む。
　本発明によるノードは、パケットネットワーク上のマスタノードから送信されたタイムスタンプパケットを利用して、クロックをマスタノードのクロックに同期させるノードであって、受信タイムスタンプとノード側で生成したタイムスタンプとの間の差分を計算する位相比較手段と、位相比較手段で得られた差分に含まれるジッタやノイズを抑圧する手段と、差分を最終的にゼロに追い込むような制御信号を生成する制御手段と、生成された制御信号に応じた周波数のクロック信号を出力するクロック出力手段と、クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周手段と、分周手段からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成手段と、タイムスタンプ生成手段からのタイムスタンプの分解能を上げる分解能変換手段とを含む。
　本発明によるクロック同期方法は、パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、スレーブノードのクロックをマスタノードのクロックに同期させるクロック同期方法であって、スレーブノードが、受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較ステップと、位相比較ステップで得られた差分に含まれるジッタやノイズを抑圧するステップと、差分を最終的にゼロに追い込むような制御信号を生成するステップと、生成された制御信号に応じた周波数のクロック信号を出力するクロック出力ステップと、クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周ステップと、分周ステップからのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成ステップと、タイムスタンプ生成ステップからのタイムスタンプの分解能を上げる分解能変換ステップとを含む。
　本発明によるクロック同期プログラムは、パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、スレーブノードのクロックをマスタノードのクロックに同期させるクロック同期プログラムであって、スレーブノードに、受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較処理と、位相比較処理で得られた差分に含まれるジッタやノイズを抑圧する処理と、差分を最終的にゼロに追い込むような制御信号を生成する処理と、生成された制御信号に応じた周波数のクロック信号を出力するクロック出力処理と、クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周処理と、分周処理からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成処理と、タイムスタンプ生成処理からのタイムスタンプの分解能を上げる分解能変換処理とを実行させる。
　本発明によれば、スレーブノードで再生するタイムスタンプの分解能を上げることで、受信タイムスタンプと再生タイムスタンプにズレが生じた際の検出時間と検出精度を向上し、クロック周波数を迅速かつ正確に調整することができる。
本発明の第１の実施の形態によるクロック同期システムの構成とそのスレーブノードの構成を示すブロック図である。 本発明の第１の実施の形態におけるスレーブノードの分解能変換部の構成を示すブロック図である。 タイムスタンプの分解能を上げた場合の同期精度を説明するための図である。 第１の実施の形態の有効性を評価するために行った実験結果を示す図である。 本発明の第２の実施の形態によるクロック同期システムの構成とそのスレーブノードの構成を示すブロック図である。 遅延ジッタの有無によるタイムスタンプの状態を示す図である。 遅延ジッタの影響によって同期精度が劣化する様子を示す図である。 タイムスタンプの分解能とクロック同期精度の関係を示す図である。 タイムスタンプのバラつきの発生確率を説明する図である。 分散値をパラメータとした、分解能とクロック同期精度の関係の例を示す図である。 分解能変換部に対して１０倍の分解能のタイムスタンプの出力指示における設定例を示す図である。 第２の実施の形態によるジッタモニタによる動作を説明するフローチャートである。 本発明の実施の形態によるスレーブノードのハードウェア構成例を示すブロック図である。 関連技術としてのタイムスタンプ方式による構成例を示すブロック図である。 クロック同期状態とクロック非同期状態を説明する図である。 タイムスタンプのズレを検出する様子を示す図である。
（第１の実施の形態）
　本発明を実施するための第１の実施の形態について、図面を参照して詳細に説明する。
（構成）
　図１を参照すると、本発明の第１の実施の形態によるシステムは、パケットネットワーク３０と、マスタノード１０と、スレーブノード２０とを含む。
（マスタノード１０について）
　マスタノード１０は、クロック同期のためのタイムスタンプが付いたパケットをスレーブノード２０に対して定期的に送信する。ここで、タイムスタンプは、マスタノード１０のクロックを元にして生成され、その値は、例えば、パケット毎に１ずつ増加するようなものである。
（スレーブノード２０について）
　スレーブノード２０は、図示のように、位相比較部２０１と、ＬＰＦ部２０２と、ＰＩ制御部２０３と、ＶＣＯ部２０４と、分周部２０５と、タイムスタンプ生成部２０６と、分解能変換部２０７を含んでいる。
　スレーブノード２０は、タイムスタンプが付いたパケットをマスタノード１０から受信する。
　受信したパケットのタイムスタンプは、位相比較部２０１に送られる。
　位相比較部２０１は、受信したパケットのタイムスタンプと、スレーブノード２０で再生されたタイムスタンプの間のズレ（差分）であるタイミング誤差を計算し差分信号を生成し、差分信号をＬＰＦ部２０２に送る。
　ＬＰＦ部２０２は、受信した差分信号に含まれるジッタやノイズの抑圧処理を実行し、ジッタやノイズが抑圧された差分信号をＰＩ制御部２０３に送る。
　ＰＩ制御部２０３は、ＬＰＦ部２０２からのジッタやノイズが抑圧された差分信号を最終的にゼロに追い込むような制御信号に変換する。
　この制御信号は、ＶＣＯ部２０４に送られ、ＶＣＯ部２０４では制御信号の大きさに応じた周波数のクロック信号を出力する。
　分周部２０５は、ＶＣＯ部２０４からのクロック信号をより高い周波数にアップコンバートしたクロック信号を生成する。
　ここで、関連技術で一般的に利用される分周部では、ダウンコンバートした周波数を送信タイムスタンプの周波数としていた。例えば、送信タイムスタンプの周波数が8kHzの場合、分周部はダウンコンバートした周波数を8kHzとしていた。
　これに対して、本実施の形態の分周部２０５では、タイムスタンプの分解能を上げるために、より高い周波数にアップコンバートする。例えば、1000倍の分解能を実現するのであれば、8kHzの1000倍である8MHzにアップコンバートする。
　タイムスタンプ生成部２０６は、分周部２０５でダウンコンバートされたクロック信号を受け取り、このクロック信号を元にタイムスタンプを出力する。
　分解能変換部２０７は、タイムスタンプの分解能を上げるために変換処理を施し、分解能の上がったタイムスタンプを出力する。
　図２は、8MHzのタイムスタンプから、分解能が1000倍になった8kHzのタイムスタンプを生成する分解能変換部２０７の構成例を示している。
　図２において、分解能変換部２０７は、第１演算部２０７ａ、第２演算部２０７ｂ、第３演算部２０７ｃ、加算器２０７ｄを備えている。
　第１演算部２０７ａは、タイムスタンプ生成部２０６からのタイムスタンプの値を、分解能を向上させる度合いを示す倍率係数で除算したときの商を求める。
　第２演算部２０７ｂと第３演算部２０７ｃは、タイムスタンプの値を倍率係数で除算した際の剰余を、さらに倍率係数で割った値を求める。
　また、加算器２０７ｄは、第１演算部２０７ａによる演算結果（商）と、第２演算部２０７ｂ及び第３演算部２０７ｃによる演算結果を足し合わせて出力する。
　タイムスタンプ生成部２０６から8MHzのタイムスタンプを受け取った場合の分解能変換部２０７による分解能の変換処理の例を説明する。
　分解能変換部２０７は、受け取ったタイムスタンプを２つに分岐した後、タイムスタンプの値を分解能を向上させる倍率係数「１０００」で除算したときの商を求めるために、第１演算部２０７ａで「Int(in/1000)」の演算をする。
　また、タイムスタンプの値を倍率係数「１０００」で除算したときの余りを求めるために第２演算部２０７ｂで「in % 1000」の演算を行った後、第３演算部２０７ｃで「in × 0.001」の演算（０．００１を乗算）を行う。
　これらの２つの演算結果を加算器２０７ｄで足し合わせることにより、分解能が１０００倍になった８ｋＨｚのタイムスタンプを生成することができる。
（第１の実施の形態による動作）
　次に、第１の実施の形態による動作についに説明する。
　第１の実施の形態においては、基本的には、一般的な位相同期ループ（ＰＬＬ）をベースにしている。そのため、位相比較部２０１やＬＰＦ部２０２、ＰＩ制御部２０３、ＶＣＯ部２０４、分周部２０５、タイムスタンプ生成部２０６などの各要素の動作については、関連技術の一般的な要素と同じである。
　しかし、タイムスタンプのタイミングのズレを迅速に検出するために、本第１の実施の形態では、スレーブノード２０側のタイムスタンプの分解能を上げている。
　タイムスタンプの分解能の向上するために、第１の実施の形態の分周部２０５と分解能変換部２０７は、以下のように動作する。
　まず、分周部２０５では、タイムスタンプの分解能を上げることを想定して、ＶＣＯ部２０４のクロック周波数をより高い周波数にアップコンバートする。そして、分解能変換部２０７では、タイムスタンプの分解能を上げるために図２に示したような変換処理を施し、分解能を上げたタイムスタンプを出力する。
　図３は、タイムスタンプの分解能を上げた場合の例を示している。
　まず、スレーブノード２０側のクロック周波数がマスタノード１０側に比べて低くなっているケースを考える。
　この場合のスレーブノード２０側のタイムスタンプは、図３の中段のパターンで表され、マスタノード１０側に比べてゆっくり進んでいく。
　この場合、マスタノード１０とスレーブノード２０のタイムスタンプのズレは、関連技術と同様に２つ目のタイムスタンプで検出できる。また、タイムスタンプの分解能を上げていることから、タイムスタンプのズレ量を正確に把握することができる。
　図３の例では、送信側から２つ目のタイムスタンプを受信した時点では、再生タイムスタンプはまだ１．９９９となっているので、０．００１のズレ（遅れ）が検出される。
　一方、スレーブノード２０側のクロック周波数がマスタノード１０側に比べて高くなっているケースを考える。
　この場合のスレーブノード２０側のタイムスタンプは、図３の下段のパターンで表され、マスタノード１０側に比べて早く進んでいく。
　この場合、関連技術による方式だと、８つ目のタイムスタンプが到着するまでタイムスタンプのズレを検出できなかった。
　これに対して、本発明の第１の実施の形態では、タイムスタンプの分解能を上げているので、２つ目のタイムスタンプでズレを検出できる。
　この例では、送信側からタイムスタンプ（２）を受信した時点で、再生タイムスタンプはすでに２．００１となっているので０．００１のズレ（進み）が検出される。
　このように、分解能の高いタイムスタンプを用いることにより、タイムスタンプのズレを瞬時に検出することが可能となり、同期精度を向上することができる。
　図４は、第１の実施の形態の有効性を評価するために行った実験結果を示している。
　図４は、本発明を適用しない関連技術による方式と、第１の実施の形態による方式とのクロック同期誤差を示している。
　図４から分かるように、関連技術によるこれまでの方式では、クロック同期誤差が１０ｐｐｂ（parts per billion）を超えてしまうような箇所が存在する。
　これに対して、第１の実施の形態によるクロック同期精度は常に安定しており、同期誤差を抑圧できていることが分かる。
　このように、本実施の形態を用いてタイムスタンプの分解能を上げることにより、タイムスタンプのズレ検出に要する時間が短縮され、クロック周波数を迅速に調整することができる。これにより、クロック周波数がズレている時間を最小化することができるので、正確なクロック同期を実現できる。
（第１の実施の形態による効果）
　次に、第１の実施の形態による効果について説明する。
　第１の実施の形態では、タイムスタンプの分解能を上げることにより、タイムスタンプのズレ検出に要する時間を大幅に短縮することができるので、クロック周波数を迅速に調整することが可能となる。これにより、クロック周波数がズレている時間を最小化することができるので、正確なクロック同期を実現できる。
（第２の実施の形態）
　本発明の第２の実施の形態について図面を参照して詳細に説明する。
（構成）
　図５を参照すると、本発明の第２の実施の形態は、第１の実施の形態と同様、パケットネットワーク３０と、マスタノード１０とスレーブノード２０とを含む。
（マスタノード１０について）
　マスタノード１０は、クロック同期のためのタイムスタンプが付いたパケットをスレーブノード２０に定期的に送信する。
（スレーブノード２０について）
　スレーブノード２０は、図１と同様に、位相比較部２０１と、ＬＰＦ部２０２と、ＰＩ制御部２０３と、ＶＣＯ部２０４と、分周部２０５と、タイムスタンプ生成部２０６と、分解能変換部２０７を含んでいる。
　第２の実施の形態のスレーブノード２０は、上記の構成に加えて、ジッタモニタ２０８を含んでいる点で、第１の実施の形態と異なる。
　このジッタモニタ２０８は、受信タイムスタンプの到着時間を元にして、ネットワークの遅延ジッタ量を計測する。
　そして、ジッタモニタ２０８は、計測した遅延ジッタ量に基づいて、分周部２０５の分周比と分解能変換部２０７の分解能を調整する機能を有する。
　スレーブノード２０における位相比較部２０１と、ＬＰＦ部２０２と、ＰＩ制御部２０３と、ＶＣＯ部２０４と、分周部２０５と、タイムスタンプ生成部２０６と、分解能変換部２０７の構成と動作については、第１の実施の形態と同じであるため、説明を省略する。
（第２の実施の形態による動作）
　次に、本発明の第２の実施の形態による動作について詳細に説明する。
　本発明の第２の実施の形態では、ネットワークの遅延ジッタの量に応じて、タイムスタンプの分解能を調整することにより遅延ジッタによる精度劣化を回避しながら、正確なクロック同期を実現するものである。
　図６は、遅延ジッタがある状態でのタイムスタンプを示している。ここで、クロック同期は確立されているものとする。
　図６の左側は、関連技術による方式のタイムスタンプを示しているが、遅延ジッタがない場合（同期状態 without ジッタ）、受信タイムスタンプと再生タイムスタンプはタイミングがぴったり合っている。一方、遅延ジッタがある場合（同期状態
with ジッタ）、受信タイムスタンプのタイミングがバラバラになってくる。
　しかし、図６のように、受信タイムスタンプのバラつき量が１タイムスタンプ間隔以下になっている場合、受信タイムスタンプと再生タイムスタンプを比較しても誤差は検出されない。これは、再生タイムスタンプの分解能が低いため、遅延ジッタによるタイミングのズレが検出されないからである。
　以上のように、遅延ジッタが１タイムスタンプ間隔を越えない場合、タイミングのズレが検出されないので、関連技術による方式では遅延ジッタの影響を受けずに済む。
　一方、図６の右側は、上述した第１の実施の形態による方式によって、再生タイムスタンプの分解能を上げた場合のタイムスタンプを示している。
　この場合、遅延ジッタによって受信タイムスタンプのタイミングがバラバラになると、遅延ジッタ量に応じてタイミングのズレが検出されることになる。例えば、分解能を１００倍に上げた場合、タイムスタンプ間隔の１/１００のわずかな遅延ジッタですら、タイミングズレの原因となる。
　このように、再生タイムスタンプの分解能を上げると、僅かな遅延ジッタにも敏感に反応してしまい、それが原因でクロック同期精度が劣化してしまう。
　図７は、遅延ジッタの影響によって同期精度が劣化する様子を示している。
　遅延ジッタを含んだパケットが到着すると、クロックが誤修正されるため、一時的に同期精度が劣化している。このように、再生タイムスタンプの分解能を上げると、遅延ジッタの影響によって同期精度が劣化するという問題が発生する。
　図８は、タイムスタンプの分解能とクロック同期精度の関係を示している。
　遅延ジッタが存在しない場合には、分解能を上げれば上げるほど、クロック同期精度が向上する（図８の破線）。同期精度が良くなる理由は、第１の実施の形態で説明したように、分解能を上げるとクロックのズレを瞬時に検出できるようになるためである。
　一方、遅延ジッタが存在する場合のグラフを図８の実線で示している。この場合、分解能を上げすぎると、前述したように、遅延ジッタに敏感に反応してしまうので、同期精度が逆に劣化してしまう。
　ただし、タイムスタンプの分解能を上げた場合でも、遅延ジッタによる影響を最小限に抑えて最良の同期精度を達成できる最適な分解能が存在する。
　本発明の第２の実施の形態は、この最適な分解能を見つけ出すことで、いかなる状況でも最良のクロック同期精度を達成することを可能にする。
　第２の実施の形態の特徴的な構成は、遅延ジッタを監視し、その監視結果に基づいて分解能を制御する点にある。
　遅延ジッタを監視するために、第２の実施の形態では、ジッタモニタ２０８によって受信タイムスタンプのバラつきを計測する。この受信タイムスタンプのばらつきについては、位相比較部２０１の出力信号から計測することができる。
　図９は、タイムスタンプのバラつきの発生確率を示している。タイムスタンプのバラつきは、図９のように正規分布を半分にしたような形である。ここで、面積が半分になるような範囲を遅延ジッタの分散値（σ）とする。
　図１０は、分散値σをパラメータとした、分解能とクロック同期精度の関係の例を示している。ここで、グラフの形状は、遅延ジッタの分散値σをパラメータとして変化する。
　σ=1msのように、遅延ジッタが大きなケースでは、分解能=10倍が最適の分解能であることを示している。
　一方、σ=0.1msのように、遅延ジッタが小さなケースでは、分解能=20倍が最適の分解能であることを示している。
　そこで、本実施の形態によるジッタモニタ２０９には、事前に実験などを通じて取得した図１０に示すような特性曲線に基づいて、遅延ジッタの分散値をパラメータとした分解能とクロック同期精度の関係を示すデータを予め設定してある。
　これにより、ジッタモニタ２０８は、計測された遅延ジッタの分散値σに基づいて、予め設定した分解能とクロック同期精度の関係からクロック同期精度が最大となる最適な分解能を求めると共に、タイムスタンプの分解能を求めた最適な分解能に合わせるために、分周部２０５と分解能変換部２０７に対して調整を指示する。
　例えば、１０倍の分解能に設定する場合、分周部２０５に対して、クロック信号の周波数を送信タイムスタンプの１０倍の周波数にアップコンバートして出力するように指示する。
　また、分解能変換部２０７に対しては、１０倍の分解能のタイムスタンプを出力するように指示する。具体的には、図１１に示すように、分解能変換部２０７の第１演算部２０７ａ、第２演算部２０７ｂに対して分解能を向上させる度合いを示す倍率係数「１０」を設定し、第３演算部２０７ｃに対して当該倍率係数の逆数（１／１０＝０．１）を設定する。
　ここで、本実施の形態によるジッタモニタ２０８による動作について図１２のフローチャートに従って説明する。
　ジッタモニタ２０８は、位相比較部２０１からタイムスタンプのズレ情報を受信する毎に（ステップＳ３０１）、そのズレ情報のサンプル数をインクリメントする（ステップＳ３０２）。
　次いで、ズレ情報のサンプル数が予め設定した規定値（Ｘ）に達したかどうかを判定する（ステップＳ３０３）。規定値に達していなければズレ情報の受信を続ける。
　規定値に達していれば、ズレ情報のサンプル数を初期化し（ステップＳ３０４）、取得したズレ情報から遅延ジッタの分散値σを算出する（ステップＳ３０５）。
　次いで、算出した遅延ジッタの分散値σに基づいて、予め設定した分解能とクロック同期精度の関係からクロック同期精度が最大となる最適な分解能を求める（ステップＳ３０６）。
　その後、タイムスタンプの分解能を求めた最適な分解能に合わせるために、分周部２０５と分解能変換部２０７に対して調整を指示する（ステップＳ３０７）。
　このように、遅延ジッタ量に合わせた最適な分解能を見つけ出すことで、いかなる状況でも最良のクロック同期精度を達成できる。
（第２の実施の形態による効果）
　次に、本発明の第２の実施の形態の効果について説明する。
　第２の実施の形態では、遅延ジッタを計測して、ネットワークの遅延ジッタ量に応じてタイムスタンプの分解能を調整することにより、遅延ジッタの影響を回避しながらクロック周波数を迅速に調整することができる。これにより、本発明の正確なクロック同期を実現するという目的を達成することができる。
　次に、上記スレーブノード２０のハードウェア構成例について、図１３を参照して説明する。
　図１３を参照すると、スレーブノード２０は、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０１、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のメインメモリであり、データの作業領域やデータの一時退避領域に用いられる主記憶部４０２、ネットワーク６００を介してデータの送受信を行う通信部４０３、外部装置と接続してデータの送受信を行う入出力インタフェース部４０４、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置である補助記憶部４０５、本情報処理装置の上記各構成要素を相互に接続するシステムバス４０６、ディスプレイ装置等の出力装置４０７及びキーボード等の入力装置４０８を備えている。
　本実施の形態によるスレーブノード２０は、タイムスタンプ方式によるクロック同期を実行するクロック同期プログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品である回路部品を実装することにより、その動作をハードウェア的に実現することは勿論として、位相比較部２０１、ＬＰＦ部２０２、ＰＩ制御部２０３、ＶＯＣ部２０４、分周部２０５、タイムスタンプ生成部２０６、分解能変換部２０７及びジッタモニタ部２０８の各機能を提供するクロック同期プログラムを、補助記憶部４０５に格納し、そのプログラムを主記憶部４０２にロードしてＣＰＵ４０１で実行することにより、ソフトウェア的に実現することも可能である。
　以上好ましい実施の形態と実施例をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態及び実施例に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
　この出願は、２００８年３月２７日に出願された日本出願特願２００８－０８２９３７を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (28)

  1. 　パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、前記スレーブノードのクロックを前記マスタノードのクロックに同期させるクロック同期システムであって、
    　前記スレーブノードが、
    　受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較手段と、
    　前記位相比較手段で得られた差分に含まれるジッタやノイズを抑圧する手段と、
    　前記差分を最終的にゼロに追い込むような制御信号を生成する制御手段と、
    　生成された制御信号に応じた周波数のクロック信号を出力するクロック出力手段と、
    　前記クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周手段と、
    　前記分周手段からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成手段と、
    　前記タイムスタンプ生成手段からのタイムスタンプの分解能を上げる分解能変換手段と、
    を備えたことを特徴とするクロック同期システム。
  2. 　前記分解能変換手段は、
    　前記タイムスタンプ生成手段からのタイムスタンプの値を、分解能を向上させる度合いを示す倍率係数で割ったときの商を求めると共に、
    　前記タイムスタンプの値を前記倍率係数で割った際の剰余を、前記倍率係数で割った値を求め、
    　前記商と前記余りを前記倍率係数で割った値を足した値を出力することを特徴とする請求項１に記載のクロック同期システム。
  3. 　前記分周手段は、
    　前記マスタノードからクロック信号の周波数を、分解能を向上させる度合いを示す倍率係数倍の周波数のクロック信号を生成することを特徴とする請求項１又は請求項２に記載のクロック同期システム。
  4. 　前記スレーブノードが、
    　前記位相比較手段からのタイミング誤差を元にネットワークの遅延ジッタをモニタし、前記遅延ジッタの量に応じてタイムスタンプの分解能を調整するジッタモニタ手段を備えたことを特徴とする請求項１から請求項３の何れかに記載の記載のクロック同期システム。
  5. 　前記ジッタモニタ手段は、
    　前記位相比較手段から予め規定された数のタイミング誤差情報を受け取ると、得られた前記タイミング誤差情報から前記遅延ジッタの分散値を算出することを特徴とする請求項４に記載のクロック同期システム。
  6. 　前記ジッタモニタ手段は、
    　算出した前記遅延ジッタの分散値を元に、クロック同期精度が最大となる最適な分解能を求めることを特徴とすることを特徴とする請求項５に記載のクロック同期システム。
  7. 　前記ジッタモニタ手段は、
    　前記分解能を最適な値に合わせるために、前記分周手段に対してアップコンバートする周波数の変更を指示すると共に、前記分解能変換手段に分解能を向上させる度合いを示す倍率係数の変更を指示することを特徴とする請求項６に記載のクロック同期システム。
  8. 　パケットネットワーク上のマスタノードから送信されたタイムスタンプパケットを利用して、クロックを前記マスタノードのクロックに同期させるノードであって、
    　受信タイムスタンプとノード側で生成したタイムスタンプとの間の差分を計算する位相比較手段と、
    　前記位相比較手段で得られた差分に含まれるジッタやノイズを抑圧する手段と、
    　前記差分を最終的にゼロに追い込むような制御信号を生成する制御手段と、
    　生成された制御信号に応じた周波数のクロック信号を出力するクロック出力手段と、
    　前記クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周手段と、
    　前記分周手段からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成手段と、
    　タイムスタンプ生成手段からのタイムスタンプの分解能を上げる分解能変換手段と、
    を備えたことを特徴とするノード。
  9. 　前記分解能変換手段は、
    　前記タイムスタンプ生成手段からのタイムスタンプの値を、分解能を向上させる度合いを示す倍率係数で割ったときの商を求めると共に、
    　前記タイムスタンプの値を前記倍率係数で割った際の剰余を、前記倍率係数で割った値を求め、
    　前記商と前記余りを前記倍率係数で割った値を足した値を出力することを特徴とする請求項８に記載のノード。
  10. 　前記分周手段は、
    　前記マスタノードからクロック信号の周波数を、分解能を向上させる度合いを示す倍率係数倍の周波数のクロック信号を生成することを特徴とする請求項８又は請求項９に記載のノード。
  11. 　前記位相比較手段からのタイミング誤差を元にネットワークの遅延ジッタをモニタし、前記遅延ジッタの量に応じてタイムスタンプの分解能を調整するジッタモニタ手段を備えたことを特徴とする請求項８から請求項１０の何れかに記載の記載のノード。
  12. 　前記ジッタモニタ手段は、
    　前記位相比較手段から予め規定された数のタイミング誤差情報を受け取ると、得られた前記タイミング誤差情報から前記遅延ジッタの分散値を算出することを特徴とする請求項１１に記載のノード。
  13. 　前記ジッタモニタ手段は、
    　算出した前記遅延ジッタの分散値を元に、クロック同期精度が最大となる最適な分解能を求めることを特徴とすることを特徴とする請求項１２に記載のノード。
  14. 　前記ジッタモニタ手段は、
    　前記分解能を最適な値に合わせるために、前記分周手段に対してアップコンバートする周波数の変更を指示すると共に、前記分解能変換手段に分解能を向上させる度合いを示す倍率係数の変更を指示することを特徴とする請求項１３に記載のノード。
  15. 　パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、前記スレーブノードのクロックを前記マスタノードのクロックに同期させるクロック同期方法であって、
    　前記スレーブノードが、
    　受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較ステップと、
    　前記位相比較ステップで得られた差分に含まれるジッタやノイズを抑圧するステップと、
    　前記差分を最終的にゼロに追い込むような制御信号を生成するステップと、
    　生成された制御信号に応じた周波数のクロック信号を出力するクロック出力ステップと、
    　前記クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周ステップと、
    　前記分周ステップからのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成ステップと、
    　タイムスタンプ生成ステップからのタイムスタンプの分解能を上げる分解能変換ステップと、
    　を含むことを特徴とするクロック同期方法。
  16. 　前記分解能変換ステップにおいて、
    　前記タイムスタンプ生成ステップからのタイムスタンプの値を、分解能を向上させる度合いを示す倍率係数で割ったときの商を求めると共に、
    　前記タイムスタンプの値を前記倍率係数で割った際の剰余を、前記倍率係数で割った値を求め、
    　前記商と前記余りを前記倍率係数で割った値を足した値を出力することを特徴とする請求項１５に記載のクロック同期方法。
  17. 　前記分周ステップにおいて、
    　前記マスタノードからクロック信号の周波数を、分解能を向上させる度合いを示す倍率係数倍の周波数のクロック信号を生成することを特徴とする請求項１５又は請求項１６に記載のクロック同期方法。
  18. 　前記スレーブノードが、
    　前記位相比較ステップからのタイミング誤差を元にネットワークの遅延ジッタをモニタし、前記遅延ジッタの量に応じてタイムスタンプの分解能を調整するジッタモニタステップを含むことを特徴とする請求項１５から請求項１７の何れかに記載の記載のクロック同期方法。
  19. 　前記ジッタモニタステップにおいて、
    　前記位相比較ステップから予め規定された数のタイミング誤差情報を受け取ると、得られた前記タイミング誤差情報から前記遅延ジッタの分散値を算出することを特徴とする請求項１８に記載のクロック同期方法。
  20. 　前記ジッタモニタステップにおいて、
    　算出した前記遅延ジッタの分散値を元に、クロック同期精度が最大となる最適な分解能を求めることを特徴とすることを特徴とする請求項１９に記載のクロック同期方法。
  21. 　前記ジッタモニタステップにおいて、
    　前記分解能を最適な値に合わせるために、前記分周ステップに対してアップコンバートする周波数の変更を指示すると共に、前記分解能変換ステップに分解能を向上させる度合いを示す倍率係数の変更を指示することを特徴とする請求項２０に記載のクロック同期方法。
  22. 　パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、前記スレーブノードのクロックを前記マスタノードのクロックに同期させるクロック同期プログラムであって、
    　前記スレーブノードに、
    　受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較処理と、
    　前記位相比較処理で得られた差分に含まれるジッタやノイズを抑圧する処理と、
    　前記差分を最終的にゼロに追い込むような制御信号を生成する処理と、
    　生成された制御信号に応じた周波数のクロック信号を出力するクロック出力処理と、
    　前記クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周処理と、
    　前記分周処理からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成処理と、
    　タイムスタンプ生成処理からのタイムスタンプの分解能を上げる分解能変換処理とを実行させることを特徴とするクロック同期プログラム。
  23. 　前記分解能変換処理において、
    　前記タイムスタンプ生成処理からのタイムスタンプの値を、分解能を向上させる度合いを示す倍率係数で割ったときの商を求めると共に、
    　前記タイムスタンプの値を前記倍率係数で割った際の剰余を、前記倍率係数で割った値を求め、
    　前記商と前記余りを前記倍率係数で割った値を足した値を出力することを特徴とする請求項２２に記載のクロック同期プログラム。
  24. 　前記分周処理において、
    　前記マスタノードからクロック信号の周波数を、分解能を向上させる度合いを示す倍率係数倍の周波数のクロック信号を生成することを特徴とする請求項２２又は請求項２３に記載のクロック同期プログラム。
  25. 　前記スレーブノードが、
    　前記位相比較処理からのタイミング誤差を元にネットワークの遅延ジッタをモニタし、前記遅延ジッタの量に応じてタイムスタンプの分解能を調整するジッタモニタ処理を含むことを特徴とする請求項２２から請求項２４の何れかに記載の記載のクロック同期プログラム。
  26. 　前記ジッタモニタ処理において、
    　前記位相比較処理から予め規定された数のタイミング誤差情報を受け取ると、得られた前記タイミング誤差情報から前記遅延ジッタの分散値を算出することを特徴とする請求項２５に記載のクロック同期プログラム。
  27. 　前記ジッタモニタ処理において、
    　算出した前記遅延ジッタの分散値を元に、クロック同期精度が最大となる最適な分解能を求めることを特徴とすることを特徴とする請求項２６に記載のクロック同期プログラム。
  28. 　前記ジッタモニタ処理において、
    　前記分解能を最適な値に合わせるために、前記分周処理に対してアップコンバートする周波数の変更を指示すると共に、前記分解能変換処理に分解能を向上させる度合いを示す倍率係数の変更を指示することを特徴とする請求項２７に記載のクロック同期プログラム。
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