JP2000209240A - デ―タクロック生成装置および記憶媒体 - Google Patents
デ―タクロック生成装置および記憶媒体Info
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- Small-Scale Networks (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 データクロック生成装置に含まれるＰＬＬ回
路の負荷を低減させ、生成されるデータクロック中のジ
ッタを低減し、ＰＬＬ回路のロックレンジの確保を可能
にする。 【解決手段】 ＳＹＴ受信ＦＩＦＯメモリ５１に格納さ
れた前回のＳＹＴの値と今回のＳＹＴの値との差分が算
出され、差分を３ビット右にシフし１／８倍にされ、前
回のＳＹＴの値がそのまま拡張ＳＹＴ受信ＦＩＦＯメモ
リ３１の対応する領域ＳＹＴ１に格納され、前回のＳＹ
Ｔの値と生成された差分／８とを加算器４３1で加算し
て得られた加算結果が拡張ＳＹＴ受信ＦＩＦＯメモリ３
１の対応する領域ＳＹＴ２に格納され、加算結果と差分
／８とを加算器４３2で加算して得られた加算結果が拡
張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ
３に格納され、以下同様算出した加算結果が拡張ＳＹＴ
受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ４〜ＳＹ
Ｔ８に格納される。
路の負荷を低減させ、生成されるデータクロック中のジ
ッタを低減し、ＰＬＬ回路のロックレンジの確保を可能
にする。 【解決手段】 ＳＹＴ受信ＦＩＦＯメモリ５１に格納さ
れた前回のＳＹＴの値と今回のＳＹＴの値との差分が算
出され、差分を３ビット右にシフし１／８倍にされ、前
回のＳＹＴの値がそのまま拡張ＳＹＴ受信ＦＩＦＯメモ
リ３１の対応する領域ＳＹＴ１に格納され、前回のＳＹ
Ｔの値と生成された差分／８とを加算器４３1で加算し
て得られた加算結果が拡張ＳＹＴ受信ＦＩＦＯメモリ３
１の対応する領域ＳＹＴ２に格納され、加算結果と差分
／８とを加算器４３2で加算して得られた加算結果が拡
張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ
３に格納され、以下同様算出した加算結果が拡張ＳＹＴ
受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ４〜ＳＹ
Ｔ８に格納される。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも、複数
のデータサンプルと該データサンプルの数より少ない数
のタイムスタンプとからなるデータパケットから当該デ
ータサンプルのデータクロックを生成する生成装置およ
び記憶媒体に関する。
のデータサンプルと該データサンプルの数より少ない数
のタイムスタンプとからなるデータパケットから当該デ
ータサンプルのデータクロックを生成する生成装置およ
び記憶媒体に関する。
【０００２】
【従来の技術】複数のデータサンプルをパケットにして
送信するときには、パケットのデータ量を抑制するため
に、複数のデータサンプルに対してそのサンプル数より
少ない数のタイムスタンプを付与して送信するようにし
ている。たとえば、ＩＥＥＥ（アイトリプルイー）１３
９４のオーディオデータパケットでは、８サンプル（ま
たは１６サンプル）のオーディオデータに対して１つの
タイムスタンプ（ＳＹＴ）が付与され、図７に示すよう
に、送信ノードから受信ノードに送信されている。
送信するときには、パケットのデータ量を抑制するため
に、複数のデータサンプルに対してそのサンプル数より
少ない数のタイムスタンプを付与して送信するようにし
ている。たとえば、ＩＥＥＥ（アイトリプルイー）１３
９４のオーディオデータパケットでは、８サンプル（ま
たは１６サンプル）のオーディオデータに対して１つの
タイムスタンプ（ＳＹＴ）が付与され、図７に示すよう
に、送信ノードから受信ノードに送信されている。
【０００３】図８は、上記受信ノードにおける従来のＩ
ＥＥＥ１３９４インターフェースの構成の一部を示すブ
ロック図である。
ＥＥＥ１３９４インターフェースの構成の一部を示すブ
ロック図である。
【０００４】同図において、送信ノードから送信された
オーディオデータパケットは、タイムスタンプ部とデー
タサンプル部とに分離されて、それぞれＳＹＴ受信ＦＩ
ＦＯ（First-In First-Out）メモリ５１およびオーディ
オデータ受信ＦＩＦＯメモリ５２に格納される。
オーディオデータパケットは、タイムスタンプ部とデー
タサンプル部とに分離されて、それぞれＳＹＴ受信ＦＩ
ＦＯ（First-In First-Out）メモリ５１およびオーディ
オデータ受信ＦＩＦＯメモリ５２に格納される。
【０００５】ＳＹＴ受信ＦＩＦＯメモリ５１に格納され
た時系列のタイムスタンプは、所定のタイミングで古い
ものから順に出力され、タイムスタンプ・レジスタ５３
に格納された後に、比較器５５の一方の入力端子に入力
される。各タイムスタンプは、それぞれ８サンプルに１
つのみ付与されているため、各タイムスタンプの発生周
波数は、各データサンプルを読み出す（または生成す
る）ためのサンプリングクロック（以下、「ワードクロ
ック」という）の周波数Ｆｓの１／８に相当する。
た時系列のタイムスタンプは、所定のタイミングで古い
ものから順に出力され、タイムスタンプ・レジスタ５３
に格納された後に、比較器５５の一方の入力端子に入力
される。各タイムスタンプは、それぞれ８サンプルに１
つのみ付与されているため、各タイムスタンプの発生周
波数は、各データサンプルを読み出す（または生成す
る）ためのサンプリングクロック（以下、「ワードクロ
ック」という）の周波数Ｆｓの１／８に相当する。
【０００６】比較器５５の他方の入力端子には、システ
ム・サイクル・タイマ（System Cycle Timer）５４から
の出力が入力されている。システム・サイクル・タイマ
５４は、正確なワードクロック周波数Ｆｓを生成するた
めのタイマであり、比較器５５は、入力されたタイムス
タンプとシステム・サイクル・タイマ５４からの値とを
比較し、一致したときに１パルスを位相比較器５６の一
方の入力端子に出力する。
ム・サイクル・タイマ（System Cycle Timer）５４から
の出力が入力されている。システム・サイクル・タイマ
５４は、正確なワードクロック周波数Ｆｓを生成するた
めのタイマであり、比較器５５は、入力されたタイムス
タンプとシステム・サイクル・タイマ５４からの値とを
比較し、一致したときに１パルスを位相比較器５６の一
方の入力端子に出力する。
【０００７】位相比較器５６、低域通過フィルタ（ＬＰ
Ｆ）＋電圧制御発信器（ＶＣＯ：Voltage Controlled O
scillator）５７、１／ｎ分周器５８および１／８分周
器５９は、ＰＬＬ（Phase-Locked Loop）回路を構成
し、ＬＰＦ＋ＶＣＯ５７によって生成したワードクロッ
ク周波数Ｆｓのｎ倍（ただし、値ｎは、各データサンプ
ルを構成するビットデータのビット数を示し、たとえば
６４から２５６の範囲内の値である）の周波数Ｆｓ＊ｎ
のサンプリングクロック（このサンプリングクロックは
各データサンプルの各ビットを読み出すためのクロック
であるため、以下、「ビットクロック」という）を、１
／ｎ分周器５８でワードクロック周波数Ｆｓに戻し、さ
らに１／８分周器５９でワードクロック周波数Ｆｓの１
／８倍の周波数、すなわちタイムスタンプ発生周波数Ｆ
ｓ／８にし、この周波数Ｆｓ／８のクロックと比較器５
５から出力された周波数Ｆｓ／８の信号（クロック）と
を位相比較器５６によって位相比較して、この比較結果
に応じた電圧、すなわちＶＣＯを制御するための電圧に
変換し、ＬＰＦで平滑した後に、ＶＣＯに出力する。
Ｆ）＋電圧制御発信器（ＶＣＯ：Voltage Controlled O
scillator）５７、１／ｎ分周器５８および１／８分周
器５９は、ＰＬＬ（Phase-Locked Loop）回路を構成
し、ＬＰＦ＋ＶＣＯ５７によって生成したワードクロッ
ク周波数Ｆｓのｎ倍（ただし、値ｎは、各データサンプ
ルを構成するビットデータのビット数を示し、たとえば
６４から２５６の範囲内の値である）の周波数Ｆｓ＊ｎ
のサンプリングクロック（このサンプリングクロックは
各データサンプルの各ビットを読み出すためのクロック
であるため、以下、「ビットクロック」という）を、１
／ｎ分周器５８でワードクロック周波数Ｆｓに戻し、さ
らに１／８分周器５９でワードクロック周波数Ｆｓの１
／８倍の周波数、すなわちタイムスタンプ発生周波数Ｆ
ｓ／８にし、この周波数Ｆｓ／８のクロックと比較器５
５から出力された周波数Ｆｓ／８の信号（クロック）と
を位相比較器５６によって位相比較して、この比較結果
に応じた電圧、すなわちＶＣＯを制御するための電圧に
変換し、ＬＰＦで平滑した後に、ＶＣＯに出力する。
【０００８】このようにして、精度のよい２種類のクロ
ック、すなわち周波数Ｆｓのワードクロックおよび周波
数Ｆｓ＊ｎのビットクロックが生成され、図示しない後
段の回路に出力される。
ック、すなわち周波数Ｆｓのワードクロックおよび周波
数Ｆｓ＊ｎのビットクロックが生成され、図示しない後
段の回路に出力される。
【０００９】
【発明が解決しようとする課題】しかし、上記従来のデ
ータクロック生成装置では、ＰＬＬ回路は、ワードクロ
ック周波数Ｆｓの１／８倍（パケット内に１６個のデー
タサンプルが含まれる場合には、１／１６倍）の周波数
を基準にして、ワードクロックやビットクロックを生成
しているので、各データサンプルのビット数ｎが、たと
えば６４〜２５６のいずれかの値であるときには、ＰＬ
Ｌ回路は、入力信号（前記比較器５５からのパルス信
号）の周波数の５１２〜２０４８（または１０２４〜４
０９６）倍の周波数のクロックを生成しなければなら
ず、高精度のＰＬＬ回路を必要とし、したがって製造コ
ストが増大していた。また、生成されたクロック中のジ
ッタを十分に低減したり、ＰＬＬ回路のロックレンジを
十分に確保したりすることもできなかった。
ータクロック生成装置では、ＰＬＬ回路は、ワードクロ
ック周波数Ｆｓの１／８倍（パケット内に１６個のデー
タサンプルが含まれる場合には、１／１６倍）の周波数
を基準にして、ワードクロックやビットクロックを生成
しているので、各データサンプルのビット数ｎが、たと
えば６４〜２５６のいずれかの値であるときには、ＰＬ
Ｌ回路は、入力信号（前記比較器５５からのパルス信
号）の周波数の５１２〜２０４８（または１０２４〜４
０９６）倍の周波数のクロックを生成しなければなら
ず、高精度のＰＬＬ回路を必要とし、したがって製造コ
ストが増大していた。また、生成されたクロック中のジ
ッタを十分に低減したり、ＰＬＬ回路のロックレンジを
十分に確保したりすることもできなかった。
【００１０】本発明は、この点に着目してなされたもの
であり、データクロック生成装置に含まれるＰＬＬ回路
の負荷を低減させることにより、生成されるデータクロ
ック中のジッタを十分に低減させるとともに、ＰＬＬ回
路のロックレンジを十分に確保することが可能なデータ
クロック生成装置および記憶媒体を提供することを目的
とする。
であり、データクロック生成装置に含まれるＰＬＬ回路
の負荷を低減させることにより、生成されるデータクロ
ック中のジッタを十分に低減させるとともに、ＰＬＬ回
路のロックレンジを十分に確保することが可能なデータ
クロック生成装置および記憶媒体を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータクロック生成装置は、少なくとも、
複数のデータサンプルと該データサンプルの数より少な
い数のタイムスタンプとからなるデータパケットを供給
する供給手段と、該供給されたデータパケット中のタイ
ムスタンプから当該複数のデータサンプルのそれぞれの
タイムサンプルを生成するタイムサンプル生成手段と、
該生成された各データサンプル毎のタイムサンプルに基
づいてデータクロックを生成するＰＬＬ回路とを有する
ことを特徴とする。
め、本発明のデータクロック生成装置は、少なくとも、
複数のデータサンプルと該データサンプルの数より少な
い数のタイムスタンプとからなるデータパケットを供給
する供給手段と、該供給されたデータパケット中のタイ
ムスタンプから当該複数のデータサンプルのそれぞれの
タイムサンプルを生成するタイムサンプル生成手段と、
該生成された各データサンプル毎のタイムサンプルに基
づいてデータクロックを生成するＰＬＬ回路とを有する
ことを特徴とする。
【００１２】また、好ましくは、前記データクロック
は、当該各データサンプルを読み出すためのワードクロ
ックと、該各データサンプル内の各ビットデータを読み
出すためのビットクロックであることを特徴とする。
は、当該各データサンプルを読み出すためのワードクロ
ックと、該各データサンプル内の各ビットデータを読み
出すためのビットクロックであることを特徴とする。
【００１３】上記目的を達成するため、本発明の記憶媒
体は、少なくとも、複数のデータサンプルと該データサ
ンプルの数より少ない数のタイムスタンプとからなるデ
ータパケットを供給する供給モジュールと、該供給され
たデータパケット中のタイムスタンプから当該複数のデ
ータサンプルのそれぞれのタイムサンプルを生成するタ
イムサンプル生成モジュールと、ＰＬＬ回路により、該
生成された各データサンプル毎のタイムサンプルに基づ
いてデータクロックを生成するデータクロック生成モジ
ュールとを含むことを特徴とする。
体は、少なくとも、複数のデータサンプルと該データサ
ンプルの数より少ない数のタイムスタンプとからなるデ
ータパケットを供給する供給モジュールと、該供給され
たデータパケット中のタイムスタンプから当該複数のデ
ータサンプルのそれぞれのタイムサンプルを生成するタ
イムサンプル生成モジュールと、ＰＬＬ回路により、該
生成された各データサンプル毎のタイムサンプルに基づ
いてデータクロックを生成するデータクロック生成モジ
ュールとを含むことを特徴とする。
【００１４】また、好ましくは、前記データクロック
は、各データサンプルを読み出すためのワードクロック
と、該各データサンプル内の各ビットデータを読み出す
ためのビットクロックであることを特徴とする。
は、各データサンプルを読み出すためのワードクロック
と、該各データサンプル内の各ビットデータを読み出す
ためのビットクロックであることを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は、本発明の一実施の形態に係るパラ
メータ値設定装置の概略構成を示すブロック図である。
メータ値設定装置の概略構成を示すブロック図である。
【００１７】同図に示すように、本実施の形態のパラメ
ータ設定装置は、音高情報を入力するための鍵盤１と、
各種情報を入力するための複数のスイッチを備えたパネ
ルスイッチ２と、鍵盤１の各鍵の押鍵状態を検出する押
鍵検出回路３と、パネルスイッチ２の各スイッチの押下
状態を検出するスイッチ検出回路４と、装置全体の制御
を司るＣＰＵ５と、該ＣＰＵ５が実行する制御プログラ
ムやテーブルデータ等を記憶するＲＯＭ６と、演奏デー
タ、各種入力情報および演算結果等を一時的に記憶する
ＲＡＭ７と、タイマ割込み処理における割込み時間や各
種時間を計時するタイマ８と、各種情報等を表示する、
たとえば大型液晶ディスプレイ（ＬＣＤ）若しくはＣＲ
Ｔ（Cathode Ray Tube）ディスプレイおよび発光ダイオ
ード（ＬＥＤ）等を備えた表示装置９と、記憶媒体であ
るフロッピディスク（ＦＤ）２０をドライブするフロッ
ピディスクドライブ（ＦＤＤ）１０と、前記制御プログ
ラムを含む各種アプリケーションプログラムや各種デー
タ等を記憶するハードディスク（図示せず）をドライブ
するハードディスクドライブ（ＨＤＤ）１１と、前記制
御プログラムを含む各種アプリケーションプログラムや
各種データ等を記憶するコンパクトディスク−リード・
オンリ・メモリ（ＣＤ−ＲＯＭ）２１をドライブするＣ
Ｄ−ＲＯＭドライブ（ＣＤ−ＲＯＭＤ）１２と、外部か
らのＩＥＥＥ１３９４フォーマットの信号を入力した
り、ＩＥＥＥ１３９４フォーマットの信号を外部に出力
したりするＩＥＥＥ１３９４インターフェース（Ｉ／
Ｆ）１３と、通信ネットワーク１０１を介して、たとえ
ばサーバコンピュータ１０２とデータの送受信を行う通
信インターフェース（Ｉ／Ｆ）１４と、鍵盤１から入力
された演奏データや予め設定された演奏データ等を楽音
信号に変換する音源回路１５と、該音源回路１５からの
楽音信号に各種効果を付与するための効果回路１６と、
該効果回路１６からの楽音信号を音響に変換する、たと
えば、ＤＡＣ（Digital-to-Analog Converter）やアン
プ、スピーカ等のサウンドシステム１７とにより構成さ
れている。
ータ設定装置は、音高情報を入力するための鍵盤１と、
各種情報を入力するための複数のスイッチを備えたパネ
ルスイッチ２と、鍵盤１の各鍵の押鍵状態を検出する押
鍵検出回路３と、パネルスイッチ２の各スイッチの押下
状態を検出するスイッチ検出回路４と、装置全体の制御
を司るＣＰＵ５と、該ＣＰＵ５が実行する制御プログラ
ムやテーブルデータ等を記憶するＲＯＭ６と、演奏デー
タ、各種入力情報および演算結果等を一時的に記憶する
ＲＡＭ７と、タイマ割込み処理における割込み時間や各
種時間を計時するタイマ８と、各種情報等を表示する、
たとえば大型液晶ディスプレイ（ＬＣＤ）若しくはＣＲ
Ｔ（Cathode Ray Tube）ディスプレイおよび発光ダイオ
ード（ＬＥＤ）等を備えた表示装置９と、記憶媒体であ
るフロッピディスク（ＦＤ）２０をドライブするフロッ
ピディスクドライブ（ＦＤＤ）１０と、前記制御プログ
ラムを含む各種アプリケーションプログラムや各種デー
タ等を記憶するハードディスク（図示せず）をドライブ
するハードディスクドライブ（ＨＤＤ）１１と、前記制
御プログラムを含む各種アプリケーションプログラムや
各種データ等を記憶するコンパクトディスク−リード・
オンリ・メモリ（ＣＤ−ＲＯＭ）２１をドライブするＣ
Ｄ−ＲＯＭドライブ（ＣＤ−ＲＯＭＤ）１２と、外部か
らのＩＥＥＥ１３９４フォーマットの信号を入力した
り、ＩＥＥＥ１３９４フォーマットの信号を外部に出力
したりするＩＥＥＥ１３９４インターフェース（Ｉ／
Ｆ）１３と、通信ネットワーク１０１を介して、たとえ
ばサーバコンピュータ１０２とデータの送受信を行う通
信インターフェース（Ｉ／Ｆ）１４と、鍵盤１から入力
された演奏データや予め設定された演奏データ等を楽音
信号に変換する音源回路１５と、該音源回路１５からの
楽音信号に各種効果を付与するための効果回路１６と、
該効果回路１６からの楽音信号を音響に変換する、たと
えば、ＤＡＣ（Digital-to-Analog Converter）やアン
プ、スピーカ等のサウンドシステム１７とにより構成さ
れている。
【００１８】上記構成要素３〜１６は、バス１８を介し
て相互に接続され、ＣＰＵ５にはタイマ８が接続され、
ＩＥＥＥ１３９４Ｉ／Ｆ１３には他のＩＥＥＥ１３９４
機器１００が接続され、通信Ｉ／Ｆ１４には通信ネット
ワーク１０１が接続され、音源回路１５には効果回路１
６が接続され、効果回路１６にはサウンドシステム１７
が接続されている。
て相互に接続され、ＣＰＵ５にはタイマ８が接続され、
ＩＥＥＥ１３９４Ｉ／Ｆ１３には他のＩＥＥＥ１３９４
機器１００が接続され、通信Ｉ／Ｆ１４には通信ネット
ワーク１０１が接続され、音源回路１５には効果回路１
６が接続され、効果回路１６にはサウンドシステム１７
が接続されている。
【００１９】ＨＤＤ１１のハードディスクには、前述の
ように、ＣＰＵ５が実行する制御プログラムも記憶で
き、ＲＯＭ６に制御プログラムが記憶されていない場合
には、このハードディスクに制御プログラムを記憶させ
ておき、それをＲＡＭ７に読み込むことにより、ＲＯＭ
６に制御プログラムを記憶している場合と同様の動作を
ＣＰＵ５にさせることができる。このようにすると、制
御プログラムの追加やバージョンアップ等が容易に行え
る。
ように、ＣＰＵ５が実行する制御プログラムも記憶で
き、ＲＯＭ６に制御プログラムが記憶されていない場合
には、このハードディスクに制御プログラムを記憶させ
ておき、それをＲＡＭ７に読み込むことにより、ＲＯＭ
６に制御プログラムを記憶している場合と同様の動作を
ＣＰＵ５にさせることができる。このようにすると、制
御プログラムの追加やバージョンアップ等が容易に行え
る。
【００２０】ＣＤ−ＲＯＭドライブ１２のＣＤ−ＲＯＭ
２１から読み出された制御プログラムや各種データは、
ＨＤＤ１１内のハードディスクにストアされる。これに
より、制御プログラムの新規インストールやバージョン
アップ等が容易に行える。なお、このＣＤ−ＲＯＭドラ
イブ１２以外にも、外部記憶装置として、光磁気ディス
ク（ＭＯ）装置等、様々な形態のメディアを利用するた
めの装置を設けるようにしてもよい。
２１から読み出された制御プログラムや各種データは、
ＨＤＤ１１内のハードディスクにストアされる。これに
より、制御プログラムの新規インストールやバージョン
アップ等が容易に行える。なお、このＣＤ−ＲＯＭドラ
イブ１２以外にも、外部記憶装置として、光磁気ディス
ク（ＭＯ）装置等、様々な形態のメディアを利用するた
めの装置を設けるようにしてもよい。
【００２１】通信Ｉ／Ｆ１４は、上述のように、たとえ
ばＬＡＮ（Local Area Network）やインターネット、電
話回線等の通信ネットワーク１０１に接続されており、
該通信ネットワーク１０１を介して、サーバコンピュー
タ１０２に接続される。ＨＤＤ１１内のハードディスク
に上記各プログラムや各種パラメータが記憶されていな
い場合には、通信Ｉ／Ｆ１４は、サーバコンピュータ１
０２からプログラムやパラメータをダウンロードするた
めに用いられる。クライアントとなるコンピュータ（本
実施の形態では、パラメータ設定装置）は、通信Ｉ／Ｆ
１４および通信ネットワーク１０１を介してサーバコン
ピュータ１０２へとプログラムやパラメータのダウンロ
ードを要求するコマンドを送信する。サーバコンピュー
タ１０２は、このコマンドを受け、要求されたプログラ
ムやパラメータを、通信ネットワーク１０１を介してコ
ンピュータへと配信し、コンピュータが通信Ｉ／Ｆ１４
を介して、これらプログラムやパラメータを受信してＨ
ＤＤ１１内のハードディスクに蓄積することにより、ダ
ウンロードが完了する。
ばＬＡＮ（Local Area Network）やインターネット、電
話回線等の通信ネットワーク１０１に接続されており、
該通信ネットワーク１０１を介して、サーバコンピュー
タ１０２に接続される。ＨＤＤ１１内のハードディスク
に上記各プログラムや各種パラメータが記憶されていな
い場合には、通信Ｉ／Ｆ１４は、サーバコンピュータ１
０２からプログラムやパラメータをダウンロードするた
めに用いられる。クライアントとなるコンピュータ（本
実施の形態では、パラメータ設定装置）は、通信Ｉ／Ｆ
１４および通信ネットワーク１０１を介してサーバコン
ピュータ１０２へとプログラムやパラメータのダウンロ
ードを要求するコマンドを送信する。サーバコンピュー
タ１０２は、このコマンドを受け、要求されたプログラ
ムやパラメータを、通信ネットワーク１０１を介してコ
ンピュータへと配信し、コンピュータが通信Ｉ／Ｆ１４
を介して、これらプログラムやパラメータを受信してＨ
ＤＤ１１内のハードディスクに蓄積することにより、ダ
ウンロードが完了する。
【００２２】この他、外部コンピュータ等との間で直接
データのやりとりを行うためのインターフェースを備え
てもよい。
データのやりとりを行うためのインターフェースを備え
てもよい。
【００２３】なお、本実施の形態のパラメータ設定装置
は、上述のように、標準的なハードウェア構成の汎用パ
ーソナルコンピュータ（ＰＣ）上に実現するようにした
が、これに限らず、たとえばＦＤＤ１０やＣＤ−ＲＯＭ
Ｄ１２を省略したモバイルＰＣ上に実現するようにして
もよい。さらに、汎用ＰＣ上にではなく、専用機器とし
て構成するようにしてもよい。
は、上述のように、標準的なハードウェア構成の汎用パ
ーソナルコンピュータ（ＰＣ）上に実現するようにした
が、これに限らず、たとえばＦＤＤ１０やＣＤ−ＲＯＭ
Ｄ１２を省略したモバイルＰＣ上に実現するようにして
もよい。さらに、汎用ＰＣ上にではなく、専用機器とし
て構成するようにしてもよい。
【００２４】図２は、ＩＥＥＥ１３９４のアイソクロナ
ス・パケット（Isochronous Packet）のフォーマットを
示す図であり、（ａ）は、アイソクロナス・パケットの
フォーマットを示し、（ｂ）は、アイソクロナス・パケ
ット内のCIP Headerフィールドのデータフォーマットを
示している。
ス・パケット（Isochronous Packet）のフォーマットを
示す図であり、（ａ）は、アイソクロナス・パケットの
フォーマットを示し、（ｂ）は、アイソクロナス・パケ
ット内のCIP Headerフィールドのデータフォーマットを
示している。
【００２５】ＩＥＥＥ１３９４の転送方式には、アイソ
クロナス転送方式と非同期（Asynchronouse）転送方式
とがあり、アイソクロナス転送方式とは、所定周期（１
２５μｓ）毎に１パケットのデータを送受信する転送方
式をいい、非同期転送方式とは、任意の時間に１パケッ
トのデータを送受信する転送方式（ただし、アイソクロ
ナス転送を行っている時間帯にはデータの送受信は行え
ない）をいう。そして、本実施の形態では、アイソクロ
ナス転送方式を採用して、１パケットのデータを送受信
している。
クロナス転送方式と非同期（Asynchronouse）転送方式
とがあり、アイソクロナス転送方式とは、所定周期（１
２５μｓ）毎に１パケットのデータを送受信する転送方
式をいい、非同期転送方式とは、任意の時間に１パケッ
トのデータを送受信する転送方式（ただし、アイソクロ
ナス転送を行っている時間帯にはデータの送受信は行え
ない）をいう。そして、本実施の形態では、アイソクロ
ナス転送方式を採用して、１パケットのデータを送受信
している。
【００２６】図２（ａ）において、アイソクロナス・パ
ケットは、data_lengthフィールド、tagフィールド、ch
annelフィールド、tcodeフィールド、syフィールド、he
ader_CRCフィールド、CIP Headerフィールド、dataフィ
ールドおよびdata_CRCフィールドによって構成されてい
る。
ケットは、data_lengthフィールド、tagフィールド、ch
annelフィールド、tcodeフィールド、syフィールド、he
ader_CRCフィールド、CIP Headerフィールド、dataフィ
ールドおよびdata_CRCフィールドによって構成されてい
る。
【００２７】data_lengthフィールドには、このパケッ
トのデータブロックのデータ長を示すデータが格納さ
れ、tagフィールドには、このパケットの種類を示すデ
ータ（たとえば、このパケットがＣＩＰ（Common Isoch
ronous Packet）のときには、“０１”）が格納され、c
hannelフィールドには、このパケットのチャンネル番号
が格納され、tcodeフィールドには、トランザクション
コード（Transaction Code）が格納され、syフィールド
には、同期化コードが格納され、header_CRCフィールド
には、ヘッダデータのＣＲＣ（Cyclic Redundancy Chec
k）が格納され、CIP Headerフィールドには、（ｂ）に
示すフォーマットのデータが格納され、dataフィールド
には、８個（または１６個）のデータ（本実施の形態で
は、オーディオデータ）が格納され、data_CRCフィール
ドには、データのＣＲＣが格納される。
トのデータブロックのデータ長を示すデータが格納さ
れ、tagフィールドには、このパケットの種類を示すデ
ータ（たとえば、このパケットがＣＩＰ（Common Isoch
ronous Packet）のときには、“０１”）が格納され、c
hannelフィールドには、このパケットのチャンネル番号
が格納され、tcodeフィールドには、トランザクション
コード（Transaction Code）が格納され、syフィールド
には、同期化コードが格納され、header_CRCフィールド
には、ヘッダデータのＣＲＣ（Cyclic Redundancy Chec
k）が格納され、CIP Headerフィールドには、（ｂ）に
示すフォーマットのデータが格納され、dataフィールド
には、８個（または１６個）のデータ（本実施の形態で
は、オーディオデータ）が格納され、data_CRCフィール
ドには、データのＣＲＣが格納される。
【００２８】（ｂ）に示すように、CIP Headerは、複数
のフィールドによって構成されるが、本実施の形態で
は、そのうち、タイムスタンプが格納されるＳＹＴ（Sy
stem Time）フィールドのみを使用するため、その他の
フィールドの説明は省略する。
のフィールドによって構成されるが、本実施の形態で
は、そのうち、タイムスタンプが格納されるＳＹＴ（Sy
stem Time）フィールドのみを使用するため、その他の
フィールドの説明は省略する。
【００２９】ＳＹＴフィールドは、このパケットに含ま
れるデータ、すなわちdataフィールド内の最初のデータ
のタイムスタンプを記憶する。タイムスタンプは、本実
施の形態では、（サイクルカウント値）．（サイクルオ
フセット値）で表現され、一連のパケットｎ（ｎ＝０，
１，…）の各ＳＹＴｎフィールドには、たとえば次のよ
うなタイムスタンプ値が格納される。すなわち、 ＳＹＴ０： ０．０００ ＳＹＴ１： １．３ＦＦ ＳＹＴ２： ２．８００ ＳＹＴ３： ４．０００ 以下続く（ただし、タイムスタンプ値は１６進数で表現
されている）。
れるデータ、すなわちdataフィールド内の最初のデータ
のタイムスタンプを記憶する。タイムスタンプは、本実
施の形態では、（サイクルカウント値）．（サイクルオ
フセット値）で表現され、一連のパケットｎ（ｎ＝０，
１，…）の各ＳＹＴｎフィールドには、たとえば次のよ
うなタイムスタンプ値が格納される。すなわち、 ＳＹＴ０： ０．０００ ＳＹＴ１： １．３ＦＦ ＳＹＴ２： ２．８００ ＳＹＴ３： ４．０００ 以下続く（ただし、タイムスタンプ値は１６進数で表現
されている）。
【００３０】図３は、前記ＩＥＥＥ１３９４Ｉ／Ｆ１３
の構成の一部を示すブロック図であり、前記図８に対応
するものである。図３中、図８と同様の構成要素には、
同一符号を付し、その説明を省略する。
の構成の一部を示すブロック図であり、前記図８に対応
するものである。図３中、図８と同様の構成要素には、
同一符号を付し、その説明を省略する。
【００３１】図３のＩＥＥＥ１３９４Ｉ／Ｆ１３は、図
８に対して、拡張ＳＹＴ受信ＦＩＦＯメモリ３１を追加
した点と、図８のＩＥＥＥ１３９４Ｉ／Ｆから１／８分
周器５９を削除した点のみが異なっている。すなわち、
ＳＹＴ受信ＦＩＦＯメモリ５１とタイムスタンプ・レジ
スタ５３との間に、拡張ＳＹＴ受信ＦＩＦＯメモリ３１
を挿入している。
８に対して、拡張ＳＹＴ受信ＦＩＦＯメモリ３１を追加
した点と、図８のＩＥＥＥ１３９４Ｉ／Ｆから１／８分
周器５９を削除した点のみが異なっている。すなわち、
ＳＹＴ受信ＦＩＦＯメモリ５１とタイムスタンプ・レジ
スタ５３との間に、拡張ＳＹＴ受信ＦＩＦＯメモリ３１
を挿入している。
【００３２】拡張ＳＹＴ受信ＦＩＦＯメモリ３１は、Ｓ
ＹＴ受信ＦＩＦＯメモリ５１に格納された前回のＳＹＴ
（タイムスタンプ）および今回のＳＹＴ（タイムスタン
プ）に基づいて生成された、前回のパケットに含まれる
８個のオーディオデータそれぞれに対するＳＹＴ（タイ
ムスタンプ）を格納するためのＦＩＦＯメモリである。
ＹＴ受信ＦＩＦＯメモリ５１に格納された前回のＳＹＴ
（タイムスタンプ）および今回のＳＹＴ（タイムスタン
プ）に基づいて生成された、前回のパケットに含まれる
８個のオーディオデータそれぞれに対するＳＹＴ（タイ
ムスタンプ）を格納するためのＦＩＦＯメモリである。
【００３３】このような拡張ＳＹＴ受信ＦＩＦＯメモリ
３１を設けることにより、ＰＬＬ回路は、ワードクロッ
ク周波数Ｆｓを基準にして、ワードクロックおよびビッ
トクロックを生成することができる。
３１を設けることにより、ＰＬＬ回路は、ワードクロッ
ク周波数Ｆｓを基準にして、ワードクロックおよびビッ
トクロックを生成することができる。
【００３４】以上のように構成されたデータクロック生
成装置が実行する制御処理を、以下、まず、図４に基づ
いてハードウェア的に説明し、次に、図５に基づいてソ
フトウェア的に説明する。
成装置が実行する制御処理を、以下、まず、図４に基づ
いてハードウェア的に説明し、次に、図５に基づいてソ
フトウェア的に説明する。
【００３５】図４は、本実施の形態のデータクロック生
成装置が実行する制御処理をハードウェア的に表現した
図である。
成装置が実行する制御処理をハードウェア的に表現した
図である。
【００３６】同図において、ＳＹＴ受信ＦＩＦＯメモリ
５１に格納された前回のＳＹＴの値と今回のＳＹＴの値
との差分を算出し（ブロック４１）、その差分を３ビッ
ト（パケット内に１６個のオーディオデータが含まれる
ときには、４ビット）右にシフトすることにより１／８
倍にし（ブロック４２）、前回のＳＹＴの値をそのまま
拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹ
Ｔ（１）に格納し、前回のＳＹＴの値と上記生成された
差分／８とを加算器４３1で加算することにより得られ
た加算結果を拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応
する領域ＳＹＴ（２）に格納し、この加算結果（領域Ｓ
ＹＴ（２）に格納した値）と差分／８とを加算器４３2
で加算することにより得られた加算結果を拡張ＳＹＴ受
信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（３）に格
納し、以下同様にして、算出した加算結果を拡張ＳＹＴ
受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（４）〜
ＳＹＴ（８）に格納する。
５１に格納された前回のＳＹＴの値と今回のＳＹＴの値
との差分を算出し（ブロック４１）、その差分を３ビッ
ト（パケット内に１６個のオーディオデータが含まれる
ときには、４ビット）右にシフトすることにより１／８
倍にし（ブロック４２）、前回のＳＹＴの値をそのまま
拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹ
Ｔ（１）に格納し、前回のＳＹＴの値と上記生成された
差分／８とを加算器４３1で加算することにより得られ
た加算結果を拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応
する領域ＳＹＴ（２）に格納し、この加算結果（領域Ｓ
ＹＴ（２）に格納した値）と差分／８とを加算器４３2
で加算することにより得られた加算結果を拡張ＳＹＴ受
信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（３）に格
納し、以下同様にして、算出した加算結果を拡張ＳＹＴ
受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（４）〜
ＳＹＴ（８）に格納する。
【００３７】以上のようにして、前回のパケットに含ま
れる８個のオーディオデータのそれぞれに対するＳＹＴ
の値が生成され、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に
格納される。
れる８個のオーディオデータのそれぞれに対するＳＹＴ
の値が生成され、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に
格納される。
【００３８】なお、前記図３で説明したように、ＳＹＴ
受信ＦＩＦＯメモリ５１には拡張ＳＹＴ受信ＦＩＦＯメ
モリ３１が直接接続されているので、本実施の形態で
は、上記ブロック４１，４２および加算器４３1，４３2
の処理は、次に説明するように、ＣＰＵ５によって行わ
れる。すなわち、図４に示すように、ハードウェアによ
って構成されるのではなく、ソフトウェアによって処理
がなされ、その処理結果が拡張ＳＹＴ受信ＦＩＦＯメモ
リ３１に記憶される。もちろん、これに限らず、図４の
ようにハードウェアで構成するようにしてもよい。
受信ＦＩＦＯメモリ５１には拡張ＳＹＴ受信ＦＩＦＯメ
モリ３１が直接接続されているので、本実施の形態で
は、上記ブロック４１，４２および加算器４３1，４３2
の処理は、次に説明するように、ＣＰＵ５によって行わ
れる。すなわち、図４に示すように、ハードウェアによ
って構成されるのではなく、ソフトウェアによって処理
がなされ、その処理結果が拡張ＳＹＴ受信ＦＩＦＯメモ
リ３１に記憶される。もちろん、これに限らず、図４の
ようにハードウェアで構成するようにしてもよい。
【００３９】図５は、本実施の形態のデータクロック生
成装置、特にＣＰＵ５が実行する制御処理、すなわちパ
ケットデータの受信処理の手順を示すフローチャートで
ある。
成装置、特にＣＰＵ５が実行する制御処理、すなわちパ
ケットデータの受信処理の手順を示すフローチャートで
ある。
【００４０】同図において、まず、パケットを受信する
（ステップＳ１）。
（ステップＳ１）。
【００４１】次に、このパケット内のオーディオデータ
を前記オーディオデータ受信ＦＩＦＯメモリ５２に格納
する（ステップＳ２）とともに、このパケット内のＳＹ
ＴをＳＹＴ受信ＦＩＦＯメモリ５１に格納する（ステッ
プＳ３）。
を前記オーディオデータ受信ＦＩＦＯメモリ５２に格納
する（ステップＳ２）とともに、このパケット内のＳＹ
ＴをＳＹＴ受信ＦＩＦＯメモリ５１に格納する（ステッ
プＳ３）。
【００４２】そして、今回のＳＹＴの値と前回のＳＹＴ
の値との差分ΔＳＹＴ（＝今回のＳＹＴ−前回のＳＹ
Ｔ）を算出し（ステップＳ４）、この差分ΔＳＹＴを前
述のように３ビット（パケット内に１６個のオーディオ
データが含まれるときには、４ビット）右にシフトする
ことによって１／８（パケット内に１６個のオーディオ
データが含まれるときには、１／１６）倍にする、すな
わちδｓｙｔ＝ΔＳＹＴ／８を算出する（ステップＳ
５）。
の値との差分ΔＳＹＴ（＝今回のＳＹＴ−前回のＳＹ
Ｔ）を算出し（ステップＳ４）、この差分ΔＳＹＴを前
述のように３ビット（パケット内に１６個のオーディオ
データが含まれるときには、４ビット）右にシフトする
ことによって１／８（パケット内に１６個のオーディオ
データが含まれるときには、１／１６）倍にする、すな
わちδｓｙｔ＝ΔＳＹＴ／８を算出する（ステップＳ
５）。
【００４３】さらに、次式の演算を行い（ステップＳ
６）、その結果ＳＹＴ（ｎ）（ｎ＝１，…，８）（ただ
し、ＳＹＴ（１）＝前回のＳＹＴ）を拡張ＳＹＴ受信Ｆ
ＩＦＯメモリ３１の対応する領域に格納した（ステップ
Ｓ７）後に、本受信処理を終了する。
６）、その結果ＳＹＴ（ｎ）（ｎ＝１，…，８）（ただ
し、ＳＹＴ（１）＝前回のＳＹＴ）を拡張ＳＹＴ受信Ｆ
ＩＦＯメモリ３１の対応する領域に格納した（ステップ
Ｓ７）後に、本受信処理を終了する。
【００４４】 ＳＹＴ（ｎ）＝ＳＹＴ（ｎ−１）＋δｓｙｔ （ｎ＝
２，…，８） なお、上記ステップＳ６およびＳ７では、最初にＳＹＴ
（ｎ）（ｎ＝１，…，８）をすべて算出してから、この
算出値をまとめて拡張ＳＹＴ受信ＦＩＦＯメモリ３１の
対応する位置に記憶するようにしたが、これに限らず、
ＳＹＴ（ｎ）（ｎ＝１，…，８）を１つ算出する度に、
拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する位置に記
憶するようにしてもよい。
２，…，８） なお、上記ステップＳ６およびＳ７では、最初にＳＹＴ
（ｎ）（ｎ＝１，…，８）をすべて算出してから、この
算出値をまとめて拡張ＳＹＴ受信ＦＩＦＯメモリ３１の
対応する位置に記憶するようにしたが、これに限らず、
ＳＹＴ（ｎ）（ｎ＝１，…，８）を１つ算出する度に、
拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する位置に記
憶するようにしてもよい。
【００４５】以上のようにして、前回のパケットに含ま
れる８個のオーディオデータのそれぞれに対するＳＹＴ
の値が生成され、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に
格納される。
れる８個のオーディオデータのそれぞれに対するＳＹＴ
の値が生成され、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に
格納される。
【００４６】このように、本実施の形態では、拡張ＳＹ
Ｔ受信ＦＩＦＯメモリ３１に格納された、前回のパケッ
トに含まれる８個のオーディオデータのそれぞれに対す
るＳＹＴが、タイムスタンプ・レジスタ５３を介して比
較器５５に入力され、比較器５５およびその後段のＰＬ
Ｌ回路では、周波数Ｆｓを基準にして、ワードクロック
およびビットクロックが生成されるので、前記従来のデ
ータクロック生成装置に含まれるＰＬＬ回路に比較し
て、生成すべきクロックの周波数は１／８（または１／
１６）倍でよいため、ＰＬＬ回路に対する負荷を低減さ
せることができる。このため、生成されるデータクロッ
ク中のジッタを低減するとともに、ＰＬＬ回路のロック
レンジを確保することが可能となる。
Ｔ受信ＦＩＦＯメモリ３１に格納された、前回のパケッ
トに含まれる８個のオーディオデータのそれぞれに対す
るＳＹＴが、タイムスタンプ・レジスタ５３を介して比
較器５５に入力され、比較器５５およびその後段のＰＬ
Ｌ回路では、周波数Ｆｓを基準にして、ワードクロック
およびビットクロックが生成されるので、前記従来のデ
ータクロック生成装置に含まれるＰＬＬ回路に比較し
て、生成すべきクロックの周波数は１／８（または１／
１６）倍でよいため、ＰＬＬ回路に対する負荷を低減さ
せることができる。このため、生成されるデータクロッ
ク中のジッタを低減するとともに、ＰＬＬ回路のロック
レンジを確保することが可能となる。
【００４７】図６は、本実施の形態のデータクロック生
成装置が実行するパケットデータの送信処理の手順を示
すフローチャートである。
成装置が実行するパケットデータの送信処理の手順を示
すフローチャートである。
【００４８】同図において、まず、上記周波数Ｆｓで各
オーディオデータを生成する（ステップＳ１１）。
オーディオデータを生成する（ステップＳ１１）。
【００４９】次に、生成データが８個揃ったところで、
そのうちの１つにタイムスタンプを付与し、この８個の
データおよびタイムスタンプをパケット化して（ステッ
プＳ１２）、外部に送信した（ステップＳ１３）後に、
本送信処理を終了する。
そのうちの１つにタイムスタンプを付与し、この８個の
データおよびタイムスタンプをパケット化して（ステッ
プＳ１２）、外部に送信した（ステップＳ１３）後に、
本送信処理を終了する。
【００５０】なお、本実施の形態では、ＩＥＥＥ１３９
４のアイソクロナス・パケット、特にオーディオパケッ
トに基づいてデータクロックを生成するデータクロック
生成装置を例に挙げて説明したが、これに限る必要はな
く、パケット内のデータサンプルの数よりそのタイムス
タンプの数の方が少ないパケット（パケットデータでな
くてもよい）であって、このタイムスタンプに基づいて
ＰＬＬ回路によりデータクロックを生成するデータクロ
ック生成装置であれば、本発明を適用することができ
る。
４のアイソクロナス・パケット、特にオーディオパケッ
トに基づいてデータクロックを生成するデータクロック
生成装置を例に挙げて説明したが、これに限る必要はな
く、パケット内のデータサンプルの数よりそのタイムス
タンプの数の方が少ないパケット（パケットデータでな
くてもよい）であって、このタイムスタンプに基づいて
ＰＬＬ回路によりデータクロックを生成するデータクロ
ック生成装置であれば、本発明を適用することができ
る。
【００５１】なお、上述した実施の形態の機能を実現す
るソフトウェアのプログラムを記録した記憶媒体を、シ
ステムまたは装置に供給し、そのシステムまたは装置の
コンピュータ（またはＣＰＵ５やＭＰＵ）が記憶媒体に
格納されたプログラムを読出し実行することによって
も、本発明の目的が達成されることは云うまでもない。
るソフトウェアのプログラムを記録した記憶媒体を、シ
ステムまたは装置に供給し、そのシステムまたは装置の
コンピュータ（またはＣＰＵ５やＭＰＵ）が記憶媒体に
格納されたプログラムを読出し実行することによって
も、本発明の目的が達成されることは云うまでもない。
【００５２】この場合、記憶媒体から読出されたプログ
ラム自体が本発明の新規な機能を実現することになり、
そのプログラムを記憶した記憶媒体は本発明を構成する
ことになる。
ラム自体が本発明の新規な機能を実現することになり、
そのプログラムを記憶した記憶媒体は本発明を構成する
ことになる。
【００５３】プログラムを供給するための記憶媒体とし
ては、たとえば、前記ＨＤＤ１１のハードディスク、Ｃ
Ｄ−ＲＯＭ２１，ＭＯ，ＭＤ，フロッピーディスク２
０、ＣＤ−Ｒ（CD- Recordable）、磁気テープ、不揮発
性のメモリカード、ＲＯＭなどを用いることができる。
また、他のＩＥＥＥ１３９４機器１００や通信ネットワ
ーク１０１を介してサーバコンピュータ１０２からプロ
グラムが供給されるようにしてもよい。
ては、たとえば、前記ＨＤＤ１１のハードディスク、Ｃ
Ｄ−ＲＯＭ２１，ＭＯ，ＭＤ，フロッピーディスク２
０、ＣＤ−Ｒ（CD- Recordable）、磁気テープ、不揮発
性のメモリカード、ＲＯＭなどを用いることができる。
また、他のＩＥＥＥ１３９４機器１００や通信ネットワ
ーク１０１を介してサーバコンピュータ１０２からプロ
グラムが供給されるようにしてもよい。
【００５４】また、コンピュータが読出したプログラム
を実行することにより、上述した各実施の形態の機能が
実現されるだけでなく、そのプログラムの指示に基づ
き、コンピュータ上で稼働しているＯＳなどが実際の処
理の一部または全部を行い、その処理によって上述した
実施の形態の機能が実現される場合も含まれることは云
うまでもない。
を実行することにより、上述した各実施の形態の機能が
実現されるだけでなく、そのプログラムの指示に基づ
き、コンピュータ上で稼働しているＯＳなどが実際の処
理の一部または全部を行い、その処理によって上述した
実施の形態の機能が実現される場合も含まれることは云
うまでもない。
【００５５】さらに、記憶媒体から読出されたプログラ
ムが、コンピュータに挿入された機能拡張ボードやコン
ピュータに接続された機能拡張ユニットに備わるメモリ
に書込まれた後、そのプログラムの指示に基づき、その
機能拡張ボードや機能拡張ユニットに備わるＣＰＵ５な
どが実際の処理の一部または全部を行い、その処理によ
って上述した各実施の形態の機能が実現される場合も含
まれることは云うまでもない。
ムが、コンピュータに挿入された機能拡張ボードやコン
ピュータに接続された機能拡張ユニットに備わるメモリ
に書込まれた後、そのプログラムの指示に基づき、その
機能拡張ボードや機能拡張ユニットに備わるＣＰＵ５な
どが実際の処理の一部または全部を行い、その処理によ
って上述した各実施の形態の機能が実現される場合も含
まれることは云うまでもない。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
少なくとも、複数のデータサンプルと該データサンプル
の数より少ない数のタイムスタンプとからなるデータパ
ケットが供給され、該供給されたデータパケット中のタ
イムスタンプから当該複数のデータサンプルのそれぞれ
のタイムサンプルが生成され、ＰＬＬ回路により、該生
成された各データサンプル毎のタイムサンプルに基づい
てデータクロックが生成されるので、ＰＬＬ回路に対す
る負荷を低減させることができ、このため、生成される
データクロック中のジッタを十分に低減させるととも
に、ＰＬＬ回路のロックレンジを十分に確保することが
可能となる効果を奏する。
少なくとも、複数のデータサンプルと該データサンプル
の数より少ない数のタイムスタンプとからなるデータパ
ケットが供給され、該供給されたデータパケット中のタ
イムスタンプから当該複数のデータサンプルのそれぞれ
のタイムサンプルが生成され、ＰＬＬ回路により、該生
成された各データサンプル毎のタイムサンプルに基づい
てデータクロックが生成されるので、ＰＬＬ回路に対す
る負荷を低減させることができ、このため、生成される
データクロック中のジッタを十分に低減させるととも
に、ＰＬＬ回路のロックレンジを十分に確保することが
可能となる効果を奏する。
【図１】本発明の一実施の形態に係るパラメータ値設定
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
【図２】ＩＥＥＥ１３９４のアイソクロナス・パケット
のフォーマットを示す図である。
のフォーマットを示す図である。
【図３】図１のＩＥＥＥ１３９４Ｉ／Ｆの一部の構成を
示すブロック図である。
示すブロック図である。
【図４】図１のデータクロック生成装置が実行する制御
処理をハードウェア的に表現した図である。
処理をハードウェア的に表現した図である。
【図５】図１のデータクロック生成装置、特にＣＰＵが
実行するパケットデータの受信処理の手順を示すフロー
チャートである。
実行するパケットデータの受信処理の手順を示すフロー
チャートである。
【図６】図１のデータクロック生成装置が実行するパケ
ットデータの送信処理の手順を示すフローチャートであ
る。
ットデータの送信処理の手順を示すフローチャートであ
る。
【図７】ＩＥＥＥ１３９４のオーディオデータパケット
が送信ノードから受信ノードに送信される様子を示す図
である。
が送信ノードから受信ノードに送信される様子を示す図
である。
【図８】図７の受信ノードにおける従来のＩＥＥＥ１３
９４インターフェースの構成を示すブロック図である。
９４インターフェースの構成を示すブロック図である。
５ ＣＰＵ（タイムサンプル生成手段） ５１ ＳＹＴ受信ＦＩＦＯメモリ（供給手段） ３１ 拡張ＳＹＴ受信ＦＩＦＯメモリ（タイムサンプル
生成手段） ５６ 位相比較器（ＰＬＬ回路） ５７ ＬＰＦ＋ＶＣＯ（ＰＬＬ回路） ５８ １／ｎ分周器（ＰＬＬ回路）
生成手段） ５６ 位相比較器（ＰＬＬ回路） ５７ ＬＰＦ＋ＶＣＯ（ＰＬＬ回路） ５８ １／ｎ分周器（ＰＬＬ回路）
Claims (4)
- 【請求項１】 少なくとも、複数のデータサンプルと該
データサンプルの数より少ない数のタイムスタンプとか
らなるデータパケットを供給する供給手段と、 該供給されたデータパケット中のタイムスタンプから当
該複数のデータサンプルのそれぞれのタイムサンプルを
生成するタイムサンプル生成手段と、 該生成された各データサンプル毎のタイムサンプルに基
づいてデータクロックを生成するＰＬＬ回路とを有する
ことを特徴とするデータクロック生成装置。 - 【請求項２】 前記データクロックは、当該各データサ
ンプルを読み出すためのワードクロックと、該各データ
サンプル内の各ビットデータを読み出すためのビットク
ロックであることを特徴とする請求項１に記載のデータ
クロック生成装置。 - 【請求項３】 少なくとも、複数のデータサンプルと該
データサンプルの数より少ない数のタイムスタンプとか
らなるデータパケットを供給する供給モジュールと、 該供給されたデータパケット中のタイムスタンプから当
該複数のデータサンプルのそれぞれのタイムサンプルを
生成するタイムサンプル生成モジュールと、 ＰＬＬ回路により、該生成された各データサンプル毎の
タイムサンプルに基づいてデータクロックを生成するデ
ータクロック生成モジュールとを含む、コンピュータが
実現できるプログラムを格納した記憶媒体。 - 【請求項４】 前記データクロックは、各データサンプ
ルを読み出すためのワードクロックと、該各データサン
プル内の各ビットデータを読み出すためのビットクロッ
クであることを特徴とする請求項３に記載の記憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00819099A JP4062807B2 (ja) | 1999-01-14 | 1999-01-14 | データクロック生成装置および記憶媒体 |
| US09/479,697 US6671343B1 (en) | 1999-01-14 | 2000-01-07 | Data clock generator, data clock generating method, and storage medium therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00819099A JP4062807B2 (ja) | 1999-01-14 | 1999-01-14 | データクロック生成装置および記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209240A true JP2000209240A (ja) | 2000-07-28 |
| JP4062807B2 JP4062807B2 (ja) | 2008-03-19 |
Family
ID=11686382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00819099A Expired - Fee Related JP4062807B2 (ja) | 1999-01-14 | 1999-01-14 | データクロック生成装置および記憶媒体 |
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