JPH03107245A - 位相同期ループを具備するデータ検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入力するＲＺ倍信号位相同期ループの再生
クロックで検出する際に、データの検出誤りの発生を防
止する位相同期ループを具備するデータ検出器に関する
ものである。

［従来の技術］ 第３図は、例えば特開昭６３−２６３９３６号公報に示
された従来の位相同期ループを具備するデータ検出器の
構成を示すブロック図であり、図において、（５）はＲ
Ｚ信号入力端子、（６）はＲＺ信号入力端子（５）に接
続されたデュアル・マルチバイブレータ（以下ＤＭと略
す）である。

また、（７）はＤＭ（６）に接続されて位相同期をとっ
た再生クロックを出力するアナログ位相同期ループ（以
下ＰＬＬと略す）、（８）はＰＬＬ（７）に接続された
クロック出力端子である。

更に、（９）はＤＭ（６）とＰＬＬ　（７）とに接続さ
れたＲＺ−ＮＲＺ変換回路、（１０）はＲＺ−ＮＲＺ変
換回路（９）に接続されたＮＲＺ出力端子である。

次に動作について説明する。

ＤＭ（６）はＲＺ信号入力端子（５）より入力されたＲ
Ｚ倍信号１００）に対して遅延の無い信号（１０１）と
ＲＺ倍信号１００）に対して９０度遅延した信号（１０
２）を出力する（第４図参照）。

そして、遅延の無い信号（１０１）を入力されたＰＬＬ
　（７）はクロックを再生してクロック出力端子（８）
から出力する。

また、ＤＭ　（６）から出力される９０度遅延した信号
（１０２）およびＰＬＬ　（７）から出力されるクロッ
クを入力されたＲＺ−ＮＲＺ変換回路（９）ｇｔＲＺ−
ＮＲＺ変換してＮＲＺデータ（１０３）をＮＲＺ出力端
子（１０）から出力する（第４図参照）。

なお、第４図中、破線は入カシツタが印加された場合を
しめす。

［発明が解決しようとする課題］ 従来の位相同期ループを具備するデータ検出器は、以上
のように構成されているので、データに大きなジッタが
ある場合、ＤＭ（６）から出力される遅延の無い信号（
１０１）と９０度遅延した信号（１０２）データがクロ
ックと同期しないためによりデータ検出誤りが発生する
虞があった。

また、ＤＭ（６）およびＰＬＬ　（７）等のアナログ素
子を必要とするため経年劣化が生じることによりデータ
検出誤りが発生する虞があった。

この発明は、上記のような課題を解消するために成され
たもので、ディジタルＰＬＬ用の固定発振器以外はアナ
ログ素子を必要とせず、データに大きな入カシツタがあ
る場合でもデータの検出誤りの発生を抑制する位相同期
ループを具備するデータ検出器を得ることを目的とする
。

［課題を解決するための手段］ この発明に係わる位相同期ループを具備するデータ検出
器は、リターン・ツウ・ゼロ（ＲＺ）信号を入力して位
相同期をとった再生クロックを出力するディジタル位相
同期ループと、ＲＺ倍信号入力して微分パルスを出力す
る微分回路と、微分パルスとディジタル位相同期ループ
の分周比を入力しディジタル的に「１」を保持する時間
を変化させる可変ディジタル保持回路と、再生クロック
により可変ディジタル保持回路の出力をラッチするラッ
チ回路とを備えることを特徴とするものである。

［作用］ この発明における位相同期ループを具備するデータ検出
器は、微分回路にＲＺ倍信号入力して微分パルスを出力
し、ディジタル位相同期ループにＲＺ倍信号入力して位
相同期をとった再生クロックを出力し、可変ディジタル
保持回路に微分パルスとディジタル位相同期ループの分
周比を入力しディジタル的にｒｌＪを保持する時間を変
化し、ラッチ回路に再生クロックを入力して可変ディジ
タル保持回路の出力をラッチして再生クロックと同期す
る。

［実施例］ 以下、この発明の一実施例を図について説明する。

なお、前述した部分と同じ部分には同一符号を付して説
明を省略する。

第１図は、この発明に係わる位相同期ループを具備する
データ検出器の構成を示すブロック図であり、図におい
て、（１）はＲＺ信号入力端子（５）に接続されて入力
波形をディジタル的に微分するディジタル微分回路、（
２）はＲＺ信号入力端子（５）に接続されて位相同期を
とった再生クロック（１０５）を出力するディジタル位
相同期ループ（以下ディジタルＰＬＬという）である。

また、（３）はディジタル微分回路（１）とディジタル
ＰＬＬ　（２）に接続されて微分パルス（１０７）が入
力されてから指定クロック分だけ「１」を保持する可変
ディジタル保持回路、（４）は可変ディジタル保持回路
（３）とディジタルＰＬＬ　（２）に接続されて可変デ
ィジタル保持回路（３）の出力（１０Ｂ）をラッチする
ラッチ回路である。

ついで、本実施例の作用について説明する。

ＲＺ信号入力端子（５）より入力されたＲＺ倍信号１０
０）は、ディジタル微分回路（１）によりディジタル的
に微分され、またディジタルＰＬＬ（２）によりクロッ
ク（１０５）を再生されてクロック出力端子（８）から
出力する（第２図参照）。

そして、ディジタル微分回路（１）がら出力される微分
パルス（１０７）とディジタルＰＬＬ（２）から出力さ
れるクロック（１０５）を入力される可変ディジタル保
持回路（３）はディジタル微分回路（１）から出力され
る微分パルス（１０７）が入力されてから指定クロック
分だけ「１」を保持する（第２図参照）。

更に、可変ディジタル保持回路（３）の出力（１０６）
とディジタルＰＬＬ　（２）から出力されるクロック（
１０５）を入力されるラッチ回路（４）は可変ディジタ
ル保持回路（３）の出力（１０６）をラッチする。

なお、第２図中、（ａ）〜（ｆ）は時刻を示し、ディジ
タル微分した波形に対して、時刻（ｂ）および（ｅ）の
「１」においてはそれぞれの分周比に対応するパルス幅
を与えている。

そして、ディジタルＰＬＬ　（２）の再生クロックの分
周比に相当する期間だけ「１」を保持する時間を変化さ
せることにより、保持値「１」と再生クロックを同期し
、入力ジッダが大きい場合のデータ検出の誤りに対する
余裕を向上する。

［発明の効果］ 以上説明したように、この発明によれば、可変ディジタ
ル保持回路に微分パルスとディジタル位相同期ループの
分周比を入力しディジタル的に「１」を保持する時間を
変化させてラッチ回路により可変ディジタル保持回路の
出力をラッチして再生クロックと同期するように構成し
たので、データに大きな入カシツタがある場合でもデー
タの検出誤りの発生を抑制して、データ検出の誤りに対
する余裕を向上することができ、またディジタルＰＬＬ
用の固定発振器以外はアナログ素子を必要とせず、経年
劣化が生じることによるデータ検出誤りの発生を抑制す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による位相同期ループを具
備するデータ検出器の構成を示すブロック図、第２図は
本発明の動作を示すタイミングチャート図、第３図は従
来の位相同期ループを具備するデータ検出器の構成を示
すブロック図、第４図は従来の動作を示すタイミングチ
ャート図である。 図中、（１）は微分回路、（２）はディジタル位相同期
ループ、（３）は可変ディジタル保持回路、（４）はラ
ッチ回路である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. リターン・ツウ・ゼロ（ＲＺ）信号を入力して位相同期
   をとった再生クロックを出力するディジタル位相同期ル
   ープと、ＲＺ信号を入力して微分パルスを出力する微分
   回路と、微分パルスとディジタル位相同期ループの分周
   比を入力しディジタル的に「１」を保持する時間を変化
   させる可変ディジタル保持回路と、再生クロックにより
   可変ディジタル保持回路の出力をラッチするラッチ回路
   とを備えることを特徴とする位相同期ループを具備する
   データ検出器。