JPS63114375A

JPS63114375A - デジタルクリツパ回路

Info

Publication number: JPS63114375A
Application number: JP25817686A
Authority: JP
Inventors: Kenji Hashi; 賢二橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-10-31
Filing date: 1986-10-31
Publication date: 1988-05-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデジタルクリッパ回路に関し、特にテレビジョ
ンのデジタル映像信号についてのキー信号の生成に適し
たデジタルクリッパ回路に関する。

〔従来の技術〕

所定の入力信号に対しある設定値を定め、入力信号がこ
の設定値以上または以下になった場合に、その超過した
部分については設定値自身を出力するようにし、信号波
形を設定値で切断するようなりリッピング機能を有する
クリッパ回路が種々の分野で用いられている。例えば、
テレビジョンの分野で、複数の映像信号を合成する場合
、クロマキー、文字のスーパーインボーズ等の方法が用
いられるが、このような映像信号の合成には、境界を示
すキー信号が必要になる。一般にキー信号のもとになる
信号には、ノイズ成分が含まれていたり、レベル変動を
生じていたりすることが多く、ノイズ成分の除去および
安定した出力レベルの確保のために、キー信号はクリッ
パ回路によって整形された形で供給されるのが望ましい
。

〔発明が解決しようとする問題点〕

従来の一般的なりリブバ回路はアナログ信号をクリッピ
ングするアナログクリッパ回路である。

ところが、近年、テレビジョンのデジタル化が進むとと
もに、デジタル映像信号のクリッピングを行うデジタル
クリッパ回路が要求されてきている。

このようなデジタル信号のクリッピング処理を、従来の
アナログクリッパ回路と同様の処理で行うと、滑らかな
波形整形処理ができないという問題が生ずる。例えば、
第２図（ａ）に示すようなアナログ信号Ａ−Ｇに対して
、同図（ｂ）に示すようなサンプリング信号に基づいて
サンプリングを行うことによって得たデジタル信号の下
部を、基準値■。でクリッピングする場合を考える。サ
ンプリングは、同図（ｂ）のサンプリング信号の矢印を
付した時点ｔ１、ｔ２、ｔ３で行われ、各時点でのデジ
タル値は同図（ａ）のグラフ中、白丸で示されている。

このようなデジタル信号を、従来のアナログクリッパ回
路と同様の処理でクリッピングすると、単純に基準値■
。以下のデジタル値は基準値■。に置き換えられ、基準
値■。以上のデジタル値はそのままの値をとることにな
る。

ところがこのような処理では、信号Ｃ，Ｄ、Ｅについて
のクリッピング後のデジタル値をみると、時点ｔ１では
ほぼ■。、時点ｔ２では、ＶＣ％時点ｔ３ではほぼ■１
　　と、どれもほぼ同じデジタル値をとることになる。

すなわち、アナログ信号では互いに位相の異なる信号で
あったものが、クリッピング後のデジタル信号になると
全く同じ信号に化けてしまうことになる。

このように、滑らかな波形整形処理ができないデジタル
クリッパ回路をデジタル映像信号のクリッピングに利用
した場合は、画面上の斜め線に段差が生じ、良好な画像
を得ることができないという弊害を生じることになる。

そこで本発明は、滑らかな波形整形処理を行うことがで
きるデジタルクリッパ回路を提供することを目的とする
。

〔問題点を解決するための手段〕

本発明は、所定のサンプリング周期で連続して送られて
くる入力デジタル信号を、所定の設定値に基づいてクリ
ップし、デジタルクリップ信号として出力するデジタル
クリッパ回路において、サンプリング周期に対して位相
の遅れた遅延周期を定義し、入力デジタル信号の遅延周
期ごとのデジタル値を推定し、この推定したデジタル値
を遅延デジタル信号として出力する内挿演算回路と、入
力デジタル信号を設定値と比較し、この設定値に対して
一方の側にある場合はそのままのデジタル値を、他方の
側にある場合はこの設定値を、それぞれ出力する第１の
レベルクリッパ回路と、遅延デジタル信号を設定値と比
較し、この設定値に対して一方の側にある場合はそのま
まのデジタル値を、他方の側にある場合はこの設定値を
、それぞれ出力する第２のレベルクリッパ回路と、第１
のレベルクリッパ回路の出力と、第２のレベルクリッパ
回路の出力とを、それぞれに重みをつけて加算すること
によって合成し、この合成信号をサンプリング周期ごと
のデジタル値からなるデジタルクリップ信号として出力
する合成回路とを設け、滑らかな波形整形処理を行うこ
とができるようにしたものである。

〔実施例〕

以下、本発明を図示する実施例に基づいて説明する。

第１図は本発明に係わるデジタルクリッパ回路の基本構
成を示すブロック図である。この回路は、所定のサンプ
リング周期で連続して送られてくるデジタル信号を入力
するための入力端子Ｉと、この入力デジタル信号のサン
プリング周期に対して位相の遅れた遅延周期を定義し、
入力デジタル信号の前記した遅延周期ごとのデジタル値
を推定し、この推定したデジタル値を遅延デジタル信号
として出力する内挿演算回路１０と、設定端子Ｓから与
えられた所定の設定値に基づいて、入力デジタル信号を
クリッピングする第１のレベルクリッパ２１と、遅延デ
ジタル信号をクリッピングする第２のレベルクリッパ２
２と、両レベルクリッパ２１．２２の出力信号を合成す
る合成回路３０と、この合成回路３０の出力信号をデジ
タルクリップ信号として出力する出力端子０とを備えて
いる。

いま、第２図（ｂ）に示すようなサンプリング周期で、
同図（ａ）に示すような入力デジタル信号が入力端子Ｉ
に与えられ、設定端子Ｓには基準値■。が与えられた場
合の本回路の動作を説明する。レベルクリッパ２１には
、入力デジタル信号がそのまま与えられるから、このレ
ベルクリッパ２１の出力信号は、第２図（ａ）において
単純に各デジタル値を基準値ＶＣでクリッピングしたも
のとなる。従って、この出力信号においては前述のよう
に信号Ｃ，ＤＳＥはほぼ同じデジタル値をとる。

一方、内挿演算回路１０はサンプリング周期に対して位
相の遅れた遅延周期を定義する。この実施例では、位相
の半周期公達れた遅延周期を定義するものとする。すな
わち、第２図（ｂ）に示すように、サンプリング周期ご
とのサンプル動作が時点ｔ１、ｔ２、ｔ３において行わ
れるのに対し、遅延周期ごとのサンプル動作は時点ｔ１
２、ｔ２３において行われることになる。最も、この遅
延周期ごとのサンプル動作は実際に行われるわけではな
く（入力端子Ｉに与えられる信号は既にデジタル信号ξ
あるから、サンプル動作を実際に行うことはできない）
、第２図（ａ）のＸ印を付したデジタル値についての推
定が行われるのである。

この推定には、種々の補間法を利用することができる。

例えば、時点ｔ１２のときの推定値は、時点ｔ１のとき
のデジタル値と時点ｔ２のときのデジタル値との平均を
とるような補間法が最も簡便である。このようにして推
定したデジタル値からなる遅延デジタル信号が、レベル
クリッパ２２の出力となる。従って、レベルクリッパ２
２の出力信号は、レベルクリッパ２１の出力信号とは若
干具なった情報を有することになる。例えば、時点ｔ２
３における出力信号では、信号Ｃ５ＤＳＥはそれぞれ異
なったデジタル値をとるのである。

結局、レベルクリッパ２１と２２の出力は、互いに情報
量を補う性質のものとなる。

最後に、合成回路３０において、レベルクリッパ２１と
レベルクリッパ２２との出力信号が合成される。前述の
ように、両出力信号は半周期ずれているため、そのまま
単純に合成したのでは、サンプリング周波数が２倍のデ
ジタル信号となってしまう。そこで、この合成回路３０
にいわばローパスフィルタの働きをさせるようにして合
成を行い、出力端子０に現われるデジタルクリップ信号
がサンプリング周波数の信号となるようにする。

この合成は、一方の信号を半周期だけ遅延させ、それぞ
れに重みをつけて加算することによって行われる。こう
して出力端子○に得られるデジタルクリップ信号は、情
報量の補われたものであるため、滑らかな波形整形処理
が行われたものとなる。

第３図は、第１図に示す構成をより具体的に実現した一
実施例のブロック図である。この実施例で内挿演算回路
１０は、レジスタ１１と、乗算器１２ａ、１２ｂと、加
算器１３とによって構成されている。また、合成回路３
０は、レジスタ３１〜３４と、乗算器３５２〜３５ｅと
、加算器３６と、レジスタ３７とによって構成されてい
る。各レジスタはクロック端子Ｃに与えられるクロック
（入力デジタル信号と同周波数）で動作し、クロックの
一周期分の遅延回路として機能する。

この回路の動作は次のとおりである。まず入力端子Ｉか
らの入力デジタル信号は乗算器１２ａに与えられるとと
もに、レジスタ１１で遅延されて乗算器１２ｂに与えら
れる。乗算器１２ａの係数に１と乗算器１２ｂの係数に
２をともに１／２とすれば、加算器１３によって、１サ
ンプリング周期隔てた２つのデジタル値の平均値が求め
られる。

この平均値が遅延周期ごとの推定値となり、遅延デジタ
ル信号の各デジタル値となる。

続いて、レベルクリッパ２１にはレジスタ１１から入力
デジタル信号が与えられ、レベルクリッパ２２には加算
器１３から遅延デジタル信号が与えられる。ここで、設
定端子Ｓに与えられた基準値に基づいたクリッピング処
理が行われる。レベルクリッパ２１の出力はレジスタ３
１およびレジスタ３２にカスケードに与えられる。また
、レベルクリッパ２２の出力はレジスタ３３およびレジ
スタ３４にカスケードに与えられる。このようにしてレ
ジスタを通すことによって、それぞれの遅延信号が得ら
れる。

レベルクリッパ２１および２２、ならびに各レジスタの
出力信号は、それぞれ乗算器３５ａ〜３５ｅに与えられ
、それぞれ係数Ｋｌｌ〜に１５が乗じられた後、加算器
３６で加算される。この例では、Ｋ１１とに１５が１／
１６、Ｋ１２とに１４が４／１６、Ｋ１３が６／１６の
値をとり、各遅延信号に重みづけをして加算している。

各レジスタはすべてクロック端子Ｃに与えられたクロッ
クに同期して動作するため、最終的に出力端子○に現わ
れるデジタルクリップ信号は、もともと入力端子Ｉに与
えられた入力デジタル信号と同じ周波数の信号となる。

なお、上述の実施例で、各乗算器が特定の係数を有する
ものとして説明したが、これらの係数は上記数値に限定
されるわけではなく、要するに加算器に入力する前の重
みづけとして適当な値に設定すればよい。また、上述の
実施例では、第１のレベルクリッパ回路と第２のレベル
クリッパ回路として、それぞれ別々のレベルクリッパ２
１と２２とを設けているが、単一のレベルクリッパを時
分割し、ある時間は第１のレベルクリッパ回路として、
別なある時間は第２のレベルクリッパ回路として、それ
ぞれ機能させるようにしてもよい。

さらに、上述の実施例では内挿演算回路１０は１つだけ
であるが、位相を少しずつ遅延させたそれぞれ別々の遅
延周期を定義する複数の内挿演算回路を設け、複数の遅
延デジタル信号を生成し、これらを合成するようにすれ
ば一層滑らかな波形整形処理を行うことができる。

〔発明の効果〕

以上のとおり本発明によれば、デジタルクリッパ回路に
おいて、入力デジタル信号のサンプリング周期に対して
位相の遅延した遅延周期ごとのデジタル値を推定し、こ
の推定デジタル値を入力デジタル値に合成するようにし
たため、滑らかな波形整形処理を行うことができるよう
になる。

【図面の簡単な説明】

第１図は本発明に係わるデジタルクリッパ回路の基本構
成を示すブロック図、第２図はデジタルクリッパ回路の
動作とアナログクリッパ回路の動作との比較を示すグラ
フ、第３図は第１図に示す構成をより具体的に実現した
一実施例のブロック図である。１０・・・・・・内挿演算回路、１１・・・・・・レジスタ、１２・・・・・・乗算器、
１３・・・・・・加算器、２Ｌ２２・・・・・・レベルクリッパ、３０・・・・・
・合成回路、３１．３２．３３．３４・・・・・・レジスタ、３５・
・・・・・乗算器、３６・・・・・・加算器、３７・・
・・・・レジスタ、Ｃ・・・・・・クロック端子、 ■・・・・・・入力端子、 ○・・・・・・出力端子、Ｓ・・・・・・設定端子。出　　願　　人日本電気株式会社代　　理　　人

Claims

【特許請求の範囲】

所定のサンプリング周期で連続して送られてくる入力デ
ジタル信号を、所定の設定値に基づいてクリップし、デ
ジタルクリップ信号として出力するデジタルクリッパ回
路であって、前記サンプリング周期に対して位相の遅れ
た遅延周期を定義し、前記入力デジタル信号に基づいて
、前記入力デジタル信号の前記遅延周期ごとのデジタル
値を推定し、この推定したデジタル値を遅延デジタル信
号として出力する内挿演算回路と、前記入力デジタル信
号を前記設定値と比較し、前記設定値に対して一方の側
にある場合はそのままのデジタル値を、他方の側にある
場合は前記設定値を、それぞれ出力する第１のレベルク
リッパ回路と、前記遅延デジタル信号を前記設定値と比
較し、前記設定値に対して一方の側にある場合はそのま
まのデジタル値を、他方の側にある場合は前記設定値を
、それぞれ出力する第２のレベルクリッパ回路と、前記
第１のレベルクリッパ回路の出力と、前記第２のレベル
クリッパ回路の出力とを、それぞれに重みをつけて加算
することるよって合成し、この合成信号を前記サンプリ
ング周期ごとのデジタル値からなるデジタルクリップ信
号として出力する合成回路とを備えることを特徴とする
デジタルクリッパ回路。