JPH01128676A - クランプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョン信号をＡ／Ｄ変換する際のクラン
プ回路に関するものである。

〔従来の技術〕

従来のクランプ回路の一例を第３図に示し説明する。

図において、２１はアナログテレビジョン信号が印加さ
れる入力端子、２２はアナログテレビジョン信号の出力
が得られる出力端子、２３は入力端子２１と出力端子２
２との間に接続されたコンデンサ、２４はこのコンデン
サ２３と出力端子２２の接続点と接地間に接続されたス
イッチである。

そして、従来のクランプ回路は、この第３図に示すよう
に、入力端子２１に印加したアナログテレビジョン信号
をコンデンサ２３を介して水平同期信号先端部をアース
電位にスイッチすることＫより行麦われる。

〔発明が解決しようとする問題点〕

上述した従来のクランプ回路は、スイッチング時にスイ
ッチしたところに回路パターンによるインダクタンスの
影響でリンギングが発生し、同期信号部に傷が発生する
という問題点があった。また、クランプ回路の一つの目
的である信号の低域遮断により発生するサグの補正には
、上記スイッチを構成する回路に含まれる抵抗に完全に
アース電位にまでスイッチできず、サグが残ってしまう
という問題点があった。さらに、回路もアナログ回路で
あるためにＬＳＩ化を行う場合には、専用ＬＳＩ　を作
らざるを得なく、その開発コストも莫大なものを必要と
する。

〔問題点を解決するための手段〕

本発明のクランプ回路は、テレビジョン信号をＡ／Ｄ変
換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路の出力か
ら基準レベルを減算する第１の減算回路と、この第１の
減算回路の出力を一水平走査時間単位に上記テレビジョ
ン信号の同期先端位置でとり込み記憶するレジスタと、
このレジスタの出力が接続される第２の減算回路と、と
の第２′　の減算回路の出力を０と比較す゛る比較回路
と、この比較回路の判定が０より大のとき上記Ａ／Ｄ変
換回路出力の正の最小ステップ値、０のと１０゜０より
小のとき負の最小ステップ値をそれぞれ発生するレベル
発生回路と、このレベル発生回路の出力が入力され一水
平走査期間の１／Ｎ　（Ｎ　：整数）の周期で積分し上
記第２の減算回路に積分出力が接続される積分回路と、
上記Ａ／Ｄ変換回路の出力を一水平走査期間遅延させる
遅延回路と、この遅延回路の出力から上記積分回路の出
力を減算する第３の減算回路により構成されるものであ
る。

〔作用〕

本発明においては、テレビジョン信号のサグをＡ／Ｄ変
換されたディジタル信号に補正を行い、また、−水平走
査期間内で徐々に補正を行う。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるクランプ回路の一実施例を示すブ
ロック図である。

図において、１はアナログテレビジョン信号が印加され
る入力端子、２はアナログテレビジョン信号の出力が得
られる出力端子である。

３はテレビジョン信号をＡ／Ｄ変換するＡ／Ｄ変換回路
、４は基準レベル、５はＡ／Ｄ変換回路３の出力から基
準レベル４を減算する減算回路、６はこの減算回路５の
出力を一水平走査時間単位に上記テレビジョン信号の同
期先端位置でと９込み記憶するレジスタ、Ｔはこのレジ
スタ６の出力が接続される減算回路、８はとの減算回路
７の出力をＯと比較する比較回路、９はこの比較回路８
の判定が０より大のときＡ／Ｄ変換回路３の出力の正の
最小ステップ値、０のとき０，０より小のとき負の最小
ステップ値をそれぞれ発生するレベル発生回路、１０は
このレベル発生回路９の出力が入力され一水平走査期間
の１／Ｎ　（Ｎ　：整数）の周期で積分し減算回路７に
積分出力が接続される積分回路で、この積分回路１０は
加算回路１０−１とこの加算回路１０−１の出力を入力
とするレジスタ１０−２により構成されている。１１は
Ａ／Ｄ変換回路３の出力を一水平走査期間遅延させる遅
延回路、１２はこの遅延回路１１の出力から積分回路１
０の出力を減算する減算回路である。

つぎＫこの第１図に示す実施例の動作を説明する。

まず、入力端子１にはテレビジョン信号が入力され、こ
のテレビジョン信号はＡ／Ｄ変換回路３に入力される。

そして、とのＡ／Ｄ変換回路３でＡ／Ｄ変換されたテレ
ビジョン信号は減算回路５に入力され基準レベル４との
差分値がとられる。

この差分値はテレビジョンの水平同期信号の先端部の時
間位負でレジスタ６に取シ込まれる。レジスタ６に取り
込まれたテレビジョン信号の同期信号の先端部と基準レ
ベル４との差分は減算回路７に入力される。

つぎに、減算回路Ｔの出力は比較回路８に入力し、減算
回路７の出力がＯか、０より大か、０より小かを判定す
る。この判定結果によりレベル発主回路９の出力レベル
を０のときＯｌｏより大のとき１，０より小のとき−１
を出力するよう制御する。このレベルはＡ／Ｄ変換回路
３の最小ステップでＡ／Ｄ変換回路３が８ビツトで構成
される場合、Ａ／Ｄ変換回路３のダイナミックレンジの
１／２５６１Ｃ相当する。そして、このレベル発生口′
路９の出力は加算回路１０−１とレジスタ１ｏ−２によ
り構成される積分回路１０に入力され、Ｎ倍のテレビジ
ョンの水平同期周波数のクロックの周期で積分される。

この積分された出力は、減算回路Ｔの入力となるととも
に減算回路１２に入力し、Ａ／Ｄ変換回路３の出力を遅
延回路１１で一水平走査期間遅延した信号が減算され、
出力端子２に供給される。

第２図は第１図の各部の動作波形を示す動作説明図で、
（ａ）、（ｂ）・・・（ｈ）は第１図の各部（、）　、
　（ｂ）・−（社）の動作波形を示したものである。′ つぎにこの第２図を参照して本発明の動作を更に詳細に
説明する。

まず、第１図の入力端子１には第２図の（ａ）に示す一
水平走査線当りΔのサグのあるテレビシコン信号が入力
される。そして、この信号がＡ／Ｄ変換回軽３でＡ／Ｄ
変換され、減算回路５によりクランプレベルとの差分が
とられる。つぎに、第２図（ｂ）の波形のクロックによ
り水平同期信号先端部の差分がレジスタ６に取シ込まれ
る。このレジスタ６に取り込まれた信号は、テレビジョ
ン信号に発生したサグ成分に相当し、第２図の（ｃ）の
波形である。そして、このサグ成分を直接Ａ／Ｄ変換さ
れたテレビジョン信号から減算することによりサグは補
正可能ではあるが、サグ成分が大きいときには、補正し
たことによりテレビジョン信号に急激な変化を与えてし
まう。

本発明ではこのようなことを避けるために、サグ成分を
一水平走査期間内に分割し、徐々にテレビジョン信号に
補正をかけ、急激な変化を与えないようにする。すなわ
ち、サグ成分を徐々に出力する積分回路１０の出力（ｆ
）を、テレビジョン信号をＡ／Ｄ変換回路３でＡ／Ｄ変
換後遅延回路１１で一水平走査時間遅延したテレビジョ
ン信号から減算回路１２で減算することによりサグの補
償を徐々に行ない、急激な変化を与えない。

この積分回路１０の出力は以下に示す方法で出力する。

サグ成分であるレジスタ６の出力は、この積分回路１０
との差分が減算回路７によりとられ、比較回路８に入力
する。この比較回路８の入力波形は第２図（２））であ
る。この第２図（ｇ）はサグの補正残シの波形であシ、
比較回路８に入力される。比較回路８ではさらに補正を
必要とするかをこの入力により判定し、補正残があれば
さらに補正するためのレベルを発生するようレベル発生
回路９を制御する。この波形を第２図（ｅ）に示す。そ
して、この積分回路１０から出力する補正値は工ないし
−１であ、９、Ａ／Ｄ変換符号での最小ステップである
。

この補正値を積分回路１０に加え、前の積分回路値に加
算し、新たなサグ補正値を出力する。

このように徐々に補正値を出力し、適正な補正値を積分
回路１０が出力すると減算回路７の出力はＯになり、以
降積分回路１０にはレベルが加算されず、サグの補正が
完了する。この第１図に示す実施例の動作波形を示す第
２図ではΔが２であるために、第２図の（ｅ）に示すよ
うに積分回路１０への補正回数は２回で完了する。

このサグを補正する速さは、積分回路１０のレジスタ１
０−２に供給されるクロックにより決まシ、この実施例
では第２図の（ｄ）の波形に相当する。

つぎに、本発明では、Ａ／Ｄ変換出力を遅延回路１１で
一水平走査期間遅延させたものに対して、サグの補正を
行なっている。これは、同期信号の先端の直流レベルと
一水平走査時間前の同期先端の直流レベルとの差を検出
し、サグ量の値としているためにＡ／Ｄ変換回路３の出
力に直接検出したサグ量を減算すると、検出したサグ量
は、前水平走査期間のサグ量であるためにサグの発生が
第２図の（ａ＋の区間ｔのように前水平走査期間と比べ
て反対方向のサグが発生するテレビジョン信号において
は、サグを補正するというより逆に発生させてしまう。

このため、本発明では、Ａ／Ｄ変換出力を遅延回路１１
で一水平走査期間遅延させ、サグを検出した水平走査期
間の信号に対してサグの補正を行うためにサグの圧縮効
率が高くなる。第２図に１（ａ）のテレビジョン信号を
一水平走査期間遅延させた信号如と、積分回路１０の出
力であるサグの補正信号（ｆ）を示す。この遅延させた
信号色）からサグの補正信号（ｆ）を減算回路１２で減
算するととＫよリサグのないテレビジョン信号を得るこ
とができる。

〔発明の効果〕

以上説明したように、本発明は、テレビジョン信号のサ
グをＡ／Ｄ変換されたディジタル信号に補正を行うため
にサグの補正残は発生しない。さらに、−水平走査期間
内で徐々に補正を行うためにテレビジョン信号に急峻な
補正にともなう変化を与えない６また、アナログ処理と
意なり、リンギングなどの発生をぶ理的に発生Ｉ７ない
という種々の効果がある。

また、さらに、本発明の回路はすべてディジタル回路に
より構成されるため、ゲートアレイ表どを用いることに
より容易にＬＳＩ化が可能であるという点において極め
て有効である。

【図面の簡単な説明】

第１図は本発明によるクランプ回路の一実施例を示すブ
ロック図、第２図は第１図の各部の動作波形を示す動作
説明図、第３図は従来のクランプ回路の一例を示す回路
図である。 ３・・−・Ａ／Ｄ変換回路、４−拳・自基準レベル、５
・・ｅ、・減算回路１．６・・・・レジスタ、１・・−
・減算回路、８・・・・比較回路、９・・・・レベル発
生回路、１０−・・−積分回路、１１・・・・遅延回路
、１２・・・・減算回路、特許出願人　　日本電気株式
会社

Claims (1)

【特許請求の範囲】
1. テレビジョン信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
   このＡ／Ｄ変換回路の出力から基準レベルを減算する第
   １の減算回路と、この第１の減算回路の出力を一水平走
   査時間単位に前記テレビジョン信号の同期先端位置でと
   り込み記憶するレジスタと、このレジスタの出力が接続
   される第２の減算回路と、この第２の減算回路の出力を
   ０と比較する比較回路と、この比較回路の判定が０より
   大のとき前記Ａ／Ｄ変換回路出力の正の最小ステップ値
   、０のとき０、０より小のとき負の最小ステップ値をそ
   れぞれ発生するレベル発生回路と、このレベル発生回路
   の出力が入力され一水平走査期間の１／Ｎ（Ｎ：整数）
   の周期で積分し前記第２の減算回路に積分出力が接続さ
   れる積分回路と、前記Ａ／Ｄ変換回路の出力を一水平走
   査期間遅延させる遅延回路と、この遅延回路の出力から
   前記積分回路の出力を減算する第３の減算回路により構
   成されることを特徴とするクランプ回路。