JP4415430B2 - 水平出力発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、カラーテレビジョン受信機における水平出力発生回路に関するものである。
【０００２】
【従来の技術】
デジタルテレビジョン信号処理において、アナログ映像信号のＡＤ変換をこの映像信号の同期成分の信号と同期していないクロックによりサンプリングし、サンプリングされた映像信号から同期信号を再生する場合、サンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報を検出し、この位相差情報とクロックに同期した水平パルスから同期信号を発生する水平出力発生回路を使用している。
【０００３】
従来の水平出力発生回路の１例を記す。図１、図２を用いて従来の水平出力回路を説明する。
【０００４】
図１において、１０は水平パルスを入力とし、この水平パルスの前端エッジを検出しエッジ信号とするエッジ検出回路である。１１はエッジ信号を入力とし、エッジ信号とトリガーとしてゼロに初期化し、通常時は１づつカウントアップし、カウンタがオーバーフローした場合オーバーフロー信号を出力する有限長ビットのダウンカウンタである。
【０００５】
１２は、アップカウンタ１１の出力のうちＭＳＢを除いた下位ビットを入力とし、その上位２ビットの何れかも０である場合この上位２ビットを捨てた下位ビットを出力とし、その上位２ビットの何れかが１である場合この上位２ビットを捨てた下位ビットをすべて１として出力するリミッタ回路である。１３はリミッター１２の出力と位相差情報とを入力とし、この入力値に対応した値を出力するテーブル回路である。このテーブル回路１３はＲＯＭや組合せ回路を用いる。１４は入力の水平パルスの前端エッジのエッジ信号とオーバーフロー信号とを入力とし、前端エッジの信号をトリガーにリセットされ、オーバーフロー信号でセットされるセットリセット回路である。
【０００６】
１５はアップカウンタ１１のＭＳＢ出力とテーブル回路１３の出力とを入力とし、アップカウンタ１１のＭＳＢ出力が０でテーブル回路１３の出力を正転でアップカウンタ１１のＭＳＢ出力が１でテーブル回路１３の出力を反転して出力する極性反転回路である。１６はセットリセット回路の出力と極性反転回路１５の出力とを入力とし、極性反転回路１５の出力が０でセットリセット回路の出力を極性反転回路１５の出力が１で全てのビット１として出力するＯＲ回路である。入力される水平パルスは２値の信号である。
【０００７】
図２にこの水平出力発生回路のタイミング図を示す。
この水平出力発生回路は、テーブル回路を用いて水平出力の位相補正を行っている。即ちサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいて位相補正した場合の変換波形に関する情報をテーブル回路に持たせているため、そのテーブル回路に大きな回路規模が必要であった。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路の実現である。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の水平出力発生回路は、水平パルスを入力とし、この水平パルスの前端エッジを検出しエッジ信号とするエッジ検出回路と、エッジ信号を入力とし、エッジ信号とトリガーとしてゼロに初期化し、通常時は１づつカウントアップし、カウンタがオーバーフローした場合オーバーフロー信号を出力する有限長ビットの第１のアップカウンタと、エッジ信号とオーバーフロー信号を入力とし、論理和を演算するＯＲ回路と、位相差情報とＯＲ回路の出力を入力とし、ＯＲ回路の出力が活性化された場合初期値として位相差情報をロードし、ＯＲ回路の出力が活性化されていない通常状態で場合所定の数のカウントアップを行い、このカウンタがオーバーフローするときカウンタの上限値でリミッタが作用する第２のアップカウンタと、エッジ信号とオーバーフロー信号とを入力とし、前端エッジの信号をトリガーにリセットされ、オーバーフロー信号でセットされるセットリセット回路と、セットリセット回路の出力と第２のアップカウンタの出力とを入力とし、セットリセット回路の出力が０、即ちリセットで第２のアップカウンタの出力を正転で出力がセットリセット回路の出力が１、即ちセットで第２のアップカウンタの出力を反転して出力する極性反転回路を備える。
即ち位相差情報に基づいた位相補正および波形発生は、第２のアップカウンタで行う方式である。
【００１０】
本発明により、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路を提供できる。
【００１１】
【発明の実施の形態】
（実施の形態１）
以下、本発明の第１の実施形態について、図３、図４、図５、図６、図７を用いて説明する。
【００１２】
本発明の第１の実施形態における水平出力発生回路は、エッジ検出回路３０、第１のアップカウンタ３１、ＯＲ回路３３と、第２のアップカウンタ３２と、セットリセット回路３４と、極性反転回路３５と、ＯＲ回路３６で構成される。
【００１３】
図３において、水平パルスはエッジ検出回路３０に入力される。位相差情報は第２のアップカウンタ３２に入力される。
【００１４】
エッジ検出回路３０は水平パルスを入力とし、この水平パルスの前端エッジを検出しエッジ信号とする。第１のアップカウンタ３１はエッジ信号を入力とし、エッジ信号をトリガーとしてゼロに初期化し、通常時は１づつカウントアップし、カウンタがオーバーフローした場合オーバーフロー信号を出力する。ＯＲ回路３３はエッジ信号とオーバーフロー信号を入力とし、論理和を演算する。
【００１５】
第２のアップカウンタ３２は、位相差情報とＯＲ回路３３の出力を入力とし、ＯＲ回路３３の出力が活性化された場合は初期値として位相差情報をロードし、ＯＲ回路３３の出力が活性化されていない通常状態の場合は所定の数のカウントアップを行い、このカウンタがオーバーフローするときカウンタの上限値でリミッタが作用する。
【００１６】
セットリセット回路３４はエッジ信号とオーバーフロー信号とを入力とし、前端エッジの信号をトリガーにリセットされ、オーバーフロー信号でセットされる。極性反転回路３５は第１のアップカウンタ３１の出力と第２のアップカウンタ３２の出力とを入力とし、第１のアップカウンタ３１の出力が０で第２のアップカウンタ３２の出力を正転で出力し、第１のアップカウンタ３１の出力が１で第２のアップカウンタ３２の出力を反転して出力する。ＯＲ回路３６はセットリセット回路３４の出力と極性反転回路３５の出力とを入力とし、極性反転回路３５の出力が０の場合はセットリセット回路３４の出力をそのまま出力し、極性反転回路３５の出力が１の場合は全てのビットを１として出力する。入力される水平パルスは２値の信号である。
【００１７】
即ち位相差情報に基づいた位相補正および波形発生は、第２のアップカウンタ３２で行う方式である。
【００１８】
図４を用いて第２のアップカウンタ３２の動作を説明する。ここでは位相差情報が大きい場合、水平出力を進める方向に作用するものとする。
【００１９】
例えば第２のアップカウンタ３２のビット長を８ビットとし、位相差情報を６ビットとした場合、第２のアップカウンタ３２の１サイクルにおける所定のカウントアップ数は１０進数で３２となる。パルス信号の前端エッジによりエッジ信号がＯＲ回路３３を通して到来し、位相差情報に初期化される。位相差情報が０の場合、０に初期化され、３１の場合３１となる。初期化後は１サイクルごとに３２が加算されていき、上限値の２５５に到達するまで続けられる。初期化後の動作は位相差情報が０の場合は０、３２、６４、９６、１２８、１６０、１９２、２２４、２５５、位相差情報が３１の場合は３１、６３、９５、１２７、１５９、１９１、２２３、２５５、２５５となる。第１のアップカウンタ３１のオーバーフロー信号による動作も同様である。
【００２０】
位相差情報が０の場合を位相補正量を０とすると、位相差情報が３１の場合は、３１／３２サイクル相当波形の位相が進んでいる。
【００２１】
本実施形態の水平出力発生回路によれば、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正することができる。
【００２２】
【発明の効果】
以上のように、本発明によれば、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路を提供することが可能となる。
【図面の簡単な説明】
【図１】従来の発明における水平出力発生回路の構成を示すブロック図
【図２】従来の発明における水平出力発生回路のタイミング図
【図３】本発明の実施の形態における水平出力発生回路の構成を示すブロック図
【図４】本発明の実施の形態における水平出力発生回路のタイミング図
【符号の説明】
１０、３０ エッジ検出回路
１１ アップカウンタ
１２ リミッタ回路
１３ テーブル回路
１４、３４ セットリセット回路
１５、３５ 極性反転回路
１６、３３ ＯＲ回路
３１ 第１のアップカウンタ
３２ 第２のアップカウンタ
【発明の属する技術分野】
本発明は、カラーテレビジョン受信機における水平出力発生回路に関するものである。
【０００２】
【従来の技術】
デジタルテレビジョン信号処理において、アナログ映像信号のＡＤ変換をこの映像信号の同期成分の信号と同期していないクロックによりサンプリングし、サンプリングされた映像信号から同期信号を再生する場合、サンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報を検出し、この位相差情報とクロックに同期した水平パルスから同期信号を発生する水平出力発生回路を使用している。
【０００３】
従来の水平出力発生回路の１例を記す。図１、図２を用いて従来の水平出力回路を説明する。
【０００４】
図１において、１０は水平パルスを入力とし、この水平パルスの前端エッジを検出しエッジ信号とするエッジ検出回路である。１１はエッジ信号を入力とし、エッジ信号とトリガーとしてゼロに初期化し、通常時は１づつカウントアップし、カウンタがオーバーフローした場合オーバーフロー信号を出力する有限長ビットのダウンカウンタである。
【０００５】
１２は、アップカウンタ１１の出力のうちＭＳＢを除いた下位ビットを入力とし、その上位２ビットの何れかも０である場合この上位２ビットを捨てた下位ビットを出力とし、その上位２ビットの何れかが１である場合この上位２ビットを捨てた下位ビットをすべて１として出力するリミッタ回路である。１３はリミッター１２の出力と位相差情報とを入力とし、この入力値に対応した値を出力するテーブル回路である。このテーブル回路１３はＲＯＭや組合せ回路を用いる。１４は入力の水平パルスの前端エッジのエッジ信号とオーバーフロー信号とを入力とし、前端エッジの信号をトリガーにリセットされ、オーバーフロー信号でセットされるセットリセット回路である。
【０００６】
１５はアップカウンタ１１のＭＳＢ出力とテーブル回路１３の出力とを入力とし、アップカウンタ１１のＭＳＢ出力が０でテーブル回路１３の出力を正転でアップカウンタ１１のＭＳＢ出力が１でテーブル回路１３の出力を反転して出力する極性反転回路である。１６はセットリセット回路の出力と極性反転回路１５の出力とを入力とし、極性反転回路１５の出力が０でセットリセット回路の出力を極性反転回路１５の出力が１で全てのビット１として出力するＯＲ回路である。入力される水平パルスは２値の信号である。
【０００７】
図２にこの水平出力発生回路のタイミング図を示す。
この水平出力発生回路は、テーブル回路を用いて水平出力の位相補正を行っている。即ちサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいて位相補正した場合の変換波形に関する情報をテーブル回路に持たせているため、そのテーブル回路に大きな回路規模が必要であった。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路の実現である。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の水平出力発生回路は、水平パルスを入力とし、この水平パルスの前端エッジを検出しエッジ信号とするエッジ検出回路と、エッジ信号を入力とし、エッジ信号とトリガーとしてゼロに初期化し、通常時は１づつカウントアップし、カウンタがオーバーフローした場合オーバーフロー信号を出力する有限長ビットの第１のアップカウンタと、エッジ信号とオーバーフロー信号を入力とし、論理和を演算するＯＲ回路と、位相差情報とＯＲ回路の出力を入力とし、ＯＲ回路の出力が活性化された場合初期値として位相差情報をロードし、ＯＲ回路の出力が活性化されていない通常状態で場合所定の数のカウントアップを行い、このカウンタがオーバーフローするときカウンタの上限値でリミッタが作用する第２のアップカウンタと、エッジ信号とオーバーフロー信号とを入力とし、前端エッジの信号をトリガーにリセットされ、オーバーフロー信号でセットされるセットリセット回路と、セットリセット回路の出力と第２のアップカウンタの出力とを入力とし、セットリセット回路の出力が０、即ちリセットで第２のアップカウンタの出力を正転で出力がセットリセット回路の出力が１、即ちセットで第２のアップカウンタの出力を反転して出力する極性反転回路を備える。
即ち位相差情報に基づいた位相補正および波形発生は、第２のアップカウンタで行う方式である。
【００１０】
本発明により、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路を提供できる。
【００１１】
【発明の実施の形態】
（実施の形態１）
以下、本発明の第１の実施形態について、図３、図４、図５、図６、図７を用いて説明する。
【００１２】
本発明の第１の実施形態における水平出力発生回路は、エッジ検出回路３０、第１のアップカウンタ３１、ＯＲ回路３３と、第２のアップカウンタ３２と、セットリセット回路３４と、極性反転回路３５と、ＯＲ回路３６で構成される。
【００１３】
図３において、水平パルスはエッジ検出回路３０に入力される。位相差情報は第２のアップカウンタ３２に入力される。
【００１４】
エッジ検出回路３０は水平パルスを入力とし、この水平パルスの前端エッジを検出しエッジ信号とする。第１のアップカウンタ３１はエッジ信号を入力とし、エッジ信号をトリガーとしてゼロに初期化し、通常時は１づつカウントアップし、カウンタがオーバーフローした場合オーバーフロー信号を出力する。ＯＲ回路３３はエッジ信号とオーバーフロー信号を入力とし、論理和を演算する。
【００１５】
第２のアップカウンタ３２は、位相差情報とＯＲ回路３３の出力を入力とし、ＯＲ回路３３の出力が活性化された場合は初期値として位相差情報をロードし、ＯＲ回路３３の出力が活性化されていない通常状態の場合は所定の数のカウントアップを行い、このカウンタがオーバーフローするときカウンタの上限値でリミッタが作用する。
【００１６】
セットリセット回路３４はエッジ信号とオーバーフロー信号とを入力とし、前端エッジの信号をトリガーにリセットされ、オーバーフロー信号でセットされる。極性反転回路３５は第１のアップカウンタ３１の出力と第２のアップカウンタ３２の出力とを入力とし、第１のアップカウンタ３１の出力が０で第２のアップカウンタ３２の出力を正転で出力し、第１のアップカウンタ３１の出力が１で第２のアップカウンタ３２の出力を反転して出力する。ＯＲ回路３６はセットリセット回路３４の出力と極性反転回路３５の出力とを入力とし、極性反転回路３５の出力が０の場合はセットリセット回路３４の出力をそのまま出力し、極性反転回路３５の出力が１の場合は全てのビットを１として出力する。入力される水平パルスは２値の信号である。
【００１７】
即ち位相差情報に基づいた位相補正および波形発生は、第２のアップカウンタ３２で行う方式である。
【００１８】
図４を用いて第２のアップカウンタ３２の動作を説明する。ここでは位相差情報が大きい場合、水平出力を進める方向に作用するものとする。
【００１９】
例えば第２のアップカウンタ３２のビット長を８ビットとし、位相差情報を６ビットとした場合、第２のアップカウンタ３２の１サイクルにおける所定のカウントアップ数は１０進数で３２となる。パルス信号の前端エッジによりエッジ信号がＯＲ回路３３を通して到来し、位相差情報に初期化される。位相差情報が０の場合、０に初期化され、３１の場合３１となる。初期化後は１サイクルごとに３２が加算されていき、上限値の２５５に到達するまで続けられる。初期化後の動作は位相差情報が０の場合は０、３２、６４、９６、１２８、１６０、１９２、２２４、２５５、位相差情報が３１の場合は３１、６３、９５、１２７、１５９、１９１、２２３、２５５、２５５となる。第１のアップカウンタ３１のオーバーフロー信号による動作も同様である。
【００２０】
位相差情報が０の場合を位相補正量を０とすると、位相差情報が３１の場合は、３１／３２サイクル相当波形の位相が進んでいる。
【００２１】
本実施形態の水平出力発生回路によれば、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正することができる。
【００２２】
【発明の効果】
以上のように、本発明によれば、少ない回路でサンプリングクロックと映像信号に含まれる同期成分の信号との位相差情報に基づいた位相補正する水平出力発生回路を提供することが可能となる。
【図面の簡単な説明】
【図１】従来の発明における水平出力発生回路の構成を示すブロック図
【図２】従来の発明における水平出力発生回路のタイミング図
【図３】本発明の実施の形態における水平出力発生回路の構成を示すブロック図
【図４】本発明の実施の形態における水平出力発生回路のタイミング図
【符号の説明】
１０、３０ エッジ検出回路
１１ アップカウンタ
１２ リミッタ回路
１３ テーブル回路
１４、３４ セットリセット回路
１５、３５ 極性反転回路
１６、３３ ＯＲ回路
３１ 第１のアップカウンタ
３２ 第２のアップカウンタ
Claims (1)
- 水平パルスの前端エッジを検出しエッジ信号とするエッジ検出回路部と、
前記エッジ信号でトリガーされ初期化し、初期化後は１づつカウントアップし、カウンタがオーバーフローした場合はオーバーフロー信号を出力する有限長ビットの第１のアップカウンタ部と、
前記エッジ信号と前記オーバーフロー信号との論理和を演算する第１のＯＲ回路部と、
前記第１のＯＲ回路部の出力が活性化された場合は初期値として位相差情報をロードし、前記第１のＯＲ回路部の出力が活性化されていない通常状態の場合は所定の数のカウントアップを行い、このカウンタがオーバーフローするときカウンタの上限値でリミッタが作用する第２のアップカウンタ部と、
前記エッジ信号をトリガーとしてリセットされ、前記オーバーフロー信号でセットされるセットリセット回路部と、
前記第１のアップカウンタ部の出力が０の場合に前記第２のアップカウンタ部の出力を正転で出力し、前記第１のアップカウンタ部の出力が１の場合に前記第２のアップカウンタ部の出力を反転して出力する極性反転回路部と、
前記セットリセット回路部の出力と前記極性反転回路部の出力との論理和を演算する第２のＯＲ回路部と、
を有する水平出力発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26559599A JP4415430B2 (ja) | 1999-09-20 | 1999-09-20 | 水平出力発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26559599A JP4415430B2 (ja) | 1999-09-20 | 1999-09-20 | 水平出力発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094822A JP2001094822A (ja) | 2001-04-06 |
| JP4415430B2 true JP4415430B2 (ja) | 2010-02-17 |
Family
ID=17419316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26559599A Expired - Fee Related JP4415430B2 (ja) | 1999-09-20 | 1999-09-20 | 水平出力発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4415430B2 (ja) |
-
1999
- 1999-09-20 JP JP26559599A patent/JP4415430B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001094822A (ja) | 2001-04-06 |
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| RD01 | Notification of change of attorney |
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