JPH0722371B2 - 再生装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号を記録媒体にディジタル化して記録し
たものを再生する装置、例えばディジタルVTRの再生側
などのような再生装置に関するものである。

従来の技術 近年、アナログビデオ信号をディジタルに変換して回転
ヘッドでテープに記録し、ディジタル信号のまま再生し
た後アナログ信号に戻すようなディジタルVTRが市場に
出てきた。これらの装置では再生されたディジタルデー
タにドロップアウトなどでエラーが発生したときは近傍
の画素から予測するようにして（一般的に修正と呼ばれ
ている）エラーのデータがそのまま出力されることを防
いでいる場合が多い。ところでこれらの装置での高速再
生は、テープの高速で走行させ、回転ヘッドがトラック
を何本も斜めに横切りながらトレースし再生していく、
ディジタルVTRの場合、トラックを斜めに横切りながら
再生すると、おおかた半分から3/4がエラーにになる。
このデータをそのまま出力してもエラーの目だつ不良な
画像しか得られない。そこでエラーデータがそのまま出
力されないようにするために再生側にフィールドメモリ
を設けてデータを蓄えて出力する。しかし、それでもメ
モリ上の書き込まれなかった旧いデータ（非更新デー
タ）が多いと、動きの速い画像の場合は見にくい画像に
なる。そこで非更新データは近傍の新しく書き込まれた
データから修正する。したがって非更新データが出力さ
れるのは近傍に更新データがなくて修正できなかった場
合だけになり動きの速い画像でも見やすい画像になるよ
うにしているのが普通である。

以下にこれらの詳しい構成と動作について説明する。第
２図は、従来の一般的なディジタル記録および再生装置
のブロック図を示すものである。第２図の上半分が記録
装置、下半分が再生装置である。端子28からはアナログ
映像信号が入力されている。１はアナログの映像信号を
ディジタルに変換するA/D変換器である。５はデータを
ブロック毎に分けて、ブロック同期用のシンクと再生時
に画面のどこのデータかを知るためのアドレス（ID・・
・IDentifire・・・識別子の意味）とを１ブロック毎に
付加するシンク・ID付加回路である。６は１ワード何ビ
ットかのデータ，シンクおよびIDを１ビットのシリアル
信号にするためのパラレル／シリアル変換器である。７
は記録ヘッドである。８は記録媒体である。９は再生ヘ
ッドである。10は再生されたシリアルのデータからシン
クをもとにワード及びブロックの同期をとってシリアル
をパラレル変換するためのワード・ブロック同期回路で
ある。11は再生されたシリアルのデータからブロックを
再生するクロック再生PLLである。13は再生されたデー
タからIDを抜き取るID検出器である。14は再生メモリで
ある。16はエラーしてメモリに書き込まれなかったデー
タを近傍の画素から予測して補う修正回路である。17は
ディジタルの映像データをアナログのデータに変換する
D/A変換器である。30は再生時に出力映像信号のタイミ
ングを決めるための信号（リファレンスビデオ信号）を
入力するための端子である。18はリファレンスビデオ信
号から同期信号を分離して再生装置の回路系に必要なタ
イミング信号（以下、読み出し側タイミング信号と呼
ぶ）を発生する同期分離回路である。19はリファレンス
ビデオ信号を基に再生メモリ以降で使用するクロックを
作るPLLである。29は再生されたアナログの映像信号が
出力される端子である。

以上のように構成された記録及び再生装置について、以
下その動作について説明する。

まず、A/D変換器１に端子28からのアナログ映像信号が
入力されてディジタル化された映像信号はシンク・ID付
加回路５に入力される。シンク・ID付加回路５では再生
時のワード同期とブロック同期をとるために何ワードか
毎にデータを分けてブロック化し、そのブロック毎にシ
ンクと呼ぶある決まったビットパターンをもつワードと
ブロックごとのアドレス（以下IDと呼ぶ）を付加する。
そしてシンクとIDが付加されたデータ（第３図参照）
は、パラレル／シリアル変換器６に入力されてシリアル
のビット列になり記録ヘッド７によって記録媒体８に記
録される。

記録媒体８に記録されたデータを再生ヘッド９でトレー
スし、出てきたシリアルのデータはワード・ブロック同
期回路10とクロック再生PLL11に入る。クロック再生PLL
11は再生ヘッド９で再生されたシリアルのデータのビッ
トに同期したクロックとワードに同期したクロック（以
下、再生クロックと呼ぶ）を作るPLLである。この再生
クロックはワード・ブロック同期回路10から後の再生メ
モリ14までの各回路に送られて各々で使用される。

ワード・ブロック同期回路10は再生されたシリアルデー
タからシンクのパターンを検出し、そのタイミングでシ
リアルからパラレルに変換する。それと共にブロック内
のタイミング信号21を作成して出力する。パラレルに変
換されて何ビットかのワードデータになったデータ22
と、タイミング信号21はID検出器13と再生メモリ14に送
られる。このワード・ブロック同期回路10でシンクが検
出できなかった場合は、タイミング信号21は出力されな
いようになっている。したがってシンクが検出されなか
ったブロックの間、このタイミング信号を使用している
回路は動作しないので最終的にはそのブロックのデータ
は再生メモリ14に書き込まれないようになる。

同期分離回路18は端子30に入力されるリファレンスビデ
オ信号の同期を分離して、再生メモリ14以降の回路に必
要な読み出し側タイミング信号33を端子29の再生出力ビ
デオ信号の位相が端子30のリファレンスビデオ信号の位
相に合うように出力する。

PLL19はリファレンスビデオ信号の同期信号からD/A変換
器17用と再生メモリ14以降の回路用のクロック（以下サ
ンプルクロックと呼ぶ）とを作るPLLである。

再生メモリ14はデータ22のワード毎にアドレスをインク
リメントしてデータ22を書き込むと同時に、フラグメモ
リのデータが書き込まれたアドレスと同じアドレスにロ
ウレベルを書き込む。また再生メモリ14からは、サンプ
ルクロック毎にアドレスをインクリメントしてデータと
フラグを読み出すと同時に読み出したアドレスのフラグ
をハイレベルにする。この様にすることによって読み出
したフラグがロウレベルなら、そのデータは新しく更新
されていることになりハイレベルならそのデータは更新
されていないことが分かる。読み出されたデータ24とフ
ラグ25は修正回路16に入力される。

修正回路16はデータ24とフラグ25を入力して再生メモリ
14から読み出された非更新データの修正をしてD/A変換
器17に向けて出力する。つまりフラグがハイレベルであ
れば（データ24が非更新データの場合）近傍の画素の値
からそのデータの値を予測して出力し、フラグがロウレ
ベルであればデータ24の値をそのまま出力する。

D/A変換器17は修正回路16から送られてきたディジタル
の映像データをアナログの映像信号に変換する。そして
端子29に出力する。

以上のような記録及び再生装置で本発明に特に関係のあ
る再生メモリ14について第４図と第５図を用いて詳しく
説明する。

第４図は、再生装置の従来の再生メモリ14の詳細なブロ
ック図である。第４図で21は第２図のワード・ブロック
同期回路10から出力されているブロック内の各種タイミ
ング信号である（以下、ブロックタイミング信号と呼
ぶ）。22は、ワード・ブロック同期回路10から出力され
たデータである。24は再生メモリ14から出力されるデー
タである。25は再生メモリ14から出力されるフラグであ
る。31はクロック再生PLL11で再生された再生クロック
である。32はID検出器13で抜き取られたIDである。33は
同期分離回路18から出力されている読み出し側タイミン
グ信号である。34は、PLL19から出力されているサンプ
ルクロックである。50と51はそれぞれ１フィールドの容
量を持ったデータメモリである。52と53は、それぞれ１
フィールドの容量を持ったフラグメモリである。54は、
データメモリ50と51の出力を切り換えて出力するマルチ
プレクサ（以下、MPXと呼ぶ）である。55は、フラグメ
モリ52と53の出力を切り換えて出力するMPXである。64
はID32とブロックタイミング信号21と再生クロック31か
らメモリの書き込みアドレス71を発生する書き込みアド
レス発生器である。65は読み出し側タイミング信号33と
サンプルクロック34から読み出しアドレス72を発生する
読み出しアドレス発生器である。66は、この何本かの出
力をメモリの制御線に接続したときに、（何本かは、使
うメモリICによって変わる）メモリが書き込みモードに
なるようなタイミングの信号（以下、書き込み制御信号
と呼ぶ）を、ブロックタイミング信号21と再生クロック
31を基に作成し出力する書き込み制御回路である。67
は、この何本かの出力をメモリの制御線に接続したとき
に、メモリが読み出しモードになるようなタイミングの
信号（以下、読み出し制御信号と呼ぶ）を、読み出し側
タイミング信号33とサンプルクロック34を基に作成し出
力する読み出し制御回路である。68は、この何本かの出
力をメモリの制御線に接続したときに、メモリがサンプ
ルクロック34の前半で読み出しモードになり、後半で書
き込みモードになるようなタイミングの信号（以下、読
み出し＆初期化制御信号と呼ぶ）を、読み出し側タイミ
ング信号33とサンプルクロック34を基に作成し出力す
る。69は各MPXをどちらかに切り換えて、メモリ50と51
のペアまたはメモリ52と53のペアで、そのペア内の２つ
のメモリでどちらを書き込みにして、どちらを読み出し
にするかを決める信号76（以下、メモリ切り換え制御信
号と呼ぶ）を読み出し側タイミング信号33とサンプルク
ロック34を基に作成し出力するメモリ切り換え制御回路
である。56はメモリ50に書き込み制御信号73と読み出し
制御信号74とを切り換えて出力するMPXである。57はメ
モリ51に書き込み制御信号73と読み出し制御信号74とを
切り換えて出力するMPXである。58はメモリ52に書き込
み制御信号73と読み出し＆初期化制御信号75とを切り換
えて出力するMPXである。59はメモリ53に書き込み制御
信号73と読み出し＆初期化制御信号75とを切り換えて出
力するMPXである。60は、メモリ50とメモリ52に書き込
みアドレス71と読み出しアドレス72とを切り換えて出力
するMPXである。61は、メモリ51とメモリ53に書き込み
アドレス71と読み出しアドレス72とを切り換えて出力す
るMPXである。63はメモリ切り換え信号76を反転するイ
ンバーターである。

第５図は、メモリ切り換え制御回路69の詳細なブロック
図である。第10図で180は、読み出し側タイミング信号3
3とサンプルクロック34から１フィールドに１回のパル
スを出力するフィールドパルス発生器である。181はフ
ィールドパルス発生器の出力をクロックにして1/N分周
をする1/N分周回路である。従来の再生装置ではＮを２
に選んでいる。したがって、このメモリ切り換え制御回
路の出力76は、１フィールドごとにレベルが反転する信
号になる。

以上のように構成された再生装置の再生メモリ14につい
て、以下その動作についで説明する。

まずメモリ切り換え信号76がハイレベルのときに各MPX
がどの信号を選択して、その結果、メモリがどの様に動
作するか順番に説明する。まず、MPX54は、メモリ51の
出力を選択する。したがって、再生メモリ14の出力デー
タ24は、メモリ51の出力となる。MPX55は、メモリ53の
出力を選択する。したがって、再生メモリ14の出力フラ
グ25は、メモリ53の出力となる。MPX56は、書き込み制
御信号73の方を選択する。MPX57は、読み出し制御信号7
4の方を選択する。MPX58は、書き込み制御信号73の方を
選択する。MPX59は、読み出し＆初期化制御信号75の方
を選択する。MPX60は書き込みアドレス71の方を選択す
る。MPX61は、読み出しアドレス72の方を選択する。

上記のように各MPXが選択されると、メモリ50には書き
込みアドレス71と書き込み制御信号73が入力されるの
で、データ22の値が書き込みアドレス71で示される場所
に書き込まれる。メモリ51には読み出しアドレス72と読
み出し制御信号74が入力されるので、読み出しアドレス
72で示される場所の値がメモリ51から出力されてMPX54
を通りデータ24となる。メモリ52には書き込みアドレス
71と書き込み制御信号73が入力されるので、メモリ切り
換え信号76の値をインバータ63で反転した値（ロウレベ
ル）が書き込みアドレス71で示される場所に書き込まれ
る。メモリ53には読み出しアドレス72と読み出し＆初期
化制御信号75が入力されるので、サンプルクロック34の
前半で、読み出しアドレス72で示される場所の値がメモ
リ53から出力されてMPX55を通りフラグ25となり、サン
プルクロック34の後半でメモリ切り換え信号76の値（ハ
イレベル）が、読み出しアドレス72で示される場所に書
き込まれる。つまり、サンプルクロック34の前半で読み
出しを行い、後半で読み出したアドレスの場所をハイレ
ベルに初期化する。

まとめると、メモリ切り換え制御信号76がハイレベルの
ときには、メモリ50と52がそれぞれデータ22とフラグ
（ロウレベル）を書き込み、メモリ51と53からそれぞれ
データとフラグを読み出す。ただしフラグ用のメモリか
ら読み出すときは初期化を行っている。

今度は逆に、メモリ切り換え制御信号76がロウレベルの
ときは、第９図のMPXの全てが反対の信号を選択する。
読み出しと書き込みの対照となるメモリが変わるだけで
動作は同じ様なことになるので詳しい説明は省略する
が、要するに、メモリ切り換え制御信号76がロウレベル
のときには、メモリ50と52からそれぞれデータとフラグ
を読み出し、メモリ51と53にそれぞれデータ22とフラグ
（ロウレベル）を書き込む。ただし同じようにフラグ用
のメモリから読み出すときはハイレベルに初期化を行っ
ている。

したがって、メモリ切り換え信号76が１フィールド毎に
反転する毎に、片方のデータメモリとフラグメモリに１
フィールド時間データを書き込んでもう片一方のデータ
メモリとフラグメモリから１フィールド分のデータを出
力するという動作を、対照メモリを変えて繰り返され
る。

以上説明したように、フラグ用のメモリ52と53から読み
出すときには初期化を行う。この理由を以下説明する。
第５図のワード・シンク同期回路10でシンクが検出され
なかった場合は、ブロックタイミング信号21が出力され
ないのでデータメモリ50,51へはデータ22が、フラグメ
モリ52,53へはロウレベルが書き込まれない。したがっ
てフラグを初期化を行なわない場合は、昔に書き込まれ
たデータとフラグがそのままメモリに残ることになる。
よって、昔に書き込まれたフラグがロウレベルだった場
合には、書き込まれてもいないのに、読み出し側では正
しいデータと判断してしまい、修正回路16で修正されず
に昔のデータ（非更新データ）がそのまま出力されてし
まう。これを防ぐために、書き込みが始まる前にフラグ
メモリをすべてハイレベルに初期化する。このようにす
れば、シンクが検出できなかった場合にフラグメモリに
何も書き込まていないアドレスのフラグは、ハイレベル
が読み出され、非更新データの区別がつき修正回路16で
修正することができるようになる。

発明が解決しようとする課題 以上のように構成された従来の再生装置では、高速再生
のとき再生されるデータの量が通常再生に較べて1/4以
下ぐらいになってくると非更新データが多くなり更新デ
ータが近傍に存在しなくなり、修正ができないデータが
極端に増えてくる。したがって２回以上更新されていな
いデータがそのままD/Aされ、動きの速い画像の場合、
見にくい画像しか得られなかった。

本発明は、上記問題点を解決するもので、再生データが
比較的少なくても２回以上旧いデータがあまり出力され
ないようにして、動きの速い画像でも見やすい再生画を
得ることのできる再生装置を提供することを目的とす
る。

課題を解決するための手段 本発明による再生装置では、１フィールド遅延メモリ
と、再生メモリの出力データと１フィールド遅延メモリ
の出力データとを切り換えるMPXを追加し、フラグを判
断して前記MPXを制御するフラグ判断器を有している。

作用 本発明は、上記した構成により、１フィールド遅延メモ
リのデータが更新データで再生メモリからのデータが非
更新データの場合、前記MPXを切り換えて１フィールド
遅延メモリからのデータを出力し、それ以外の場合は再
生メモリからのデータを出力するようにしている。

これらのことによって、再生メモリからのデータが非更
新データで１フィールド遅延メモリの出力データが更新
データの場合（１回前の書き込み期間で更新されている
データ）、１フィールド遅延メモリの出力データとフラ
グ（この時、フラグはロウレベルである）を修正回路へ
入力するので、このデータは修正されずに出力される。
しかも前記のような場合は２回以上旧いデータの修正に
１回だけ旧いデータも使えるようになり、その結果、再
生されるデータの量が通常再生に較べて1/4以下ぐらい
になってきても見やすい画像を得ることができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例における再生装置のブロッ
ク図を示すものである。第１図を用いての説明は、従来
の再生装置の説明と違うところをおもに説明する。

第１図で108は記録媒体である。109は再生ヘッドであ
る。110は再生されたシリアルのデータからシンクをも
とにワード及びブロックの同期をとってシリアルをパラ
レル変換するためのワード・ブロック同期回路である。
111は再生されたシリアルのデータからクロックを再生
するクロック再生PLLである。113は再生されたデータか
らIDを抜き取るID検出器である。114は再生メモリであ
る。138は再生メモリ114から読み出されたデータ124を
１フィールド遅らせるフィールド遅延メモリである。13
9は再生メモリ114から読み出されたフラグ125を１フィ
ールド遅らせるフィールド遅延メモリである。136は再
生メモリ114の出力のデータ124とフィールド遅延メモリ
138の出力のデータ140とを切り換えるMPXである。137は
再生メモリ114の出力のフラグ125とフィールド遅延メモ
リ139の出力のフラグ141とを切り換えるMPXである。135
はデータの更新状態を判断してMPX136とMPX137とを制御
するフラグ判断器である。116はエラーしてメモリに書
き込まれなかったデータを近傍の画素から予測して補う
修正回路である。117はディジタルの映像データをアナ
ログのデータに変換するD/A変換器である。130は再生時
に出力映像信号のタイミングを決めるための信号（リフ
ァレンスビデオ信号）を入力するための端子である。11
8はリファレンスビデオ信号から同期信号を分離して再
生装置の回路系に必要なタイミング信号を発生する同期
分離回路である。119はリファレンスビデオ信号を基に
再生メモリ以降で使用するクロックを作るPLLである。1
29は再生されたアナログの映像信号が出力される端子で
ある。

以上のように構成された記録及び再生装置について、以
下その動作について説明する。

記録媒体108に記録されたデータを再生ヘッド109でトレ
ースし、出てきたシリアルのデータはワード・ブロック
周期回路110とクロック再生PLL111に入る。クロック再
生PLL111は再生ヘッド109で再生されたシリアルのデー
タのビットに同期したクロックとワードに同期したクロ
ック（以下、再生クロックと呼ぶ）を作るPLLである。
この再生クロックはワード・ブロック周期回路110から
後の再生メモリ114までの各回路に送られて各々で使用
される。

ワード・ブロック周期回路110は再生されたシリアルデ
ータからシンクのパターンを検出し、そのタイミングで
シリアルからパラレルに変換する。それと共にブロック
内のタイミング信号121を作成して出力する。パラレル
に変換されて何ビットかのワードデータになったデータ
122と、タイミング信号121はID検出器113と再生メモリ1
14に送られる。このワード・ブロック周期回路110でシ
ンクが検出できなかった場合は、タイミング信号121は
出力されないようになっている。したがってシンクが検
出されなかったブロックの間、このタイミング信号121
を使用している回路は動作しないので最終的にはそのブ
ロックのデータは再生メモリ114に書き込まれないよう
になっている。

同期分離回路118は端子130に入力されるリファレンスビ
デオ信号の同期を分離して、読み出し側タイミング信号
133を端子129の再生出力ビデオ信号の位相が端子130の
リファレンスビデオ信号の位相に合うように出力する。

PLL119はリファレンスビデオ信号の同期信号からD/A変
換器117用と再生メモリ114以降の回路用のブロック（以
下サンプルクロックと呼ぶ）とを作って供給する。

再生メモリ114はデータ122のワード毎にアドレスをイン
クリメントしてデータ122を書き込むと同時に、フラグ
メモリのデータが書き込まれたアドレスと同じアドレス
にロウレベルを書き込む。また再生メモリ114からは、
サンプルクロック毎にアドレスをインクリメントしてデ
ータとフラグを読み出すと同時に読み出したアドレスの
フラグをハイレベルにする。この様にすることによって
読み出したフラグがロウレベルなら、そのデータは新し
く更新されていることになりハイレベルならそのデータ
は更新されていないことが解る。読み出されたデータ12
4はフィールド遅延メモリ138とMPX136に入力される。フ
ラグ125はフィールド遅延メモリ139とMPX137に入力され
る。

修正回路116はデータ142とフラグ143を入力してフラグ1
43がハイレベルのデータをフィールド内の近傍の更新デ
ータ（フラグがロウレベルのデータ）から修正してして
D/A変換器117に向けて出力する。

フラグ判断器135は、再生メモリ114からのフラグ125と
フィールド遅延メモリ139で１フィールド遅れたフラグ1
41を入力してフラグ125がハイレベルでかつフラグ141が
ロウレベルの時のみMPX136とMPX137の選択入力にハイレ
ベルを与える。MPX136は選択入力がロウレベルの時にデ
ータ124を選択しハイレベルの時にはデータ140を選択す
る。MPX137は選択入力がロウレベルの時にフラグ125を
選択しハイレベルの時にはフラグ141を選択する。フラ
グ125がハイレベルでかつフラグ141がロウレベルの時と
いうのは、再生メモリ114から出力されたデータが１回
もしくはそれ以上旧いデータで、フィールド遅延メモリ
138から出力されたデータは１回だけ旧いデータという
ことを示している。この様な場合にはフィールド遅延メ
モリ138とフィールド遅延メモリ139から出力されたデー
タ140の値とフラグ141の値がMPX136とMPX143から出力さ
れるので、データ124が２回以上旧いデータの場合は１
回だけ旧いデータに置き変わることになる。データ124
が１回だけ旧いデータの場合は同じデータなので置き変
わってもおなじである。ただしどちらの場合もフラグ12
5はロウレベルに置き変わるので、修正回路116では更新
データと同じ処理がされる。したがって１回だけ旧いデ
ータも修正に使われるようになり２回以上旧いデータの
修正の確立が大きく上がる。

D/A117変換器は修正回路116から送られてきたディジタ
ルの映像データをアナログの映像信号に変換する。そし
て端子129に出力する。

本実施例では、１フィールドのメモリを２枚使用した
が、これに限らず何枚であってもまた１枚が何フィール
ドであっても同じ効果を得ることが出来る。また本実施
例ではフラグ用のメモリの読み出し時の１クロックの間
に読み出して書き込んだが、これに限らず読み出しから
書き込みに切り替わる時までにフラグの初期化が終了す
れば同じ効果を得ることができる。また本実施例では、
フラグ用のメモリに１ビットのメモリを使用したが、こ
れに限らず何ビットであっても同じような効果を得るこ
とができる。

発明の効果 以上説明したように、本発明の再生装置によれば、高速
再生のとき再生されるデータの量が通常再生に較べて1/
4以下ぐらいになって、２回以上更新されていない相当
に旧いデータが増えても、２回以上旧いデータが修正さ
れずに出力されることを減らし、動きの速い画像でも見
やすい再生画を得ることができる等、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明における１実施例の再生装置のブロック
図、第２図は従来の実施例における一般的な記録および
再生装置のブロック図、第３図はブロックタイミング
図、第４図は従来例における再生メモリのブロック図、
第５図は従来例における再生メモリのメモリ切り換え回
路のブロック図である。 108……記録媒体、109再生ヘッド、110……ワード・ブ
ロック同期回路、111……クロック再生PLL、113……ID
検出器、114……再生メモリ、116……修正回路、117…
…D/A、118……同期分離回路、119……PLL、138,139…
…フィールド遅延メモリ、136,137……MPX。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタル化した画像のデータをブロック
   ごとにアドレスを付加してテープにヘリカルスキャン方
   式で記録し、高速にテープを走行させて前記データと前
   記アドレスとを再生し、再生された前記アドレスを基に
   書き込みアドレスを発生し、前記１ブロック分のデータ
   と、前記データの更新を示すフラグとを、それぞれ容量
   がＮフィールドのデータメモリとフラグメモリに書き込
   み、Ｎフィールド分読み出すと共に、前記フラグメモリ
   のＮフィールド分の内容を、書き込み期間になる直前ま
   でに所定値に初期化し、前記読み出したフラグが非更新
   状態を表しているときにフィールド内の近傍画素から修
   正するようにした再生装置であって、高速再生のとき、
   前記データメモリと前記フラグメモリから読み出したデ
   ータとフラグをＮフィールド分遅らせるディレイメモリ
   を有し、前記読み出したデータと前記ディレイメモリで
   Ｎフィールド遅れたデータとが更新データかどうかを前
   記読み出したフラグと前記ディレイメモリでＮフィール
   ド遅れたフラグとを基に判断する回路を有し、前記読み
   出したデータが非更新データで前記Ｎフィールド遅れた
   データが更新データのときには、前記フィールド内の修
   正をせず、前記Ｎフィールド遅れたデータを優先して出
   力すると共に前記出力されたデータを他のデータの前記
   フィールド内の修正に使用する回路を有することを特徴
   とした再生装置。