JPH0234115B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は連続したデータブロツクアドレスの制
御回路に関し、特にブロツク毎に巡回して変化す
る数字からなるアドレスの附されたデータによる
一連のブロツクを含む入力データからアドレスを
抽出するものである。

すなわち本発明においては、例えばそれぞれが
映像情報のブロツクを現わすパルスコード化され
たサンプル信号のデータによる一連のブロツクが
記録されたデジタルビデオテープレコーダ
（VTR）からの再生信号を入力データとして、こ
の入力データからアドレスを抽出するものであ
る。

ここで述べる連続したデータブロツクアドレス
の形成回路は、垂直水平の同期信号とバースト信
号等を含まない現行のパル（PAL）方式の映像
情報をサンプリングし、10ビツト１ワードでコー
ド化してデジタル形式で記録するようにしたデジ
タルVTRに使用される。

このようなデジタル情報の記録に当つて、アド
レスは情報を再生する際の判別を行うために挿入
される。

以下の説明ではアドレスとして、０から７の数
字が繰り返し巡回するラインアドレスと、テレビ
画像の水平走査に関連した一連のデータブロツク
毎のスタートを示すラインスタートパルスとから
なるアドレスについて説明を行う。

なお情報はビツトレートが毎秒40Mビツトの直
列信号で記録され、再生時に直列から並列に変換
される。ここで10ビツト１ワードであるから、映
像情報のサンプリングは4MHzで行われ、毎秒４
百万ワードとされている。そして再生された各ワ
ードは、再生データに含まれる時間軸誤差の除去
のための一時記憶に用いられる８個のライン記憶
部のグループに供給される。これらの各ライン記
憶部の出力がさらにエラー訂正及びエラー補正さ
れ、その後垂直水平同期信号及びバースト信号が
附加されて最終の再生テレビ信号が形成される。

すなわち第１図において、８つのライン記憶部
にてライン記憶装置１０が形成される。なお各ラ
イン記憶部はそれぞれ１ラインを構成するデータ
ブロツクを記憶することができる。

データブロツクはデータ入力端子１１を通じて
書き込まれる。なお図では入力端子１１は５番目
のライン記憶部に接続されているが、実際には各
ライン記憶部は一体に形成されており、データブ
ロツクは後述する方法で形成されたアドレス信号
によつてライン記憶装置１０の全体に順番に書き
込まれる。

またデータブロツクはデータ出力端子１２を通
じて読み出される。なお図では出力端子１２は１
番目のライン記憶部に接続されているが、実際に
は入力端子１１と同様、ライン記憶装置１０の全
体から順番に読み出される。

さらに入力端子１１での書き込み及び出力端子
１２での読み出しの順番は、共に矢印で示すよう
に下向きに順次行われるように制御される。

そして通常の動作時においては、書き込みの行
われるライン記憶部と読み出しの行われるライン
記憶部との間に４個のライン記憶部の間隔が設け
られるようにされる。

なお書き込み及び読み出し共に、７番目のライ
ン記憶部の後に０番目のライン記憶部が連続に接
続される。

さらにデータブロツクをライン記憶装置１０を
構成する各ライン記憶部に書き込む際のアドレス
制御は、再生信号から抽出されるラインアドレス
信号を用いて行われる。なおラインアドレス信号
の具体例は、再生信号中のアドレスが１あるいは
それ以上のラインにわたつて完全に欠落している
場合や、トランジエントノイズ等によりラインア
ドレスを構成する１あるいはそれ以上のビツトが
欠落あるいは変化しているようなビツトエラーの
場合にもラインアドレス信号の連続性が保たれる
ような特別な関係にされる。

訂正動作がないと、次の２つのエラーのどちら
かが再生テレビジヨン画像に重大な影響を与える
ことになる。それはまずライン記憶装置の誤つた
アドレシングから生ずるラインアドレスビツトの
変化のような一次的エラーによるものばかりでな
く、これによつて起される二次的エラーによるも
のもある。この二次的エラーとは、本実施例にお
いては、以前正しくライン記憶部に記憶されてい
たものが、一次的エラーによつて誤つてアドレス
されることによるデータブロツクの変化というよ
うなものである。

本発明はこれらの点を考慮してなされたもので
ある。以下第２図を参照して本発明の具体例につ
いて説明する。なお以下の説明においては、上述
したデジタル形式によつて映像情報を記録再生す
るデジタルVTR２０と共に用いる場合について
説明する。

図の例において、VTR２０からは３種類の信
号が取り出される。

１番目の信号は再生デジタル信号のビツトに対
応した信号で、この信号が基本発振周波数がデジ
タル信号のビツトレートである40MHzにされた発
振器２１に供給されて、この信号に同期した連続
信号とされる。そしてこの連続信号が分周されて
上述の各ワードに対応する4MHzの信号とされる。

２番目の信号は再生された映像情報から抽出さ
れたラインスタートパルスであつて、この信号の
周波数はパル方式の水平周波数すなわち15.625k
Hzである。そしてこの信号が、ラツチ回路２２，
２３のクロツク端子、16進カウンタ２４のクロツ
ク端子、ラインスタート欠落検出回路２５の入力
端子及びナンド回路２６の一方の入力端子に供給
される。

３番目の信号は再生されたデータあるいは少な
くともラインアドレスに関連してそれぞれ１ワー
ドを構成する３ビツトの信号であつて、この信号
が並列形態でラツチ回路２２の各入力端子に供給
される。そしてこのラツチ回路２２にて、ライン
アドレスが以下に記すように取り出される。

すなわち、ラツチ回路２２の出力がそれぞれラ
インアドレス比較回路２７の入力に接続されると
共に、加算及び遅延回路２８の入力に接続され
る。この加算及び遅延回路２８の出力がそれぞれ
ラツチ回路２３の入力に接続される。

さらにこのラツチ回路２３の出力がそれぞれラ
ツチ回路２９の入力に接続されこのラツチ回路２
９の出力がそれぞれ８進のライン記憶アドレスカ
ウンタ３０の入力に接続される。

また発振器２１からの4MHzの信号が256進カウ
ンタ３１のクロツク端子に供給される。このカウ
ンタ３１は分周回路を構成し、これによつて
15.625kHzの信号が出力される。この周波数は水
平周波数である。そしてこの信号がライン記憶ア
ドレスカウンタ３０のクロツク端子に供給され
る。

また発振器２１の出力が1/256の分周回路３２
を通じてナンド回路２６の他方の入力端子に供給
される。この分周回路３２からの信号の周波数は
15.625kHzであつて、ラインスタート予想信号と
される。

そしてナンド回路２６の出力がカウンタ３１の
クリア端子に供給される。

さらにラツチ回路２３の出力がそれぞれライン
アドレス比較回路２７の上位の入力に接続され
る。この比較回路２７の出力がノア回路３３の一
方の入力に接続される。

またラインスタート欠落検出回路２５の出力が
ノア回路３３の他方の入力に接続される。

このノア回路３３の出力がカウンタ２４のクリ
ア端子に接続される。このカウンタ２４のキヤリ
ー出力端子がライン記憶アドレスカウンタ３０の
ロード端子に接続される。

そしてライン記憶アドレスカウンタ３０の出力
端子３４に得られるラインアドレス信号によつ
て、第１図に示したライン記憶装置１０の書き込
む際のアドレス制御が行われる。

この回路の動作は以下のように行われる。

まず第１番目に、全ての動作が正常に行われて
いる場合について述べる。この場合に、再生アド
レス信号は正確に取り出され、通常時はラツチ回
路２２の入力端子に供給される。また再生ライン
スタートパルスも正確に取り出され、ラツチ回路
２２，２３、カウンタ２４、ラインスタート欠落
検出回路２５、ナンド回路２６に供給される。

そして再生データがラツチ回路２２に供給さ
れ、続いてラインスタートパルスがそのクロツク
端子に供給されることにより、ラインアドレス信
号が再生信号中から取り出され、ラツチ回路２２
に保持される。

この保持されたラインアドレス信号が加算及び
遅延回路２８とラインアドレス比較回路２７に供
給される。

ここで加算及び遅延回路２８はラインアドレス
を示す２進３ビツトの数字に１を加算するもの
で、これによつて数字が１増加される。ただし、
元の数字が７のときは、１加算することにより数
字が０になるようにする。

これにより、あらゆる場合において供給された
ラインアドレスは次に続くラインアドレスに変換
される。この次のアドレスに関連した信号が、次
のラインスタートパルスが発生するまで記憶さ
れ、次のラインスタートパルスが発生したときに
ラツチ回路２３に転送されて保持される。

そして次のラインスタートパルスが発生した時
点において、次に続いて再生されたアドレス信号
がラツチ回路２２に取り出され、保持される。ま
たこのとき、ラツチ回路２２，２３は共に等しい
アドレス信号をラインアドレス比較回路２７に供
給する。そしてこのラインアドレス比較回路２７
は一致した入力信号が供給されているときはノア
回路３３に出力を出さない。

また同様にラインスタート欠落検出回路２５も
出力信号を出さないので、カウンタ２４のクリア
端子には信号は供給されない。

このためカウンタ２４のクロツク端子に16個の
ラインスタートパルスが供給されたときに、カウ
ンタ２４のキヤリー端子を通じて、ライン記憶ア
ドレスカウンタ３０のロード端子に信号が供給さ
れる。

一方発振器２１は4MHzの信号をカウンタ３１
に供給し、このカウンタ３１にて1/256に分周さ
れて、15.625kHzの水平周波数の信号が形成され、
この信号がライン記憶アドレスカウンタ３０のク
ロツク端子に供給される。このライン記憶アドレ
スカウンタ３０は入力信号を８分周して出力端子
３４に出力する。なおここでラインアドレス信号
は、連続性は保たれているが、再生アドレス信号
と必しも同期していない。

ところが、カウンタ３１の出力がラツチ回路２
９のクロツク端子にも供給され、１水平期間に１
度、そのときにラツチ回路２３に保持されている
ラインアドレス信号がラツチ回路２９に転送され
て、そこに保持される。

そして、カウンタ２４から、ラツチ回路２２に
正しいアドレス信号が16回供給されたときに形成
される信号が、ライン記憶アドレスカウンタ３０
のロード端子に供給されると、そのときにラツチ
回路２９に保持されていたアドレス信号がライン
記憶アドレスカウンタ３０にロードされる。この
後アドレス信号が続けて出力端子３４に供給され
る。そしてこの信号は連続性が保たれると共に、
再生アドレス信号に同期している。

次に第２番目に、ラツチ回路２２に供給される
再生アドレス信号が正確でない場合について述べ
る。このような原因としては、例えばトランジエ
ントノイズによつて再生アドレス信号のビツトの
１あるいはそれ以上が欠落あるいは変化して他の
２進数になることがある。

このような場合には、ラインアドレス比較回路
２７には一致した信号が供給されなくなり、この
結果ノア回路３３を通じてカウンタ２４のクリア
端子に信号が供給される。これによりカウンタ２
４は０に戻され、ラツチ回路２２に正しいアドレ
ス信号が16回供給されるまで、キヤリー端子を通
じてライン記憶アドレスカウンタ３０のロード端
子に信号の供給されるのが遅延される。

また第３番目に、１あるいはそれ以上の再生ア
ドレス信号がドロツプアウト等により完全に失わ
れ、ラツチ回路２２に信号が供給されない場合に
ついて述べる。

まず再生アドレス信号が１つだけ失われ、それ
が０のアドレスでないならば（このことはどうで
もよいのだが）、ラインアドレス比較回路２７が
ノア回路３３を通じてカウンタ２４のクリア端子
に信号を供給し次の再生アドレス信号の発生の時
点でカウンタ２４をリセツトする。

また再生アドレス信号が１より多く失われ、２
つ目の失われた再生アドレス信号の時点でライン
スタートパルスが発生したときには、ラインアド
レス比較回路２７は前述のような信号を供給す
る。

そしてこれらの場合において、カウンタ２４は
16のカウント値に達することなく、16個の正しい
再生アドレス信号が取り出されるまで、ライン記
憶アドレスカウンタ３０のロード端子に信号を供
給することがない。

さらに第４番目に、再生信号から１あるいはそ
れ以上のラインスタートパルスが失われた場合に
ついて述べる。この場合にはラツチ回路２２，２
３のクロツク端子及びカウンタ２４のクロツク端
子に何の信号も供給されないことになる。

ところが、ラインアドレス比較回路２７はその
時、あるいはラインスタートパルスが再び得られ
た時に出力を出さず、欠落している間は、再生ア
ドレス信号は正しい順序を維持していたと仮定す
る。

しかしながら、このような場合に、欠落後のカ
ウンタ２４のカウント値は正しくないであろう。
この原因によるあらゆる誤動作に対拠するため、
ラインスタートパルスが欠落するとラインスター
ト欠落検出回路２５からの信号がノ回路３３を通
じてカウンタ２４のクリア端子に供給される。

すなわち、この第４番目の場合において、ライ
ンスタートパルスを具つた16個の正しいアドレス
信号が得られるまで、カウンタ２４からライン記
憶アドレスカウンタ３０のロード端子へ信号が供
給されることがない。

さらにこの回路において、ラインスタートパル
スが正しく再生されている限り、この信号とナン
ド回路２６に供給されるラインスタート予想信号
のパルスとが一致し、１水平期間に１度ずつナン
ド回路２６の信号がカウンタ３１に供給され、カ
ウンタ３１が０にリセツトされる。

ここでもしラインスタートパルスが失われて、
ナンド回路２６からカウンタ３１に信号が供給さ
れなくなつても、カウンタ３１は256を全てカウ
ントする間隔で０に戻り、正常の動作となる。

なお発振器２１の安定度は、一般には0.25％で
あり、これによれば、ラインスタートパルスの欠
落や、カウンタ２４のキヤリー端子からライン記
憶アドレスカウンタ３０のロード端子へ供給され
る信号の欠落のような場合も充分に安定に動作を
行うことができる。また垂直ブランキング期間に
も誤動作を生じない。

さらに同期の回復を助けるためには、カウンタ
３１における127をカウントしたときのキヤリー
信号をライン記憶アドレスカウンタ３０のクロツ
ク端子に供給した方が、255をカウントしたとき
のキヤリー信号を用いるよりも良い。

これは特に、同期が得られなくなつている間
に、発振器２１の周波数が下方へ変化するような
場合に対拠するのに有効である。

この場合に、もし255によるキヤリーを用いて
いると、ナンド回路２６からの信号は、カウント
値が255に達する直前にカウンタ３１をクリアす
ることになる。そしてライン記憶アドレスカウン
タ３０のクロツク端子に供給される信号が供給さ
れなくなる。

これに対して127によるキヤリーを用いること
により、この場合におけるカウントの無くなるま
での累積エラーが32マイクロ秒に抑えられる。

さらに本発明は種々の変形が考えられる。特に
示されている数字及び周波数は単なる一例にすぎ
ない。

すなわち本発明は第１図に示されたライン記憶
装置１０において、記憶部の数が８以外の場合に
も適用できることは明白である。実際、パル方式
のテレビ信号の１フレームの水平走査線数である
625は上述の８では割り切れない。従つて、再生
信号を連続化する構成を多少変更することによ
り、他の数のライン記憶部を利用できる。

例えばライン記憶装置１０として25のライン記
憶部を有するものを用いることができる。この25
のような多数のライン記憶部は、ダイナミツクヘ
ツドトラツキングを行うVTRにおいて要求され
る。すなわちこのようなVTRにおいては、制御
範囲として20走査期間分が必要である。

さらにライン記憶アドレスは、数字が自然の順
番に並んでいる必要はない。すなわち上述の例で
はアドレスが０、１、２、３、４、５、６、７、
０、１、……のように自然の順番で繰り返される
ようにしたが、例えば０、６、１、２、４、７、
５、３、０、６、……のように、自然な順番では
ないが、所定の順番で繰り返されるようにしても
よい。

このように自然な順番が用いられていない場合
には、加算及び遅延回路２８が例えばプログラマ
ブルリードオンリーメモリに置き換えられ、この
リードオンリーメモリに数字の順番が記憶される
と共に、これによつて加算及び遅延回路２８に所
定の作用が与えられるようにする。

また本発明は、NTSC方式のテレビ信号にも適
用可能である。

さらに上述の例では、本発明を１水平走査線を
それぞれのデータブロツクとした場合について述
べたが、これは必須要件ではない。例えば各水平
走査線を２、４あるいは他の数のデータブロツク
に細分割して、それぞれにアドレスを与えてもよ
い。このようにすれば、あらゆる誤りをより早く
検出することができ、より早く補正することがで
きる。

最後に上述の例では、本発明をテレビ信号の形
成に用いた場合について述べたが、これは他の、
それぞれアドレスを有する連続したデータブロツ
クからなる信号の形成に用いることができること
は当然理解されよう。

【図面の簡単な説明】

第１図はライン記憶装置のブロツク図、第２図
は本発明による連続したデータブロツクアドレス
の形成回路のブロツク図である。 ２０はVTR、２１は発振器、２２，２３，２
９はラツチ回路、２４，３１はカウンタ、２５は
ラインスタート欠落検出回路、２７はラインアド
レス比較回路、２８は加算及び遅延回路、３０は
ライン記憶アドレスカウンタ、３２は分周回路で
ある。

Claims (1)

【特許請求の範囲】
1. １ ブロツク毎に連続して変化する数字から成る
   アドレスの附されたデータによる一連のブロツク
   を含む入力デーから上記アドレスを抽出する連続
   したデータブロツクアドレスの制御回路におい
   て、上記入力アドレスに関連して、上記ブロツク
   毎に巡回する変化と同様の変化をするようにされ
   た出力アドレス信号を形成する回路と、上記出力
   アドレス信号と上記入力アドレス信号との同期
   を、上記入力アドレス信号が所定数連続的に正確
   に供給されたときのみ行う回路とを備えてなる連
   続したデータブロツクアドレスの制御回路。