JPS58114587A - バ−ストロツク基準信号発生回路 - Google Patents
バ−ストロツク基準信号発生回路Info
- Publication number
- JPS58114587A JPS58114587A JP56209705A JP20970581A JPS58114587A JP S58114587 A JPS58114587 A JP S58114587A JP 56209705 A JP56209705 A JP 56209705A JP 20970581 A JP20970581 A JP 20970581A JP S58114587 A JPS58114587 A JP S58114587A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- burst
- burst signal
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＶＴＲなどから再生された同期信号、及び
バースト信号によってＡＦＣ回路に入力する基準信号を
発生するバーストロック基準信号発生回路に関するもの
である。
バースト信号によってＡＦＣ回路に入力する基準信号を
発生するバーストロック基準信号発生回路に関するもの
である。
ＶＴＲより再生された映像信号を処理する時間軸補正装
置（ＴＢＣ）の書き込みクロックパルス等を形成するＡ
ＦＣ回路の信号は、高い精度を必要とするため、分離精
度が悪い水平同期信号をそのま〜ＡＦＣ回路の入力信号
とすることができない。
置（ＴＢＣ）の書き込みクロックパルス等を形成するＡ
ＦＣ回路の信号は、高い精度を必要とするため、分離精
度が悪い水平同期信号をそのま〜ＡＦＣ回路の入力信号
とすることができない。
第１図はより正確な基準信号を得るため、比較的分離精
度がよいバースト信号を利用する方式の概略図を示した
もので、１は同期信号によって制御されるＡＦＣ回路、
２はバースト信号によって制御されるＡ、 Ｐ Ｃ回路
である。
度がよいバースト信号を利用する方式の概略図を示した
もので、１は同期信号によって制御されるＡＦＣ回路、
２はバースト信号によって制御されるＡ、 Ｐ Ｃ回路
である。
この回路は、分離した水平同期信号によってＡＦＣ回路
１を制御し、さらにこの出力を分離精度が良好なバース
ト信号によって制御するＡ、ＰＣ回路２に入力して、精
度の高い基準信号を得るようにしたものであるが、水平
同期信号の分離精度が±１０ｎＳ以上あると、ＡＰＣ回
路２によっても精度の改善に限度がある。
１を制御し、さらにこの出力を分離精度が良好なバース
ト信号によって制御するＡ、ＰＣ回路２に入力して、精
度の高い基準信号を得るようにしたものであるが、水平
同期信号の分離精度が±１０ｎＳ以上あると、ＡＰＣ回
路２によっても精度の改善に限度がある。
第２図は分離精度が良いバースト信号によって可変周波
数発振器（ＶＣＯ）を直接制御し、基準信号を得る一つ
の方式を示したもので、１１は同期信号の入力端子、１
２はバースト信号の入力端子である。
数発振器（ＶＣＯ）を直接制御し、基準信号を得る一つ
の方式を示したもので、１１は同期信号の入力端子、１
２はバースト信号の入力端子である。
同期信号は、位相比較器１３．スイッチャ１５゜可変周
波数発振器１６．カウントタウン回路１７゜からなる第
１のＡＦＣループに供給され、一方、バースト信号は、
位相比較器１４．スイッチャ１５゜可変周波数発振器１
６．カウントダウン回路１７゜からなる第２のＡＦＣル
ープに供給されている。
波数発振器１６．カウントタウン回路１７゜からなる第
１のＡＦＣループに供給され、一方、バースト信号は、
位相比較器１４．スイッチャ１５゜可変周波数発振器１
６．カウントダウン回路１７゜からなる第２のＡＦＣル
ープに供給されている。
この回路は、正常な動作時には前記第２のＡＦＣループ
が、バースト信号によってロックされ、基準信号を出力
端子１９に出力することになるが、起動時、又は外乱ノ
イズなどによって同期がとれなくなったときは、その同
期はずれを検出する位相検出器１８によって、スイッチ
ャ１５を切り換え、前記した第１のＡＦＣループで動作
するようにしたものである。
が、バースト信号によってロックされ、基準信号を出力
端子１９に出力することになるが、起動時、又は外乱ノ
イズなどによって同期がとれなくなったときは、その同
期はずれを検出する位相検出器１８によって、スイッチ
ャ１５を切り換え、前記した第１のＡＦＣループで動作
するようにしたものである。
したがって、正常な動作状態では、入力端子１２に供給
されているバースト信号によってロックされ、比較的精
度の高い基準信号が得られるが、この第２のＡＦＣルー
プには、凝似安定点がサブキャリアの胛期で多数存在す
るため、ザブキャリアで凝似ロックされた状態で動作す
るという欠点がある。
されているバースト信号によってロックされ、比較的精
度の高い基準信号が得られるが、この第２のＡＦＣルー
プには、凝似安定点がサブキャリアの胛期で多数存在す
るため、ザブキャリアで凝似ロックされた状態で動作す
るという欠点がある。
この発明は、か〜る欠点を除去し、バースト信号によっ
てロックされ、正確な基準信号を発生するとともに凝似
ロック状態にならないようにした基準信号の発生回路を
提供するものである。
てロックされ、正確な基準信号を発生するとともに凝似
ロック状態にならないようにした基準信号の発生回路を
提供するものである。
以下、この発明の一実施例を説明する。
第３図はこの発明のバーストロック形の基準信号発生回
路を示すもので、２１はＶＴＲなどから再生されたコン
ポジット信号の入力端子、一点鎖線Ｂで囲った領域は、
バースト信号回路で、２２はバースト信号分離回路、２
２ａはバースト信号の検出回路、２３はバースト信号の
位相合せ回路、２４は鋸歯状波発生器である。
路を示すもので、２１はＶＴＲなどから再生されたコン
ポジット信号の入力端子、一点鎖線Ｂで囲った領域は、
バースト信号回路で、２２はバースト信号分離回路、２
２ａはバースト信号の検出回路、２３はバースト信号の
位相合せ回路、２４は鋸歯状波発生器である。
２５は同期信器分離回路、一点鎖線Ｓで囲った領域は、
追っかけサーボ回路を示し、２６はサンプリングホール
ド回路、２７はＡ／Ｄ変換器、２８はＤ／Ａ変換器、２
９はエツジパルス発生器、３０は単安定マルチバイブレ
ータを示す。そして、一点鎖線Ｆで囲った領域は差率信
号の波形成形回路で、３１はデレータイプのフリップフ
ロップ（Ｄ／ＦＦ）、３２，３３は単安定マルチバイブ
レータである。なお、４０はＡＦＣ回路（リセット形）
、４１は垂直同期信号の分離回路であり、太線で囲った
部分は大別して３つの判定動作を行うマイクロプロセッ
サＣＰＵ−Ａ、 ＣＰＵ−Ｂ、 ＣＰＬＪ −Ｃを示す
。
追っかけサーボ回路を示し、２６はサンプリングホール
ド回路、２７はＡ／Ｄ変換器、２８はＤ／Ａ変換器、２
９はエツジパルス発生器、３０は単安定マルチバイブレ
ータを示す。そして、一点鎖線Ｆで囲った領域は差率信
号の波形成形回路で、３１はデレータイプのフリップフ
ロップ（Ｄ／ＦＦ）、３２，３３は単安定マルチバイブ
レータである。なお、４０はＡＦＣ回路（リセット形）
、４１は垂直同期信号の分離回路であり、太線で囲った
部分は大別して３つの判定動作を行うマイクロプロセッ
サＣＰＵ−Ａ、 ＣＰＵ−Ｂ、 ＣＰＬＪ −Ｃを示す
。
つづいて、この回路の動作を第４図の波形図を参照して
説明する。
説明する。
入力端子２１より供給されたＶＴＲの再生コンポジット
信号（ａ）は、同期信号分離回路２５によって同期信号
が分離され、同期信号はＣＰＵ−Ｈに入力される。一方
、再生コンポジット信号（ａ）のバースト信号は、バー
スト信号分離回路２２で抽出され、バースト信号の位相
合せ回路２３によってＩＨ毎に反転されるとともに、波
形（ｄ）に示すようなバーストパルスを形成する。バー
ストパルスはさらに鋸歯状波発生器２４に入力され波形
（ｆ）で示す鋸歯状波に変換される。なお、２２ａはバ
ースト信号の有無（カラー信号／白黒信号）を検出し、
その結果を後述するＣＰＵ−Ａに入力するバースト信号
の検出回路である。
信号（ａ）は、同期信号分離回路２５によって同期信号
が分離され、同期信号はＣＰＵ−Ｈに入力される。一方
、再生コンポジット信号（ａ）のバースト信号は、バー
スト信号分離回路２２で抽出され、バースト信号の位相
合せ回路２３によってＩＨ毎に反転されるとともに、波
形（ｄ）に示すようなバーストパルスを形成する。バー
ストパルスはさらに鋸歯状波発生器２４に入力され波形
（ｆ）で示す鋸歯状波に変換される。なお、２２ａはバ
ースト信号の有無（カラー信号／白黒信号）を検出し、
その結果を後述するＣＰＵ−Ａに入力するバースト信号
の検出回路である。
ＣＰＬＩ−Ｂは、入力された同期信号から水平同期信号
に関する波形の振幅、及びその周期などを判定検出し、
第４図に示した水平同期信号（ｂ）の前縁端Ｔ２で単安
定マルチパイプレーク３０をトリガする。
に関する波形の振幅、及びその周期などを判定検出し、
第４図に示した水平同期信号（ｂ）の前縁端Ｔ２で単安
定マルチパイプレーク３０をトリガする。
一点鎖線で囲った追っかけサーボ回路Ｓは、前記単安定
マルチバイブレータ３ｏの出力パルス幅をバースト信号
によって制御するもので、第４図に示すように単安定マ
ルチバイブレータ３０の出力波形（ｃ）は、エツジパル
ス発生器２９に入力され、その後端縁＋Ｔ、でサンプリ
ングパルス（ｅ）を形成する。そしてこのサンプリング
パルス（ｅ）によって、サンプリングホールド回路２６
に入力されているバースト信号の鋸歯状波（ｆ）の−波
をサンプルし、そのサンプル電圧（ｇ）をＡ／Ｄ変換器
２７に入力する。Ａ／Ｄ変換器２７１Ｃより変換された
デジタル値はＣＰＵ−Ｃｌ／：格納されているデータと
比較され、そのデータとの間に差があるときはＤ／Ａ変
換器２８を介して単安定マルチバイブレーク３０の出力
パルス幅を調整する。
マルチバイブレータ３ｏの出力パルス幅をバースト信号
によって制御するもので、第４図に示すように単安定マ
ルチバイブレータ３０の出力波形（ｃ）は、エツジパル
ス発生器２９に入力され、その後端縁＋Ｔ、でサンプリ
ングパルス（ｅ）を形成する。そしてこのサンプリング
パルス（ｅ）によって、サンプリングホールド回路２６
に入力されているバースト信号の鋸歯状波（ｆ）の−波
をサンプルし、そのサンプル電圧（ｇ）をＡ／Ｄ変換器
２７に入力する。Ａ／Ｄ変換器２７１Ｃより変換された
デジタル値はＣＰＵ−Ｃｌ／：格納されているデータと
比較され、そのデータとの間に差があるときはＤ／Ａ変
換器２８を介して単安定マルチバイブレーク３０の出力
パルス幅を調整する。
そのため、単安定マルチバイブレータ３０の出力波形（
Ｃ）の後端縁は常にバースト信号の一波によってロック
されろことになる。
Ｃ）の後端縁は常にバースト信号の一波によってロック
されろことになる。
このようにして形成されている出力波形（ｃ）は、波形
成形回路ＦのＤ／Ｆｌｉ” ３１のＤ端子、及びＳ端子
に入力される。Ｄ／ｌ”Ｆ３１のＣＫ端子には前記した
バーストパルス（ｄ）が入力されているので、Ｄ／ＦＦ
３１の出力端子Ｑには第４図に示すように水平同期信
号（ｂ）を基準とし、バーストパルス（ｄ）の−波で終
る波形（ｈ）に示すような出力が得られる。基準信号と
しての出力信号（ｉ）は、この波形（ｈ）の後端でトリ
ガされる単安定マルチバイブレータ３２によって成形さ
れ、スイッチャ３４を介し て出力される。スイッチャ３４はＣＰＵ−Ａのフントロ
ール出力によって切り換えられるもので、例えは、バー
スト信号分離回路２２の出力にバールスト信号がない場
合、又はバースト信号が安定していないときは、単安定
マルチバイブレーク３０の出力波形（Ｃ）でトリガされ
ている単安定マルチバイブレータ３３の出力信号（Ｊ）
がスイッチャ３４より出力されることになる。
成形回路ＦのＤ／Ｆｌｉ” ３１のＤ端子、及びＳ端子
に入力される。Ｄ／ｌ”Ｆ３１のＣＫ端子には前記した
バーストパルス（ｄ）が入力されているので、Ｄ／ＦＦ
３１の出力端子Ｑには第４図に示すように水平同期信
号（ｂ）を基準とし、バーストパルス（ｄ）の−波で終
る波形（ｈ）に示すような出力が得られる。基準信号と
しての出力信号（ｉ）は、この波形（ｈ）の後端でトリ
ガされる単安定マルチバイブレータ３２によって成形さ
れ、スイッチャ３４を介し て出力される。スイッチャ３４はＣＰＵ−Ａのフントロ
ール出力によって切り換えられるもので、例えは、バー
スト信号分離回路２２の出力にバールスト信号がない場
合、又はバースト信号が安定していないときは、単安定
マルチバイブレーク３０の出力波形（Ｃ）でトリガされ
ている単安定マルチバイブレータ３３の出力信号（Ｊ）
がスイッチャ３４より出力されることになる。
このときは、同時にｃｐｕ−ｃに対してもコマンド信号
が出力され、単安定マルチバイブレータ３０の出力パル
ス幅が所定値（バーストロック時の）になるようなデー
タをＤ／Ａ変換器２８に送出する。
が出力され、単安定マルチバイブレータ３０の出力パル
ス幅が所定値（バーストロック時の）になるようなデー
タをＤ／Ａ変換器２８に送出する。
ｊ 又、再生されたコンポジット信号（ａ）が定速から
大ぎく離れた走行速度（例えは倍速カシらみの再生モー
ド）で発生しているとき、又はドロップアウトなどが生
じているとぎは、ＣＰＵ−Ｂ又はＣＰＵ−Ａの判定によ
って、その他に前記したサーボ回路Ｓのゆらぎが大きい
ときはｃｐｕ−ｃｘよって、スイッチャ３４を切り換え
ると同時＋７ＣＡ／Ｄ変換器２８に適切なデータを送出
し、単安定マルチバイブレータ３０を制御することがで
きる。
大ぎく離れた走行速度（例えは倍速カシらみの再生モー
ド）で発生しているとき、又はドロップアウトなどが生
じているとぎは、ＣＰＵ−Ｂ又はＣＰＵ−Ａの判定によ
って、その他に前記したサーボ回路Ｓのゆらぎが大きい
ときはｃｐｕ−ｃｘよって、スイッチャ３４を切り換え
ると同時＋７ＣＡ／Ｄ変換器２８に適切なデータを送出
し、単安定マルチバイブレータ３０を制御することがで
きる。
次に、ＡＦＣ回路４０（リセット形）についてｍ罷に説
明する。
明する。
リセット形のＡＦＣは、先に本出願人によって出願され
たもので（特開昭５５−８２５６８号公■ 報）、その概要は、ｖＣＯと一分周器、及び位相比較器
によって構成されているＡＦＣ回路において、入力され
ている水平同期信号に所定範囲以上の位相進みがあると
き、前記ＡＦＣ回路の制御ル相関係にあるロックパルス
によってリセットするとともに、そのロックパルスを出
力するようにしたものである。
たもので（特開昭５５−８２５６８号公■ 報）、その概要は、ｖＣＯと一分周器、及び位相比較器
によって構成されているＡＦＣ回路において、入力され
ている水平同期信号に所定範囲以上の位相進みがあると
き、前記ＡＦＣ回路の制御ル相関係にあるロックパルス
によってリセットするとともに、そのロックパルスを出
力するようにしたものである。
したがって入力同期信号に大幅な位相変動、あるいは欠
落があっても、欠落のない水平同期信号が得られるとい
う特徴をもっている。
落があっても、欠落のない水平同期信号が得られるとい
う特徴をもっている。
このようなリセット形ＡＦＣは、点線で記載した垂直同
期信号の分離回路４１の出力で垂直同期信号がある毎に
リセットするように構成すると、微少なスキューに対し
ても１フイールド毎に位相のオリエンテークヨンが行な
われるためループ内に取り込まれるエラーを少なくする
ことができる。
期信号の分離回路４１の出力で垂直同期信号がある毎に
リセットするように構成すると、微少なスキューに対し
ても１フイールド毎に位相のオリエンテークヨンが行な
われるためループ内に取り込まれるエラーを少なくする
ことができる。
第４図の実施例で説明した単安定マルチバイブレータ３
０は、他の形式のパルス発生回路でもよ（、サンプリン
グホールド回路２６も、位相検出回路などを利用するこ
とができる。
０は、他の形式のパルス発生回路でもよ（、サンプリン
グホールド回路２６も、位相検出回路などを利用するこ
とができる。
以上説明したように、この発明のパース）ｐツク基準信
号発生回路は、水平同期信号を基準として、バースト信
号の一波でロックされた波形を基準信号として出力する
ようにしたので、擬似ロックすることがない安定したバ
ーストロックが行形れるとともに、バースト信号は分離
精度が水平同期信号の分離精度より格段によいため、基
準信号は、バースト信号によって形成されているＡＰＣ
回路と同様な精度を持つという利点を有する。
号発生回路は、水平同期信号を基準として、バースト信
号の一波でロックされた波形を基準信号として出力する
ようにしたので、擬似ロックすることがない安定したバ
ーストロックが行形れるとともに、バースト信号は分離
精度が水平同期信号の分離精度より格段によいため、基
準信号は、バースト信号によって形成されているＡＰＣ
回路と同様な精度を持つという利点を有する。
第１図は従来のバーストロックＡＦＣ回路の説明図、第
２図は水平同期信号とバースト信号によってＡＦＣ回路
を構成した回路例のブロック図、第３図はこの発明のバ
ーストロック基準信号発生器の一実施例を示すブロック
図、第４図は第３図の各部波形図である。 図中、２２はバースト信号分離回路、２４は鋸歯状波発
生器、２５は同期信号分離回路、２６はサンプリングホ
ールド回路、２７はＡ／Ｄ変換器、３０は車安定マルチ
バイブレータ、ＣＰＵ−Ａ。 ＣＰＵ−Ｂ、ＣＰＵ−Ｃはマイクロプロセッサを示す。 第１図 ＵＲ５Ｔ 第２図 １只
２図は水平同期信号とバースト信号によってＡＦＣ回路
を構成した回路例のブロック図、第３図はこの発明のバ
ーストロック基準信号発生器の一実施例を示すブロック
図、第４図は第３図の各部波形図である。 図中、２２はバースト信号分離回路、２４は鋸歯状波発
生器、２５は同期信号分離回路、２６はサンプリングホ
ールド回路、２７はＡ／Ｄ変換器、３０は車安定マルチ
バイブレータ、ＣＰＵ−Ａ。 ＣＰＵ−Ｂ、ＣＰＵ−Ｃはマイクロプロセッサを示す。 第１図 ＵＲ５Ｔ 第２図 １只
Claims (1)
- ＴＶ画面を形成するコンポジット信号から、水平同期信
号を形成するとともに１バ一スト信号分離回路によって
バースト信号を抽出し、前記水平同期信号を基準として
駆動されるパルス発生回路と、前記パルス発生回路の出
力パルスの後端縁で前記バースト信号の一波を比較する
位相検出回路と、前記位相検出回路の出力電圧で前記パ
ルス発生回路の出力パルスを制御する回路によって構成
したことを特徴とするバーストロック基準信号発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209705A JPS58114587A (ja) | 1981-12-28 | 1981-12-28 | バ−ストロツク基準信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209705A JPS58114587A (ja) | 1981-12-28 | 1981-12-28 | バ−ストロツク基準信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114587A true JPS58114587A (ja) | 1983-07-07 |
Family
ID=16577267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209705A Pending JPS58114587A (ja) | 1981-12-28 | 1981-12-28 | バ−ストロツク基準信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114587A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63286090A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Ｐｌｌ回路の同期引込み方法 |
| JPH03145889A (ja) * | 1989-10-31 | 1991-06-21 | Sanyo Electric Co Ltd | 時間軸補正回路の同期回路 |
-
1981
- 1981-12-28 JP JP56209705A patent/JPS58114587A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63286090A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Ｐｌｌ回路の同期引込み方法 |
| JPH03145889A (ja) * | 1989-10-31 | 1991-06-21 | Sanyo Electric Co Ltd | 時間軸補正回路の同期回路 |
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