KR970002824B1

KR970002824B1 - 자기디스크시스템 및 그 파형등화장치

Info

Publication number: KR970002824B1
Application number: KR1019930008325A
Authority: KR
Inventors: 히로시 기무라; 쇼이찌 미야자와; 류따로 호리따; 겐이찌 하세; 아끼히꼬 히라노; 아끼라 우라가미
Original assignee: 가부시끼가이샤 히다찌세이사꾸쇼; 가나이 쯔또무
Priority date: 1992-05-18
Filing date: 1993-05-15
Publication date: 1997-03-12
Also published as: US5463504A; KR930024299A

Abstract

내용 없음

Description

자기디스크시스템 및 그 파형등화장치

제1도는 종래의 가변지연회로를 사용한 파형등화회로인 여현등화회로 등에 관한 종래 시스템의 구성도.

제2도는 트랜스버설회로의 동작원리를 설명하는 도면.

제3도는 종래의 필터시스템의 구성의 개요를 도시한 도면.

제4도는 상기 제3도의 구성에 기준발진기를 부가한 종래의 구성을 도시한 도면.

제5도는 종래의 프로그래머블필터의 구성을 도시한 도면.

제6도는 본 발명의 제1의 실시예의 시스템의 구성을 도시한 도면.

제7도는 제6도의 지연회로의 구성을 도시한 도면.

제8도는 제7도의 APF의 1예의 구성을 도시한 도면.

제9도는 제7도의 APF의 다른 예의 구성을 도시한 도면.

제10도는 제8도 및 제9도의 각각의 Gm 앰프의 구성을 도시한 도면.

제11도는 제6도의 PLL회로의 l예의 구성도.

제12도는 제6도의 PLL회로의 다른 예의 구성도.

제l3도는 제6도의 주파수신서사이저의 구성도.

제14도는 본 발명의 제1의 실시예를 응용한 시스템의 구성도.

제15도는 본 발명의 제1의 실시예를 응용한 시스템의 구성도.

제16도는 제15도의 l차 LPF의 구성도.

제17도는 제15도의 2차 LPF의 구성도.

제18도는 본 발명의 제1의 실시예를 응용한 시스템의 구성도.

제19도는 본 발명의 제1의 실시예에 의한 자기디스크시스템의 구성도.

제20도는 본 발명의 제2의 실시예의 시스템의 구성을 도시한 도면.

제21도는 제20도의 PLL의 1예의 구성도.

제22도는 제20도의 PLL의 다른 예의 구성도.

제23도는 본 발명의 제2의 실시예를 응용한 시스템의 구성도.

제24도는 본 발명의 제2의 실시예를 응용한 시스템의 구성도.

본 발명은 자기디스크시스템에 관한 것으로써, 특히 리드채널로 임의의 전송속도에 대해서 최적한 파형정형처리를 실행하여 재생마진의 향상을 도모하는 트랜스버설회로 또는 프로그래머블필터로 구성되는 파형 등화장치에 관한 것이다.

자기디스크에 있어서 기억용량을 증가시키는 방법으로써 비트밀도의 향상을 들 수 있지만, 종래는 일정한 속도로 회전하는 디스크원반에 대해서 안둘레와 바깥둘레에서 같은 전송속도로 데이타의 리드 및 라이트를 하고 있었기 때문에 바깥둘레로 갈수록 비트밀도가 작아져 기록마진이 크게 되는 반면 대용량화의 점에서는 불리하였다. 그래서, 새로이 기록방식으로써 CDR(Constant Density Recording)이 고안되고 있다. 이 방식은 디스크의 안둘레와 바깥둘레에서 데이타전송속도를 변화시켜 비트밀도를 디스크의 바깥둘레에서도 디스크의 안둘레처럼 크게 되도록 하여 자기디스크의 기록용량을 증가시키는 방식이다. CDR시스템에서는 디스크의 안둘레와 바깥둘레에서 전송속도가 변화하여 리드데이타의 주파수성분이 다르므로 리드데이타를 처리하는 파형정형회로의 특성을 전송속도에 따라서 가변으로 할 필요가 있다. 그래서, 트랜스버설회로를 사용한 경우 전송속도에 따라서 지연시간을 변화시켜 최적한 파형등화를 실행하기 위한 파형등화회로의 필요성이 생긴다. 또, 차단주파수를 임의로 설정가능한 프로그래머블필터의 필요성이 생긴다.

종래의 가변지연회로를 사용한 파형등화회로인 여현등화회로에 대해서 제l도를 사용해서 설명한다. 레지스터(101),(1401), 외부제어신호 발생회로(1402), 주파수신서사이저(102), 트랜스버설회로(104)로 구성된다. 또 트랜스버설회로(104)는 가변지연회로(111)∼(114), 앰프(105)∼(109), 가산기(115)로 구성된다. 자기디스크에 있어서 전송속도에 따라서 레지스터(101)의 값이 정해지고, 주파수신서사이저(102)는 레지스터(101)의 설정값에 의해 특정한 주파수의 라이트클럭신호(110)을 출력한다. 또, 트랜스버설회로(104)의 지연시간을 레지스터(1401)에서 설정하고, 외부제어신호 발생회로(1402)는 레지스터(1401)의 설정값에 의해 제어신호를 출력하고 제어신호로 트랜스버설회로(104)의 지연시간을 제어한다. 이 동작원리를 제2도에 도시한다. 지연회로(111) 및 앰프(106)은 그 지연시간 및 증폭도에 의해 (2301),(2302),(2303)과 같은 신호를 입력신호에서 발생시킨다. 이들 신호는 가산기(115)에 의해 가산되어 (2304)로 표시된 신호로 등화된다.

또, 종래의 프로그래머블필터에 대해서 제3도 및 제4도를 사용해서 설명한다. 제3도는 종래의 프로그래머블필터 시스템의 개략을 볼럭도로 나타낸 것으로써, 레지스터B(2101), 레지스터 A(101), DAC(D/A변환기)(2103), 프로그래머블필터(1601), 신서사이저(102)로 구성된다. 자기디스크장치에 있어서, 전송속도에 따라서 레지스터 A(101)의 값이 정해지고, 신서사이저(102)는 레지스터 A(101)의 값에 의해 특정한 주파수의 라이트클럭신호(110)을 출력한다. 또, 필터의 차단주파수를 레지스터 B(2101)에서 설정하고, 레지스터 B(2101)의 설정값에 대응한 제어신호(1602)를 DAC(2103)에서 만들고, 제어신호(1602)로 프로그래머블필터(1601)의 차단주파수를 제어한다. 제4도는 상기 제3도의 시스템에 기준발진기(220l)을 부가한 종래의 프로그래머블필터시스템이다. DAC(2103)은 레지스터 B(2101)의 설정값에 따르며, 또한 기준발진기(2201)의 출력신호를 모니터해서 제어신호(1602)를 만들어 필터(1601)의 차단주파수를 제어하는 것에 의해 필터를 구성하는 용량의 편차를 보상한다. 제5도에 프로그래머블필터(1601)의 구성예를 도시한다. 프로그래머블필터(1601)은 저역필터(2401),2차고역필터(2402), 가산기(2403) 및 저역필터(2404)로 구성된다. 필터(2401),(2402),(2402)는 각각 제어신호(1602)에 의해 제어된다.

이 구성에 의해 입력신호에서 제2도a에 도시한 신호(2301), 제2도b에 도시한 신호(2302),(2303) 및 제2도 c에 도시한 신호(2304)와 동일한 신호가 발생되고, 각각이 가산기(2403)에서 가산되며 입력신호는 등화된다.

또, 파형등화장치에 관한 종래기술로써는 일본국 특허공개공보 평성 1-80116, 1-80117, 일본국 특허공개공보 소화63-122061 및 62-102481 등을 들 수 있다.

상기와 같은 시스템으로 구성되는 트랜스버설회로에서는 지연회로를 구성하는 저항소자의 저항값이나 용량소자의 용량값 등의 각 소자의 값의 편차에 의해 지연시간도 불안정하게 되고, 이 편차는 제조되는 IC의 프로세스파라미터에 의존하기 때문에 그 지연정밀도에는 상당한 문제가 있었다. 또, 종래의 방식에서는 어떤 전송속도에 대해서 마이크로프로세서(MPU)가 주파수신서사이저용의 레지스터의 값을 설정하고, 또 지연회로의 지연시간설정용 레지스터의 값을 설정할 필요가 있기 때문에 2개의 레지스터의 설정이 필요하여 MPU의 처리량이 많아진다.

한편, 종래의 프로그래머블필터에서도 어떤 전송속도에 대해서 마이크로프로세서(MPU)가 주파수신서사이저용의 레지스터의 값을 설정하고, 또 필터의 차단주파수 설정용 레지스터의 값을 설정할 필요가 있기 때문에 2개의 레지스터의 설정이 필요하여 MPU의 처리량이 많아진다. 또, 2개의 독럽된 레지스터 및 DAC를 갖기 때문에 시스템 전체의 회로규모가 크게 된다.

본 발명의 제l의 목적은 HDC(Hald Disk Contro1ler)의 처리량을 경감하며, 또한 시스템 전체의 회로규모를 작게 한 고정밀도의 자기디스크시스템을 제공하는 것이다.

그리고, 또 본 발명의 제2의 목적은 프로세스편차에 의존하지 않는 고정밀도의 지연회로를 구비한 트랜스버설형 파형 등화장치(transversal waveform equalizing divice)를 제공하는 것이다.

상기 제1의 목적을 달성하기 위해 본 발명에 의한 자기디스크시스템은 자기디스크의 데이타의 리드 및 라이트를 실행하는 기구 및 그 제어회로, 데이타의 전송속도에 따른 주파수의 제1의 클럭신호를 발생시키는 주파수신서사이저, 제1의 클럭신호의 주파수에 따라서 제어신호를 발생시키는 위상동기회로, 제어신호에 따라서 원신호의 파형을 등화해서 등화신호를 출력하는 파형등화회로, 등화신호에서 코드펄스를 생성하는 파형정형회로, 코드펄스에 동기한 제2의 클럭신호를 생성하는 데이타분리기, 제2의 클럭신호에 의해 코드펄스의 복호화를 실행하는 복호화회로 및 제1의 클럭신호에 의해 기록데이타의 부호화를 실행하는 부호화회로를 갖는다.

상기 제2의 목적을 달성하기 위해 본 발명에 의한 파형등화장치는 원신호의 전송속도에 따라서 임의의 주파수의 신호를 발생시키는 주파수신서사이저, 주파수신서사이저의 출력신호의 주파수에 따라서 제어신호를 발생시키는 위상동기회로 및 제어신호에 따라서 원신호의 파형을 등화해서 출력하는 파형등화회로를 동일한 반도체집적회로상애 구비한다.

본 발명에 의한 자기디스크시스템에서는 자기디스크에 있어서의 전송속도에 따라서 설정값이 결정되고, 주파수선서사이저는 그 설정값에 따른 주파수의 신호를 발생하고 라이트클럭신호로 된다. 또, 위상동기회로는 주파수신서사이저의 출력신호를 모니터하고 그 주파수에 의해 제어신호를 발생한다.

본 발명에 의한 파형등화장치에서 주파수신서사이저는 설정값에 따른 주파수의 신호를 발생한다. 위상동기회로는 주파수신서사이저의 추력신호를 모니터하고, 그 주파수에 의해 가변지연회로의 제어신호를 발생한다. 이것에 의해서 소자의 편차에 의한 지연시간의 편차는 동일 칩상에 구성된 위상동기회로에 의해 수납된다.

이하, 본 발명의 제1의 실시예를 제6도∼제19도에 의해 설명한다.

제6도는 본 발명의 트랜스버설형 파형등화회로의 개략을 도시한 도면이다. 즉, 상기 제6도의 회로는 레지스터(101), 주파수신서사이저(102), 위상동기회로(PLL)(103), 트랜스버설회로(l04)로 구성된다. 또 트랜스버설회로(104)는 가변지연회로(111)∼(114), 가변이득앰프(105)∼(109), 가산기(115)로 구성된다.

레지스터(101)은 자기디스크의 전송속도에 따라서 레지스터설정값으로 설정되고, 주파수신서사이저(102)는 레지스터(101)의 설정값에 따라서 특정한 주파수의 라이트클럭신호(l10)을 출력한다. 지연회로(111)∼(114)와 동일 칩상에 구성된 PLL회로(103)은 주파수신서사이저(102)의 출력 라이트클럭신호(110)을 모니터하고, 그 주파수에 따라서 지연회로 제어신호를 출력한다. 지연회로(111)∼(114)는 PLL회로(l03)의 출력제어신호에 의해 지연시간을 가변으로 한다.

제7도는 지연회로의 구성을 도시한 도면으로써 1차 또는 2차의 APF(AII Pass Fllter)(201)∼(203)을 여러개 종속접속하고, 베셀특성을 갖게 하는 것에 의해 지연특성이 균일한 지연회로가 구성된다.

제8도는 1차의 APF의 구성예로 가변 Gm 앰프(301),(302), 용량(303),(304)로 구성된다. 이 회로의 전달함수 T(s)는

로 되고 ω=2×Gm/C로 위상이 90도 지연된다.

또, 상기에 있어서, S는 변수, C는 상기 (303), (304)의 용량값을 나타내고, 또 가변 Gm 은 가변 Gm 앰프(301) 및 (302)의 각각의 콘덕턴스를 나타낸다.

제9도는 2차의 APF의 구성예를 도시한 도면으로써, 가변 Gm 앰프(401)∼(404) 및 용량(405)∼(408)에 의해서 구성된다.

그리고, 이 회로의 전달함수 T(s)는

또, 상기 식에 있어서,ωt 및 Q는 다음과 같고, 또 상기 Q는 필터의 Q계수를 나타낸다. 또,ω=ωt로 의상이 180도 지연된다.

제10도는 가변 Gm 앰프를 도시한 도면으로써, 바이폴라트랜지스터(501)∼(506), 전류원(507)∼(511), 저항(512)로 구성된다. 이 회로의 콘덕턴스 Gm은

(여기에서, Re는 저항(512)의 저항값을 나타낸다)로 나타낼 수 있고, 전류원(509)의 전류 I₂또는 전류원(507),(508)의 전류 I₁을 제어하는 것에 의해 Gm을 조정할 수 있다.

제11도는 PLL(103)의 구성을 도시한 도면이다. PLL회로는 참조용 1차 APF(601), 승산기(602), 루프필터(603)으로 구성되고, 신호처리용 APF(604)와 동일 칩상에 구성된다. 참조용 1차 APF(601)은 라이트클럭신호(110)을 입력하고, 승산기(602)는 참조용 1차 APF(601)의 출력과 라이트클럭신호(110)을 입력으로 한다. 승산기(602)의 출력은 라이트클럭신호(110)과 참조용 1차 APF(601)의 출력신호의 위상차가 90도로 될때 직류성분은 0으로 된다. 루프필터(603)은 승산기(602)의 출력을 입력으로 하고, 승산기(602)의 출력신호의 직류성분을 추출하여 그것을 제어신호로 해서 출력하고, 제어신호에 의해 참조용 1차 APF(601) 및 신호처리용 APF(604)의 ω를 제어한다. PLL회로(103)이 이와 같은 동작을 하는 것에 의해 참조용 1차 APF(601) 및 신호처리용 APF(604)를 구성하는 소자가 불안정해도 ω는 라이트클럭신호(110)의 주파수의 2π배로 같게 되고 APF의 위상특성도 소자편차에 영향받지 않게 된다. 또, 제7도와 같이 구성되는 지연회로에 있어서, 지연회로를 구성하는 APF를 제11도에 도시한 PLL회로로 제어하는 것에 의해 각 APF의 위상특성은 소자편차에 영향받지 않고, 지연회로의 지연특성도 소자편차의 영향을 받지 않고 라이트클럭신호(l10)의 주파수 f로 결정된다.

제12도는 PLL회로(103)의 다른 구성을 도시한 도면이다. PLL회로(103)은 참조용 2차 APF(701), 인버터(702), 비교기(703),(704), 주파수 위상비교기(705), 차치펌프(706), 루프필터(707)로 구성되고, 신호처리용 APF(604)와 동일칩상에 구성된다. 참조용 2차 APF(701) 및 인버터(702)는 라이트클럭신호(110)을 입력으로 하고, 주파수 위상비교기(705)는 참조용 2차 APF(701)의 출력을 비교기(703)으로 인도하여 펄스화한 신호와 인버터(702)의 출력신호를 비교기(704)로 인도하여 펄스화한 신호를 입력으로 한다. 라이트클럭신호(110)과 참조용 2차 APF(701)의 출력신호의 위상차가 180도 어긋났을때 인버터(702)의 출력신호와 참조용 2차 APF(701)의 출력신호의 위상차가 0으로 된다. 주파수 위상비교기(705)는 2개의 입력신호의 위상차에 대응한 시간만 위상진행상태를 나타내는 INC(lncremem) 신호 또는 위상지연상태를 나타내는 DEC(Decrement) 신호를 출력한다. 차지핌프(706)은 INC 신호를 받으면 그 시간만 루프필터(707)에 대해서 일정전류로 차지동작을 실행한다. 역으로 DEC 신호를 받으면 그 시간만 루프필터(707)에 대해서 일정전류의 디스차지동작을 실행한다. 루프필터(707)은 이 차지, 디스차지동작을 적분해서 제어신호를 출력하고, 이 제어신호에 의해서 참조용 2차 APF(701) 및 신호처리용 APF(604)의 ω를 제어한다. PLL회로(103)이 이와 같은 동작을 하는 것에 의해 참조용 2차 APF(701)의 ω는 APF를 구성하는 소자편차에 관계없이 라이트클럭신호(110)의 주파수의 2π배로 설정된다. 또, 신호처리용 APF(604)와 PLL회로(103)은 동일 칩상에 구성되므로, 참조용 APF(701)과 신호처리용 APF(604)의 소자편차가 같게 되므로, 신호처리용 APF(604)의 ω도 소자편차의 영향을 받지 않는다

제13도는 주파수신서사이저(102)의 구성을 도시한 도면이다. 주파수신서사이저(102)는 발진기(801), 분주기(802),(803), 위상비교기(804), 저역필터(805), VCO(Voltage Controlled Oscillator)(806), 레지스터(101)로 구성된다.

분주기(802)는 발진기(801)에서 만들어지는 주파수 f1의 클럭신호를 레지스터(101)의 설정값에 따라 M분주하여 주파수 f1/M의 신호를 출력한다. 분주기(803)은 VCO(806)이 츨력하는 주파수 f0의 신호를 레지스터(101)의 설겅값에 따라서 N분주하여 주파수 f0/N의 신호를 출력한다. 위상비교기(804)는 주파수 f1/M의 신호와 주파수 f0/N의 신호의 위상을 비교하여 위상차에 따른 신호를 출력한다. 저역필터(805)는 위상비교기(804)의 출력신호를 입력으로 하고, 제어신호를 출력으로 한다. VCO(806)은 제어신호에 따라 그 출력인 라이트클럭신호(110)의 주파수 f0을 변화시킨다 주파수신서사이저회로(102)가 이와 같이 동작하는 것에 의해 주파수 f0/N의 신호와 주파수 f1/M의 신호가 동기하여 주파수 f0=(N/M)f1의 라이트클럭신호(110)이 얻어진다.

제14도는 제6도의 회로에 레지스터(901)∼(904), DAC(905)∼(908)을 부가한 것이다. 이 회로는 PLL(l03)의 출력신호인 제어신호를 여러개의 독립된 레지스터의 설정값으로 제어하는 것에 의해 지연회로(111)∼(114)의 지연시간을 각각 독립적으로 설정할 수 있다.

제15도는 제6도의 회로에 고조파잡음용의 프로그래머블필터(l001)을 부가한 파형정형회로의 구성을 도시한 도면이다. 자기디스크에 있어서 전송속도에 의해 레지스터(101)의 값이 설정되고, 레지스터(101)의 설정값에 따라서 주파수신서사이저(102)는 특정한 주파수의 라이트클럭신호(110)을 출력한다. PLL(103)은 라이트클럭신호(1l0)을 모니터해서 제어신호를 출력하고, 이 제어신호에 의해 트랜스버설회로(104)의 지연특성 및 필터(1001)의 차단주파수를 제어하는 구성이다. 이 회로에서는 필터(1001)도 PLL회로(103), 트랜스버설회로(104)와 동일 칩상에 구성하는 것에 의해 필터(1001)의 차단주파수는 필터(1001)을 구성하는 소자편차에 관졔없이 라이트클럭신호(110)의 주파수로 결정된다.

제16도는 1차 프로그래머블 LPF의 회로를 도시한 도면이다. 제16도는 가변 Gm(1101), (1102), 용량(1103),(1104)로 구성되고, 차단주파수는

로 표시된다. 또, 여기에서, Gm은 가변 Gm 앰프의 콘덕턴스를 나타낸다.

제17도는 2차 프로그래머블 LPF의 회로를 도시한 도면이다. 제17도는 가변 Gm 앰프(120l)∼(1204), 용량(1205) ∼(1208)로 구성되 고, 차단주파수는

로 표시된다.

제18도는 제15도의 시스템에 레지스터(1301),(1302), DAC(1303),(1304)를 부가한 것으로써, 트랜스버설회로의 지연시간 및 필터의 차단주파수를 독립해서 제어하는 것을 특징으로 한다.

제19도는 본 발명의 트랜스버설형 파형등화회로(1510)을 사용한 자기디스크시스템의 구성을 도시한 도면으로써, 디스크원반(1512), 헤드(1501), 신호의 증폭을 실행하는 리드/라이트앰프(l502), 신호처리부(1511), VCM(Voice Coil Motor)(1513), 기계적 제어부(1514), 데이타의 제어를 실행하는 HDC(1505), I/F(Interface)(1507)의 제어를 실행하는 CPU(1506), 데이타의 수수를 실행하는 I/F(1507), 데이타의 처리를 실행하는 호스트(1508), 또 상술한 PLL회로(1515) 및 신서사이저(1516)으로 구성한다. 신호처리부(1511)은 리드한 신호에서 코드펄스를 생성하는 파형정형회로(1509), 파형등화회로(1510), 코드펄스에 동기한 클럭을 생성하는 데이타분리기(1503), 기록부호로의 부호화/복호화를 실행하는 인코더/디코더(1504)로 구성된다.

또, 이하 본 발명의 제2의 실시예를 제20도∼제24도에 의해 설명한다.

제20도는 본 발명의 제2의 실시예의 개략을 도시한 도면이다. 제20도의 회로는 레지스터 A(101), 프로그래머블필터(1601), 신서사이저(102), 위상동기회로(PLL)(1603)으로 구성되는 자기디스크장치에 있어서의 CDR 대웅 프로그래머블필터 시스템이다.

레지스터 A(101)은 자기디스크의 전송속도에 따라서 어떤 값으로 설정되고 신서사이저니(102)는 레지스터A(101)에 설정된 값을 리드하고 주파수 f0의 라이트클럭신호(110)을 발생한다. PLL회로(1603)은 라이트클럭신호(110)을 입력하고, 필터(1601)의 차단주파수를 제어하는 제어신호(1602)를 출력하고, 제어신호(1602)에 의해 필터(1601)의 차단주파수를 제어한다. 주파수신서사이저(102)는 제13도에 도시한 거괴 마찬가기로 구성된다.

제21도에 제20도의 PLL(1603)의 구성예를 도시한다. 제21도의 회로는 참조용 2차필터(1701) 승산기(1702), 루프필터(1705)로 구성된다. 참조용 2차필터(1701)은 신호처리용 필터(16001)과 마찬가지로 차단주파수 가변의 프로그래머블필터로 구성한다.

참조용 2차필터(1701)은 라이트클럭신호(110)을 입력하고, 신호(110)보다 위상이 θ만큼 어긋난 신호(1703)을 출력한다. 승산회로(1702)는 신호(110)과 신호(1703)을 승산하여 신호(1704)를 출력한다. 신호(1704)의 직류성분은 신호(1703)과 신호(110)의 위상차 θ가 90도일 때만 0으로 되고, 그것 이외인 경우는 직류성분이 존재한다. 루프필터(1705)는 신호(1704)의 직류성분을 추출하고 제어신호(1602)를 출력한다. 참조용 2차필터(1701)은 제어신호(1602)에 따라 차단주파수를 변화시킨다. PLL회로기 이와 같이 동작하는 것에 의해 참조용 2차필터의 차단주파수는 라이트클럭신호(110)의 주파수 f0과 같게 된다. PLL회로(1603}은 제어신호(1602)를 출력하고, 제어신호(1602)로 신호처리용 필터(1601)의 차단주파수를 제어한다.

제22도에 제20도의 PLL회로(1603)의 다른 구성예를 도시한다. 제22도의 회로는 승산기(1803), 루프필터(1805), 참조용 1차필터(1801), 감쇠기(1806), 가산기(1802)로 구성된다. 참조용 1차필터(1801)은 신호처리용 필터(1601)과 마찬가지로 차단주파수 가변의 프로그래머블필터로 구성한다.

참조용 1차필터(1801)은 라이트클럭신호(110)을 입력하고, 신호(110)보다 위상이 θ만큼 지연된 신호(1804)를 출력한다. 감쇠기(1806)은 라이트클럭신호(110)을 입력하고 신호(110)을 1/2배로 해서 출력한다. 가산기(1802)는 신호(1804)와 감쇠기(l806)의 출력을 가산한다. 승산기(1803)은 가신기(1802)의 출력과 라이트클럭신호(110)을 승산하여 신호(1807)을 출력한다. 신호(1807)의 직류성분은 신호(1804)와 신호(110)의 위상차θ가 45도일 때만 0으로 되고, 그것 이외인 경우는 직류성분이 존재한다. 루프필터(1805)는 신호(1807)의 직류성분을 추출하고 제어신호(1602)를 출력한다. 참조용 1차필터(1801)은 제어신호(1602)에 따라 차단주파수를 변화시킨다. PLL회로가 이와 같이 동작하는 것에 의해 참조용 1차필터의 차단주파수는 라이트클럭신호(110)의 주파수 f0과 같게 된다. PLL회로(1603)은 제어신호(1602)를 출력하고 제어신호(1602)로 신호처리용필터(1601)의 차단주파수를 제어한다.

제23도는 제20도의 필터시스템에 앰프(1901)이 부가된 도면이다. 앰프(1901)은 PLL회로(1603)의 출력인 제어신호(1602)를 K배로 하고 앰프(1901)의 출력신호로 신호처리용 필터(1601)의 차단주파수를 제어한다. 앰프(190l)로 제어신호(1602)를 K배로 하는 것에 의해, 신호처리용 필터(1601)의 차단주파수를 주파수신서사이저(102)의 출력신호 주파수의 K배로 설정할 수 있다.

제24도는 제20도의 필터시스템에 DAC(2001)의 부가된 도면이다. DAC(2001)은 PLL회로(1603)의 출력인 제어신호(1602)를 모니터하고 레지스터 A(101)의 설정에 따른 제어신호(2002)를 출력한다. 제어신호(2002)로 신호처리용 필터(1601)의 차단주파수를 제어한다. DAC(2001)이 제어신호(1602)를 레지스터 A(101)의 설정에 따른 배율로 하므로 신호처리용 필터(1601)의 차단주파수는 주파수신서사이저(102)의 출력신호 주파수의 전송속도에 따른 배율로 된다.

또, 제19도의 트랜스버설형 파형등화회로(1510) 대신에 본 발명의 프로그래머블필터를 사용하면 마찬가지로 자기디스크시스템을 구성할 수 있다.

본 발명에 의하면 CDR 대응 자기디스크장치에 있어서 전송속도의 변화에 대해 최소한의 레지스터 설정으로 라이트클럭, 트랜스버설회로의 지연시간을 원하는 값으로 설정할 수 있다.

또, 트랜스버설회로와 동일 칩상에 구성된 PLL회로에 의해 지연회로를 제어하기 때문에 소자편차에 의한 지연시간의 편차를 억제하는 것이 가능하게 된다.

또, 본 발명에 의하면 CDR 대응 파형등화회로의 회로규모를 작게할 수 있다.

Claims

자기디스크상의 데이타의 리드/라이트를 실행하는 기구 및 그 제어회로, 상기 데이타의 전송속도에 따른 주파수의 제1의 클럭신호를 발생시키는 주파수신서사이저, 상기 제l의 클럭신호의 주파수에 따라 제어신호를 발생시키는 위상동기회로, 상기 제어신호에 따라서 원신호의 파형을 등화해서 등화신호를 출력하는 파형등화회로, 상기 등화신호에서 코드펄스를 생성하는 파형정형회로, 상기 코드펄스에 동기한 제2의 클럭신호를 생성하는 데이타분리기, 상기 제2의 클럭신호에 의해 상기 코드펄스의 복호화를 실행하는 복호화회로 및 상기 제1의 클럭신호에 의해 기록데이타의 복호화를 실행하는 복호화회로를 갖는 자기디스크시스템.
제1항에 있어서, 상기 파형등화회로는 상기 제어신호에 의해 지연시간을 임의로 설정하는 여러개의 가변지연회로 및 상기 여러개의 가변지연회로의 출력을 가산해서 출력하는 가사니를 구비하는 트랜스버설회로인 자기디스크시스템.
제2항에 있어서, 상기 여러개의 가변지연회로의 각각에 그 지연시간을 독립적으로 설정하는 레지스터 및 DAC를 부가시킨 자기디스크시스템.
제1항에 있어서, 상기 제1의 클럭신호에 의해 차단주파수가 제어되는 프로그래머블필터를 상기 파형 등화회로에 부가시킨 자기디스크시스템.
제4항에 있어서, 상기 파형등화회로의 지연시간 및 상기 프로그래머블필터의 차단주파수를 독립적으로 제어하는 제2의 제어신호를 상기 제어신호의 모니터 및 설정값에 따라서 발생하는 DAC를 부가시킨 자기디스크시스템.
제1항에 있어서, 상기 파형등화회로는 상기 제어신호에 의해 차단주파수를 임의로 설정하는 프로그래머블필터인 자기디스크시스템.
제6항에 있어서, 상기 차단주파수를 상기 제1의 클럭신호의 주파수의 K배로 설정하는 앰프를 부가시킨 자기디스크시스템.
제6항에 있어서, 상기 차단주파수를 상기 제1의 클럭신호의 전송속도에 따른 배율로 설정하는 DAC를 부가시킨 자기디스크시스템.
제1항에 있어서, 적어도 상기 주파수신서사이저, 상기 위상동기회로 및 상기 파형등화회로는 동일한 반도체집적회로상에 마련된 자기디스크시스템.
원신호의 전송속도에 따라서 임의의 주파수의 신호를 발생시키는 주파수신서사이저, 상기 주파수신서사이저의 출력신호의 주파수에 따라서 제어신호를 발생시키는 위상동기회로, 상기 제어신호에 의해 원신호를 임의의 지연시간만큼 지연시키는 여러개의 가변지연회로 및 상기 여러개의 가변지연회로의 출력을 가산해서 출력하는 가산기를 동일한 반도체집적회로상에 구비하는 파형등화장치.
제10항에 있어서, 상기 여러개의 가변지연회로의 각각에 그 지연시간을 독립적으로 설정하는 레지스터 및 DAC를 부가시킨 파형등화장치.
제11항에 있어서, 상기 주파수신서사이저의 출력신호에 의해 차단주파수가 제어되는 프로그래머블필터를 부가시킨 파형등화장치.
제12항에 있어서, 상기 파형등화회로의 지연시간 및 상기 프로그래머블필터의 차단주파수를 독립적으로 제어하는 제2의 제어신호를 상기 제어신호의 모니터 멎 설정값에 따라서 발생하는 DAC를 부가시킨 파형등화장치.