JPH06176499A

JPH06176499A - 信号処理回路

Info

Publication number: JPH06176499A
Application number: JP32693192A
Authority: JP
Inventors: Terumi Takashi; 輝実高師; Akihiko Hirano; 章彦平野; Kazunori Iwabuchi; 一則岩渕; Hideyuki Yamakawa; 秀之山川; Yoshiteru Ishida; 嘉輝石田; Minoru Kosuge; 稔小菅
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-07
Filing date: 1992-12-07
Publication date: 1994-06-24

Abstract

(57)【要約】（修正有）【目的】高速デジタル信号処理用振幅制御ＡＧＣ／ＶＦ
Ｏに関し、並列接続したＡ／Ｄのサンプル値を使用し
て、Ａ／Ｄのサンプリング周波数を低減でき、Ａ／Ｄの
許容動作速度の低減、消費電力低減、回路の簡単化等を
図る。【構成】与えられた入力アナログ信号をデジタル信号に
変換する複数個のアナログ／デジタル変換手段と、各ア
ナログ／デジタル変換手段により、入力信号を予め定め
られた時間間隔にてサンプリングするためのサンプリン
グクロックを生成するクロック生成手段と、サンプリン
グデータの振幅値を一定にする振幅制御手段とを有して
構成される信号処理回路において、各アナログ／デジタ
ル変換手段と、前記クロック生成手段および振幅制御手
段は、各アナログ／デジタル変換手段から出力されるサ
ンプリングデータを時分割で、前記クロック生成手段お
よび振幅制御手段に入力せしめる並直列変換手段で接続
された構成が考えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気ディスク、磁気テ
ープ等に使用されるビタビ弁別方式等に関する信号処理
技術であり、特に、Ａ／Ｄ（「アナログ・デジタル変換
器」を、以下このように記載する）を複数個備え、サン
プリング周波数の低減を可能にする振幅制御ＡＧＣ／Ｖ
ＦＯの性能向上の技術に関する。

【０００２】

【従来の技術】従来の磁気ディスク、磁気テープ装置等
のコンピュータ用磁気記憶装置においては、コンピュー
タ本体の軽量化・小型化の影響をうけ、小型かつ大容量
の記憶装置の提供が強く望まれている。かかる記憶装置
の小型化、大容量化を実現するためには、信号処理回路
の高性能化が必須であり、近年においては、信号処理回
路は、従来のアナログ信号処理回路から、高精度な信号
検出が可能なデジタル信号処理回路によるものが多く見
られるようになってきた。磁気記録装置におけるデジタ
ル信号処理方式に関しては、例えばＩＢＭ社等から発表
されており、「Signal Processing for High-Density D
igital MagenticRecording」（CH2704-5/89/0000/1091/
$01.00,1989 IEEE）等の文献にて代表的な信号処理回路
が記載されている。このような文献に基づいて、従来の
ビタビ弁別方式のデジタル信号処理回路の構成例につい
て、図１１を参照して説明する。例えば、ビタビ弁別方
式のデジタル信号処理回路は、アナログ信号をデジタル
データに変換するＡ／Ｄ６０と、入力信号の振幅変動を
吸収し、信号振幅を一定にするＡＧＣ（Automatic Gain
control Amplifier）１と、Ａ／Ｄ６０のサンプリング
クロックを生成するＶＦＯ（Variable Frequency Oscil
lator)９、分周器１４、セレクタ１７および、記録デー
タについて予め定められている時間関係を使用して弁別
するビタビ弁別器１５、１６を有して構成される。さら
に、ＡＧＣ１は、振幅検出器２、Ｄ／Ａ（「デジタル・
アナログ変換器」のことを以下このように記載する）
３、フィルタ４およびＶＧＡ５を有して構成され、ま
た、ＶＦＯ９は、位相検出器１０、Ｄ／Ａ１１、フィル
タ１２およびＶＣＯ１３を有して構成される。また、Ａ
ＧＣ１、ＶＦＯ９は、Ａ／Ｄ６０のサンプルデータの値
を使用して信号振幅、および、サンプリングクロックの
位相を制御しており（以下「振幅制御ＡＧＣ／ＶＦＯ」
と称する）、デジタル信号処理を行う際の制御誤差の低
減を図っている。ＡＧＣ１は、振幅検出器２、Ｄ／Ａ
３、フィルタ４、ＶＧＡ（Variable GainAmplifier）５
を有して、一巡の閉ループ制御系を構成し、振幅が一定
になるようにＶＧＡゲイン制御電圧を制御する構成とな
っている。具体的には、振幅検出器２により、サンプル
データの値から振幅誤差を算出し、Ｄ／Ａ３、フィルタ
４により、ＶＧＡゲイン制御信号のフィルタリング処理
を行い、ＶＧＡ５にて入力信号に一定のゲイン（利得
値）を乗じることにより信号振幅の制御を行っている。
また、同様に、ＶＦＯ９は、位相検出器１０により、Ａ
／Ｄのサンプルデータの値から位相誤差を求め、Ｄ／Ａ
（「デジタル・アナログ変換器」と称する）１１、フィ
ルタ１２により位相誤差のフィルタリング処理を行い、
さらに、ＶＣＯ(Voltage control Oscillator)１３でサ
ンプリングクロックを生成することで、入力信号に同期
したサンプリングクロックを生成している。さて、ＡＧ
Ｃ１に備えられた振幅検出器２は、図１２に示すよう
に、量子化器２１にて、サンプルデータの値から目標値
を生成し、減算器２２、乗算器２３により、サンプルデ
ータ値と目標値との誤差を求め、遅延回路６１および加
算器２７を用いることにより誤差信号の移動平均を求
め、Ｄ／Ａ３へと出力する。また、ＶＦＯの位相検出器
１０は、図１３に示すように、量子化器４１でサンプル
データ値の仮り判定を行い、遅延回路６２、６３、乗算
器４３、４４、減算器４５を使用して、２点のサンプル
値から位相誤差を検出する。なお、動作の詳細について
は、上記文献等に記載されている。かかる振幅制御ＡＧ
Ｃ／ＶＦＯによって、サンプリングされたデジタルデー
タ（いわゆるサンプル値）は、偶数番目、奇数番目のサ
ンプル値ごとに設けられた、２系統のビタビ弁別器１
５、１６により弁別され、セレクタ１７を介して、再生
データとして出力される。２つのビタビ弁別器１５、１
５は、分周器１４によって生成されるＳＣＬＫの２分周
クロック（クロックＣＬＫＰおよびクロックＣＬＫＮ）
で動作しており、信号処理回路全体の動作速度の高速化
を図っている。これらの動作タイミングを、図１４に示
す。この図に示すような入力信号が、信号処理回路に入
力された場合には、ＶＦＯ９は、入力信号上に記号”
●”で示した点をサンプリングするように、制御を行な
い、入力信号に同期したＶＣＯクロック（クロックＳＣ
ＬＫ）を生成する。

【０００３】生成したクロックＳＣＬＫを使用して、Ａ
／Ｄ６０は、入力信号をサンプリングし、例えばＳＣＬ
Ｋの立ち上がりで、サンプルデータを出力する。ビタビ
弁別器１５、１６は、ＳＣＬＫの２分周クロックである
クロックＣＬＫＰ、クロックＣＬＫＮ（各々のクロック
は互いに逆相である）の立ち上がりのエッジで、サンプ
ルデータの値を取り込み、所定時間後にビタビ弁別出力
として信号ＶＡ、および信号ＶＢを出力する。セレクタ
１７は、クロックＣＬＫＰが”Ｈ”（デジタル信号での
ハイレベルを、以下この様に記す）の時には、信号ＶＡ
を、”Ｌ”（デジタル信号でのローレベルを、以下この
様に記す）の時は、信号ＶＢを選択して出力し、シリア
ル信号にて、再生データを生成する。以上説明してきた
ように、従来の信号処理回路は、Ａ／Ｄのサンプルデー
タ値を使用して、デジタル信号処理を行う際の制御誤差
を低減し、また、ビタビ弁別器により、信号に含まれる
情報すべてを使用して、再生信号の正確さを保持してい
た。

【０００４】

【発明が解決しようとする課題】上記、従来技術におい
ては、信号処理の高速化を図るため、一般に、信号処理
が複雑なビタビ弁別器の動作クロック周波数を低減させ
るように回路構成を行なっている。しかしながら、現在
の磁気記録装置では、より一層のデータ転送の高速化が
要求されており、その結果、信号処理回路全体の動作の
高速化を図る必要がある。この場合、特に問題となるの
が、Ａ／Ｄであり、高速かつ高精度な信号処理機能を有
する回路が実現できず、デジタル信号処理の高速化実現
の妨げになっている。例えば、Ａ／Ｄの高速動作を達成
するためには、図１５に示すようなＡ／Ｄの並列接続に
より達成することが知られている。各Ａ／Ｄのサンプリ
ングクロック、ＣＬＫＰ、ＣＬＫＮは、基準となるサン
プリングクロックＳＣＬＫを２分周したものであって、
各Ａ／Ｄは、サンプリングクロック、ＣＬＫＰ、ＣＬＫ
Ｎの立上りエッヂにてアナログ信号をデジタル信号に変
換する。このような並列接続されたＡ／Ｄは、出力され
るデジタル信号が複数種類存在し、また、各デジタル値
は出力タイミングが異なるため、従来例で述べた振幅制
御ＡＧＣ／ＶＦＯと直接接続できないことになる。本発
明の目的は、Ａ／Ｄを並列接続した高速デジタル信号処
理回路における振幅制御ＡＧＣ／ＶＦＯの構成手段を提
供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、以下の手段が考えられる。与えられた入力アナログ
信号をデジタル信号に変換する複数個のアナログ／デジ
タル変換手段と、各アナログ／デジタル変換手段によ
り、入力信号を予め定められた時間間隔にてサンプリン
グするためのサンプリングクロックを生成するクロック
生成手段と、サンプリングデータの振幅値を一定にする
振幅制御手段とを有して構成される信号処理回路におい
て、各アナログ／デジタル変換手段と、前記クロック生
成手段および振幅制御手段は、各アナログ／デジタル変
換手段から出力されるサンプリングデータを時分割で、
前記クロック生成手段および振幅制御手段に入力せしめ
る並直列変換手段で接続された手段である。また、与え
られた入力アナログ信号をデジタル信号に変換する複数
個のアナログ／デジタル変換手段と、各アナログ／デジ
タル変換手段により、入力信号を予め定められた時間間
隔および順序にてサンプリングするための、サンプリン
グクロックを生成するクロック生成手段と、サンプリン
グデータの振幅値を一定にする振幅制御手段とを有して
構成される信号処理回路において、全てのアナログ／デ
ジタル変換手段と、前記振幅制御手段が、信号線で接続
されている手段でもよい。また、与えられた入力アナロ
グ信号をデジタル信号に変換する複数個のアナログ／デ
ジタル変換手段と、各アナログ／デジタル変換手段によ
り、入力信号を予め定められた時間間隔および順序にて
サンプリングするための、サンプリングクロックを生成
するクロック生成手段と、サンプリングデータの振幅値
を一定にする振幅制御手段とを有して構成される信号処
理回路において、複数存在するアナログ／デジタル変換
手段のうちの任意の１つと、前記振幅制御手段が、信号
線で接続されている手段も考えられる。さらに、与えら
れた入力アナログ信号をデジタル信号に変換する複数個
のアナログ／デジタル変換手段と、各アナログ／デジタ
ル変換手段により、入力信号を予め定められた時間間隔
および順序にてサンプリングするための、サンプリング
クロックを生成するクロック生成手段とを有して構成さ
れる信号処理回路において、全てのアナログ／デジタル
変換手段と、前記クロック生成手段が、信号線で接続さ
れている構成でも良い。また、与えられた入力アナログ
信号をデジタル信号に変換する複数個のアナログ／デジ
タル変換手段と、各アナログ／デジタル変換手段によ
り、入力信号を予め定められた時間間隔および順序にて
サンプリングするための、サンプリングクロックを生成
するクロック生成手段とを有して構成される信号処理回
路において、複数存在するアナログ／デジタル変換手段
のうちの任意の１つと、前記クロック生成手段が、信号
線で接続されている手段でも良い。さらに、与えられた
入力アナログ信号をデジタル信号に変換する複数個のア
ナログ／デジタル変換手段と、各アナログ／デジタル変
換手段により、入力信号を予め定められた時間間隔およ
び順序にてサンプリングするための、サンプリングクロ
ックを生成する複数のクロック生成手段とを有して構成
される信号処理回路において、各アナログ／デジタル変
換手段には、１個のクロック生成手段が備えられている
構成も考えられる。

【０００６】

【作用】以下、作用について説明する。複数のＡ／Ｄを
並列接続する構成を考える。そして、基準クロックを分
周し、該分周クロックを各々のＡ／Ｄのサンプリングク
ロックとして使用する。またこの際、複数のＡ／Ｄのサ
ンプルデータの出力タイミングを調整し、該データが所
定の位相差を有して出力されるようにクロックの生成を
行なう。さらに、サンプリングされたデータを時分割
し、振幅制御手段である振幅制御ＡＧＣ、および、クロ
ック生成手段である振幅制御ＶＦＯに入力せしめる。振
幅制御ＡＧＣは、入力信号の振幅を一定にするように、
信号振幅を制御し、振幅制御ＶＦＯは、上述したような
入力信号に同期したサンプリングクロックを生成する。
振幅制御ＡＧＣ／ＶＦＯの出力信号は、例えばビダビ弁
別器を介して、再生データとして外部に出力されること
になる。このように、複数のＡ／Ｄを使用して振幅制御
ＡＧＣ／ＶＦＯの制御を行ない、Ａ／Ｄのサンプリング
周波数を低減することが可能となる。また、該振幅制御
ＡＧＣ／ＶＦＯには、所定の位相差を有して発生するＡ
／Ｄのサンプルデータの値に基ずいて、信号振幅および
サンプリングクロックの位相を制御できるに、論理回路
等を用いて構成しておけば良い。

【０００７】

【実施例】以下、本発明の実施例を、図面を参照して説
明する。なお、説明の都合上、Ａ／Ｄを、偶数番目、奇
数番目のサンプルデータに対し一個ずつ設けた構成を例
にとり説明する。図１は、本発明にかかる振幅制御ＡＧ
Ｃ／ＶＦＯの一実施例を示す構成図である。本実施例
は、アナログ信号をデジタルデータに変換するＡ／Ｄ
６、およびＡ／Ｄ７と、入力信号の振幅変動を吸収し、
信号振幅を一定にするＡＧＣ１と、Ａ／Ｄ６、７のサン
プリングクロックを生成するＶＦＯ９、セレクタ１７お
よび、ビタビ弁別器１５、ビタビ弁別器１６を有して構
成される。これらの構成要素は、各種論理素子、トラン
ジスタ、各種Ｃ−ＭＯＳ等の電子デバイスにて実現でき
る。さらに、ＡＧＣ１は、振幅検出器２、Ｄ／Ａ３、フ
ィルタ４およびＶＧＡ５を有して構成され、また、ＶＦ
Ｏ９は、位相検出器１０、Ｄ／Ａ１１、フィルタ１２、
ＶＣＯ１３および分周器１４を有して構成される。ま
た、ＡＧＣ１、ＶＦＯ９は、Ａ／Ｄ６、およびＡ／Ｄ７
のサンプルデータの値を使用して信号振幅、および、サ
ンプリングクロックの位相を制御しており、デジタル信
号処理を行う際の制御誤差の低減を図っている。なお、
Ａ／Ｄ６、７は並列に接続されており、Ａ／Ｄ６は、偶
数番目のサンプルデータの量子化を行い、Ａ／Ｄ７は、
奇数番目のサンプルデータの量子化を行う。また、セレ
クタ８は、Ａ／Ｄ６およびＡ／Ｄ７の出力データのサン
プル値を、分周器１４から出力されるクロックＣＬＫＰ
にて選択して出力するものである。他の構成要素は、図
１１で示した手段と同一の機能を有し、ここでは再度言
及しない。次に、セレクタ８の動作タイミングを、図２
に示す。今、入力信号上のサンプリング点”●”を”
Ａ”、”Ｂ”、”Ｃ”、”Ｄ”とすると、Ａ／Ｄ６
は、”Ａ”、”Ｃ”のサンプリング点を、ＣＬＫＰの立
ち上がりエッジで、また、Ａ／Ｄ７は、”Ｂ”、”Ｄ”
のサンプリング点をＣＬＫＮの立ち上がりエッジで、各
々サンプリングする。ここで、Ａ／Ｄ６のサンプルデー
タ出力タイミングは、Ａ／Ｄ７に対して、クロックＳＣ
ＬＫの１クロック分だけ進んでいる。セレクタ８は、ク
ロックＣＬＫＰ（クロックＳＣＬＫの逆相である）が”
Ｈ”の時、Ａ／Ｄ６のサンプルデータを、また”Ｌ”の
時、Ａ／Ｄ７のサンプルデータを出力するため、振幅検
出器２および位相検出器１０の入力端には、サンプルデ
ータ”Ａ”、”Ｂ”、”Ｃ”、”Ｄ”が順番に送られ
る。この結果、振幅制御ＡＧＣ１と振幅制御ＶＦＯ９
は、従来と同一の回路構成で実現でき、さらにＡ／Ｄの
サンプリング周波数の大幅な低減を図ることができ、Ａ
／Ｄの消費電力の低減も図ることが可能である。次に、
本発明の他の振幅制御ＡＧＣの実施例を図３に示す。

【０００８】上記の実施例では、従来からある公知の振
幅検出器を用いるため、外部にセレクタ８を設けた構成
としたが、セレクタ８が直列に設けられているため、Ａ
／Ｄ６、およびＡ／Ｄ７の出力から、Ｄ／Ａ３までの信
号遅延時間が大きく、Ｄ／Ａ３でのセットアップ時間を
満たさない可能性があり、高速動作できない場合も有
る。そこで、図３に示すような、Ａ／Ｄ６、Ａ／Ｄ７の
サンプルデータ値から直接、振幅誤差を求めるための振
幅検出器２０を設けることで、高速動作可能な振幅制御
ＡＧＣを実現できる。具体的には、Ａ／Ｄ６およびＡ／
Ｄ７の出力信号を、直接振幅検出器２０に、入力するよ
うにした構成である。ここで、一般に、振幅検出器内に
て行なわれる演算処理に用いる演算式を次式に示す。

【０００９】（振幅検出器出力）＝A(k)・（X(k)−A(k)）＋A(k-1)・（X(k-1)−A(k-1)） …（式１）ただし、Ａは、量子化器の出力値、Ｘは、Ａ／Ｄの出力
値を示している。かかる制御を行う場合、現時刻のＡ
(k)、Ｘ(k)と、１サンプル前のＡ(k-1)、Ｘ(k-1)のデー
タが必要であるが、Ａ／Ｄ６を偶数番目データサンプル
用、Ａ／Ｄ７を奇数番目データサンプル用として分けて
設けた場合、各時刻において、偶数番目データサンプル
時は、奇数番目のサンプルデータが、逆に、奇数番目デ
ータサンプル時は、偶数番目のサンプルデータが１サン
プル前の数値となるため、図４に示すように、振幅検出
器２０を構成すればよい。すなわち、振幅検出器２０
は、偶数番目のサンプルデータの振幅誤差を求める量子
化器２１と、減算器２２と、乗算器２３と、奇数番目の
サンプルデータの振幅誤差を求める量子化器２４と、減
算器２５と、乗算器２６とを有して構成される。これら
の構成要素は、各種論理素子、トランジスタ、各種Ｃ−
ＭＯＳ等の電子デバイスにて実現できる。乗算器２３お
よび乗算器２６からは、それぞれ演算結果として、Ａ
(k)・（Ｘ(k)−Ａ(k)）、Ａ(k-1)・（Ｘ(k-1)−Ａ(k-
1)）なる値を出力している。これら偶数、奇数の振幅誤
差の値を加算器２７を用いて加算することによって、
（式１）に示すような演算処理を行う振幅検出器を実現
できる。本実施例によれば、高速動作が可能な振幅検出
器が実現できることになる。また、本発明の他の振幅制
御ＡＧＣの一実施例を図５に示す。本実施例では、Ａ／
Ｄ７のサンプルデータの値から、振幅誤差を求めるため
の振幅検出器３０を設け、振幅検出器３０をクロックＣ
ＬＫＮで動作させる。具体的には、一方のＡ／Ｄの出力
信号のみを振幅検出器に入力する構成にて実現する。

【００１０】特に、振幅検出器３０は、図１２にて示す
構成と同一で良いが、クロック信号ＣＬＫＮを基準クロ
ックとして用いているため、振幅検出器の演算時間を従
来の２倍の長さまで許容でき、振幅制御ＡＧＣの演算時
間低減による信号処理の高速化が可能である。また、こ
の場合の振幅検出器内のける演算処理は、次式によって
行なわれる。

【００１１】（振幅検出器出力）＝A(k)・（X(k)−A(k)）＋A(k-2)・（X(k-2)−A(k-2)） …（式２）この式より、フィルタ４として、今までと同一のものを
使用した場合には、振幅制御ＡＧＣの引き込み時間（例
えば、振幅が変動している場合に、一定の振幅へと制御
するための時間）が増大するが、フィルタ４の定数を減
少させること（例えば、フィルタを構成するコンデンサ
の容量を所定値に設定すること等が考えられる）によ
り、同一の引き込み時間で制御できる。先の振幅制御Ａ
ＧＣの実施例の説明にて述べたのと同様に、第一の実施
例では、高速動作時において、振幅制御ＶＦＯのＡ／Ｄ
６、Ａ／Ｄ７に対するＤ／Ａ１１のセットアップ時間を
満足できない場合が生じる可能性が有る。これを解決す
るための振幅制御ＶＦＯの一実施例を図６に示す。本実
施例は、位相検出器４０が、Ａ／Ｄ６、Ａ／Ｄ７のサン
プル値から直接、位相誤差を求める手段であって、他の
構成要素は、図１に示す手段と同一機能を有する。具体
的には、Ａ／Ｄ６およびＡ／Ｄ７の出力信号を、位相検
出器に直接入力する構成にする。ここで、位相検出器内
で行なわれる演算処理における演算式を次式に示す。（位相検出器出力）＝Ａ(k)・Ｘ(k-1)−Ａ(k-1)・Ｘ(k) …（式３）ただし、Ａは、量子化器の出力値、Ｘは、Ａ／Ｄのサン
プルデータの値を示している。

【００１２】式３を満たし、Ａ／Ｄ６、Ａ／Ｄ７の出力
から直接、位相誤差を求めるための位相検出器４０は、
例えば、図７に示す構成にて実現できる。量子化器４１
は、偶数番目のサンプルデータの量子化を行い、さらに
量子化器４２は、奇数番目のサンプルデータの量子化を
行っており、偶数番目のサンプルデータの位相検出を行
なう場合と、奇数番目のサンプルデータの位相検出を行
う場合に応じて、各Ａ／Ｄ、量子化器は、図８に示すよ
う異なる数値を出力する。このように、異なるサンプル
値を使用して、式３に示す演算を行うには、偶数番目の
サンプルデータで、乗算器４３、乗算器４４、減算器４
５を使用し処理した演算結果を直接、また、奇数番目の
サンプル時には、該演算結果に符号反転処理を行なえ
ば、式３を満足させる演算処理を行なえることがわか
る。符号反転器４６では、この処理を行い、クロックＣ
ＬＫＰが”Ｈ”の時、偶数番目のデータのサンプルを行
ない、該演算結果を直接出力する。また、クロックＣＬ
ＫＰが”Ｌ”の時、奇数番目のデータのサンプルを行な
い、該演算結果の符号反転処理を行なって、処理結果を
Ｄ／Ａ１１に出力する。このような構成の位相検出器４
０によって、Ａ／Ｄ６、Ａ／Ｄ７のサンプルデータの値
から直接、位相検出結果を生成することが可能となり、
高速動作可能な振幅制御ＶＦＯが実現可能となる。次
に、他の振幅制御ＶＦＯの実施例を図９に示す。具体的
には、一方のＡ／Ｄの出力信号を位相検出器に入力する
構成にしている。位相検出器５０は、偶数番目のサン
プルデータから位相誤差を求める手段であって、回路構
成は、図１４に示すような、従来の位相検出器１０と同
一であるが、クロックＣＬＫＰで動作するため、動作速
度を２倍にすることができる。この場合、Ａ／Ｄ６によ
るデータのサンプリングが従来の半分になるため、引き
込み時間は２倍に伸びるが、例えばＤ／Ａ１１の変換ゲ
イン（デジタル信号からアナログ信号の変換係数）、フ
ィルタ１２の定数を変更すること（例えば、コンデンサ
等の容量を変化させる）等により同様の動作を実現でき
る。さらに、この位相検出器を使用した、他の振幅制御
ＶＦＯの実施例を図１０に示す。本実施例では、偶数番
目のデータのサンプル、奇数番目のデータのサンプルの
ために各々独立に振幅制御ＶＦＯを設け、各々の振幅制
御ＶＦＯは、クロックＣＬＫＰ、およびＣＬＫＮを用い
て動作させている。Ｄ／Ａ５１とフィルタ５２は図９と
同一機能を有する手段であるが、回路定数が異なるた
め、別な符号を付した。具体的には、全てのＡ／Ｄの出
力信号を独立して設けられた位相検出器に入力する構成
にしている。また、ＶＣＯ５３は、クロックＳＣＬＫの
半分の周波数で発振するものである。このような構成
により各構成要素は、従来の半分の周波数で動作すれば
良く、回路の実現性が容易になる。以上説明してきた振
幅制御ＡＧＣ／ＶＦＯは、偶数番目／奇数番目のサンプ
ルデータの値から振幅制御、位相制御を行う構成であっ
たが、その他、複数の並列接続したＡ／Ｄのサンプル値
からも、同様にして振幅制御、位相制御を行なう構成に
することも可能になる。また、本実施例で述べた振幅制
御ＡＧＣ／ＶＦＯにおいては、引き込み時間を、動作モ
ードによって切り替えていないが、高速追従が必要な振
幅制御ＶＦＯ等においては、動作モードの切り替えが必
要になる場合も有る。この場合、本実施例で述べた位相
検出器を動作モードによって変更する可能性があり、各
々の位相検出回路の特徴を生かして取捨選択していくこ
とで実現できる。

【００１３】

【発明の効果】並列接続したＡ／Ｄのサンプル値を使用
して、振幅制御ＡＧＣ／ＶＦＯの制御を行なうことによ
り、Ａ／Ｄのサンプリング周波数を低減できる。また、
Ａ／Ｄのサンプリングタイミングの位相ずれを利用する
ことで、Ａ／Ｄのサンプル値から直接、振幅誤差、位相
誤差を求めることが可能になり、振幅検出回路、位相検
出回路の動作速度の低減、消費電力低減、回路の簡単化
等も図れる。

【図面の簡単な説明】

【図１】本発明の第１実施例の振幅制御ＡＧＣ／ＶＦＯ
構成図である。

【図２】第１の実施例における動作タイミングの説明図
である。

【図３】振幅制御ＡＧＣの第２実施例の構成図である。

【図４】第２実施例の振幅制御ＡＧＣにおける振幅検出
器の構成図である。

【図５】振幅制御ＡＧＣの第３実施例の構成図である。

【図６】振幅制御ＶＦＯの第２実施例の構成図である。

【図７】第２実施例の振幅制御ＶＦＯにおける位相検出
器の構成図である。

【図８】サンプリング点の違いによるＡ／Ｄ、量子化器
の出力の説明図である。

【図９】振幅制御ＶＦＯの第３実施例の構成図である。

【図１０】振幅制御ＶＦＯの第４実施例の構成図であ
る。

【図１１】従来の信号処理回路例の構成図である。

【図１２】従来の振幅検出器例の構成図である。

【図１３】従来の位相検出器例の構成図である。

【図１４】従来の信号処理回路の動作タイミングの説明
図である。

【図１５】Ａ／Ｄの並列接続構成と動作タイミングの説
明図である。

【符号の説明】

１…（振幅制御）ＡＧＣ、２…振幅検出器、３…Ｄ／
Ａ、４…フィルタ、５…ＶＧＡ、６…Ａ／Ｄ、７…Ａ／
Ｄ、８…セレクタ、９…（振幅制御）ＶＦＯ、１０…位
相検出器、１１…Ｄ／Ａ、１２…フィルタ、１３…ＶＣ
Ｏ、１４…分周器、１５…ビタビ弁別器、１６…ビタビ
弁別器、１７…セレクタ、２０…振幅検出器、２１…量
子化器、２２…減算器、２３…乗算器、２４…量子化
器、２７…加算器、３０…振幅検出器、４０…位相検出
器、４１…量子化器、４２…量子化器、４３…乗算器、
４４…乗算器、４５…減算器、４６…符号反転器、５０
…位相検出器、５１…Ｄ／Ａ、５２…フィルタ、５３…
ＶＣＯ

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩渕一則神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者山川秀之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者石田嘉輝神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者小菅稔神奈川県小田原市国府津2880番地株式会社日立製作所小田原工場内

Claims

【特許請求の範囲】

【請求項１】与えられた入力アナログ信号をデジタル信
号に変換する複数個のアナログ／デジタル変換手段と、
各アナログ／デジタル変換手段により、入力信号を予め
定められた時間間隔にてサンプリングするためのサンプ
リングクロックを生成するクロック生成手段と、サンプ
リングデータの振幅値を一定にする振幅制御手段とを有
して構成される信号処理回路において、各アナログ／デジタル変換手段と、前記クロック生成手
段および振幅制御手段は、各アナログ／デジタル変換手
段から出力されるサンプリングデータを時分割で、前記
クロック生成手段および振幅制御手段に入力せしめる並
直列変換手段で接続されたことを特徴とする信号処理回
路。
【請求項２】与えられた入力アナログ信号をデジタル信
号に変換する複数個のアナログ／デジタル変換手段と、
各アナログ／デジタル変換手段により、入力信号を予め
定められた時間間隔および順序にてサンプリングするた
めの、サンプリングクロックを生成するクロック生成手
段と、サンプリングデータの振幅値を一定にする振幅制
御手段とを有して構成される信号処理回路において、全てのアナログ／デジタル変換手段と、前記振幅制御手
段が、信号線で接続されていることを特徴とする信号処
理回路。
【請求項３】与えられた入力アナログ信号をデジタル信
号に変換する複数個のアナログ／デジタル変換手段と、
各アナログ／デジタル変換手段により、入力信号を予め
定められた時間間隔および順序にてサンプリングするた
めの、サンプリングクロックを生成するクロック生成手
段と、サンプリングデータの振幅値を一定にする振幅制
御手段とを有して構成される信号処理回路において、複数存在するアナログ／デジタル変換手段のうちの任意
の１つと、前記振幅制御手段が、信号線で接続されてい
ることを特徴とする信号処理回路。
【請求項４】与えられた入力アナログ信号をデジタル信
号に変換する複数個のアナログ／デジタル変換手段と、
各アナログ／デジタル変換手段により、入力信号を予め
定められた時間間隔および順序にてサンプリングするた
めの、サンプリングクロックを生成するクロック生成手
段とを有して構成される信号処理回路において、全てのアナログ／デジタル変換手段と、前記クロック生
成手段が、信号線で接続されていることを特徴とする信
号処理回路。
【請求項５】与えられた入力アナログ信号をデジタル信
号に変換する複数個のアナログ／デジタル変換手段と、
各アナログ／デジタル変換手段により、入力信号を予め
定められた時間間隔および順序にてサンプリングするた
めの、サンプリングクロックを生成するクロック生成手
段とを有して構成される信号処理回路において、複数存在するアナログ／デジタル変換手段のうちの任意
の１つと、前記クロック生成手段が、信号線で接続され
ていることを特徴とする信号処理回路。
【請求項６】与えられた入力アナログ信号をデジタル信
号に変換する複数個のアナログ／デジタル変換手段と、
各アナログ／デジタル変換手段により、入力信号を予め
定められた時間間隔および順序にてサンプリングするた
めの、サンプリングクロックを生成する複数個のクロッ
ク生成手段とを有して構成される信号処理回路におい
て、各アナログ／デジタル変換手段には、１個のクロッ
ク生成手段が備えられていることを特徴とする信号処理
回路。