JPH07508149A - デジタルパルス検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタルパルス検出器 発明の技術分野 本願発明はコンピュータシステムに関し、特に、コンピュータシステム内のデー タ記憶装置及びデータ通信機器に関する。また特に、本願発明は、データ記憶装 置の記録媒体から読み取られるデータ流れ内のビット変化により生じるパルス又 はデータ通信機器から受けとるデータ内のパルスを検出する装置に関する。

従来技術 ］ンピュータデータ記憶装置内においては、データは、典型的な例として、ＮＲ ＺＩ記録と称されているように、各「１」ビット位置の磁束を反転することによ り、また、各「０」ビット位置の磁束の方向を同一に保持することにより磁気媒 体に記録される。その磁束反転が読取りヘッドを通過するとその読取りヘッドに は電圧の変化が引き起こされる。データトラックに沿った様々な磁束の反転によ る電圧は、読取りヘッドの出力において、変化する信号レベルとして現れ、各磁 束の反転によって引き起こされる電圧は正又は負の電圧パルスとして現れる。

これらのパルスは、読取りヘッドに接続された電子機器によってめられ、一般的 には、各パルスのピークが検出されてパルス位置が決定される。

同様に、データ通信ラインからの電圧は、変化する信号レベルとしてモデムデー タのような通信機器の入力において現れ、各ビット変化の電圧は、しばしな正又 は負の電圧パルスとして現れる。

信号のノイズを電圧パルスから分離するために、電圧を所定のしきい値と比較し て、大きさがそのしきい値を越えるピークのみを、可能性あるパルスとして考慮 してもよい。ピーク値がしきい値に対して非常に小さい場合は、信号ゲインはよ り高く調整しなければならず、また、ピーク値が非常に高い場合にはゲインは低 く調整しなければならない。適切にゲイン調整を決定するためには、パルスを検 出して調整ゲインの値がパルスピークの適切なレベルを維持することができるよ うにしなければならない。

ディスクの回転速度は変化することがあるので、位相固定ループが、検出器をパ ルス時間に同期させるために用いられる。ビット変化によって引き起こされるパ ルスのピークは、全てのタイミングのずれを補正するために検出されなければな らない。

パルス及びすなわちデータ内の変化を検出するために様々な方法が用いられた。

従来技術では、ピーク検出回路は通常はアナログであったが、デジタル検出器は 、通常は、「複雑さが減少したビテルビ（Ｖｉｔｅｒｂｉ）タイプのシーケンス 検出器」（Ｍｅｔｈｏｄ　ａｎｄ　Ａｐｐａｒａｔｕｓ　ｆｏｒ　Ｒｅｄｕｃｅ ｄ−Ｃｐｍｐｌｅｘｉｔｙ　Ｖｉｔｅｒｂｉ−Ｔｙｐｅ　５ｅｑｕｅ獅モ■ Ｄｅｔｅｃｔｏｒｓ）と題され、１９９２年３月１６日に出願された、リチャー ドｅティー・ベーレンス（Ｒｕｃｈａｒｄ　Ｔ、　Ｂｅｈｒｅｎｓ）、ケント− ディー・アンダーソンαｅｎｔ　Ｄ。

＾ｎｄｅｒｓｏｎ）及びニール・グローバ（Ｎｅａｌ　Ｇｌｏｖｅｒ）の米国特 許出願第０７／８５２．０１５号に開示されたビテルビ方法を実行する検出器の ようなシーケンス検出器であった。その米国特許出願に開示又は教示されたこと の全てのことを参照しながらその米国特許出願のシーケンス検出器はここに取り 込まれるものである。しかし、大多数のデジタルパルス検出器はパルスの前後関 係を分析し、様々なサンプルがパルスのピークを越えてめられるまでパルスは検 出しない。パルスを検出する際のこの様な待ち時間は、タイミング及びゲイン又 はそれらのいずれかの補正を行うためにパルスの位置を知る必要があるときには 欠点となる。

従って、従来技術においては、パルスのピーク後の最も早い時間におけるパルス をデジタル的に検出する改良された装置の必要性があることは明白である。本願 発明はこれらの及び他の必要性に合致するものである。

本願発明の概要 本願発明の１つの面は、データ記憶装置から読み取ったデータ内のビット変化に よって引き起こされる信号パルスを検出することにある。

本願発明の他の面は、データ通信機器が受けとった信号の信号パルスを検出する ことにある。

本願発明の他の面は、信号のサンプルを用いることによってパルスの検出を行う ものであり、そこでは、サンプルの１つが、ビット変化によって発生したパルス のピークにおいて生じる。

本願発明の他の面は、信号のサンプルを用いることによってパルスを検出するも のであり、そこではサンプルがパルスのピークの各サイドにおいて発生し、ピー ク時にはサンプルは発生しない。

さらなる面では、パルスのピークから１／２及び０＋１／２）のサンプル周期内 のパルスを検出する。

さらに他の面では、検出のための２つのサンプルの信号レベル移動平均を用いる 。

本願発明の上記の及び他の面は、読取り信号の４つのサンプルを用いて、１つの サンプルが、ビット変化における信号レベルのピーク時間を越えると、直ちにデ ータ変化を検出するようなデジタルパルス検出器において実行される。そのパル ス検出器はピークの中央においてサンプリングを行うことにより、又はピークの 各サイドにおいてサンプリングを行うことにより、ピークを検出する。パルス検 出器は、パルスパターンが予め分からない場合には、トラッキングの間にパルス を検出し、データパターンが一定である場合には、プリアンプル内の信号にタイ ミングロックを捕捉している間にパルスを検出する。従って、パルス検出器は、 検出の４つの組み合わせを提供して、トラッキング又は捕捉モードのいずれかの モードにおいて、中央又はサイドのサンプリングのいずれかを用いることによっ て、トラッキング又は捕捉モードにおける検出を行う。その検出のルールの概要 を表２に示す。

他の実施例においては、検出器は２つの隣り合うサンプルの移動平均を用いると ともに、個々のサンプル信号レベルを用いて検出を行う。その実施例は直接にサ ンプリングされた信号レベルを用いて、サイドサンプリング捕捉モードにおいて 、また、中央サンプリングトラッキングモードにおいてピークを決定する。その 組合わせの他の２つの実施例においては、実施例の検出器は２つのサンプル移動 平均を用いてピークを決定する。その実施例における捕捉用のプリアンプルパタ ーンが限定されていて、４サンプルのインターバルの期間を有する交番極性の繰 り返しシーケンスとなる。これは、第１実施例の可能性を扱うパターンよりも限 定されているが、それによると、他の実施例がサイドサンプリング捕捉の場合に おいてパルスの早期検出を実行でき、それは補足においてより単純なルールを用 いる。他の実施例の検出ルールの概要を表１に示す。

両方の実施例ともに信号しきい値を用いることを回避して捕捉の間のパルスの限 定を行っている。この面によると、ゲインは捕捉の初期では正確でないことがあ るので、その捕捉の初期におけるゲインが捕捉に影響することを避ける。トラッ キングのあいだは、パルスはより広い間隔で分離されており、しきい値はパルス を限定するために用いられる。この限定によると、ノイズに誘発された小さなパ ルスをデータとして検出することを防止することができる。

図面の簡単な説明 本願発明の上記の及び他の面、特徴並びに利点は、下記のより特定した本願発明 の説明を以下の添付の図面を参照しながら読むことによって、明快に理解できる であろう。

図１は本願発明のブロックダイアグラム及び本願発明の環境を示す。

図２はデータサンプルを本願発明に提供する回路のブロックダイアグラムである 。

図３は本願発明を含む読取りチャネルのデジタル回路のブロックダイアグラムで ある。

図４は波形を示し、さらに、パルスの中央サンプル化を示す。

図５は波形を示し、さらに、パルスのサイドサンプル化を示す。

図６．７及び８は表１の方程式用の本願発明のパルス検出器の高レベル論理ダイ アグラムを示す。

図９．１０及び１１は表２の方程式用の本願発明のパルス検出器の高レベル論理 ダイアグラムを示す。

望ましい実施例の説明 以下の説明は本願発明を実施するための現在のベストモードに関する。この説明 は限定的事項として考慮されるものではなく、単に、本願発明の概略的な主要部 を説明するためのみに作られたものである。本願発明の範囲は請求の範囲を参照 して決定されるべきである。

図１は本願発明のブロックダイアグラム及び典型的な本願発明の環境を示す。

図１を参照すると、コンピュータシステム１００は処理装置１０２を備えており 、処理装置はシステムバス１０４を通じてコンピュータシステム１００の他の装 置との通信を行う。キーボード１０６及び表示装置１０８によって、コンピュー タシステム１００の利用者はそのコンピュータシステム１００と通信を行うこと ができる。記憶装置１１０はプログラム及びデータを含んでおり、それらによっ てコンピュータシステム１００は利用者が望む作業を実行する。

ディスクデータ記憶システム１１２がシステムバス１０４に接続されていて、デ ータ及びプログラムをコンピュータシステム１００内に格納する。ディスクシス テム１１２内のディスクコントローラ１１４がシステムバス１０４に通じており 、また、ディスクデータ記憶システム１１２内のローカル処理装置（図示せず） に関連することがあることによりディスク駆動装５！１１８の制御を行う。ディ スク駆動装置１１８は、典型的な例としては、磁気媒体にデータを記憶させるよ うな記憶作業を実行する。バス１１６がディスクコントローラ１１４をディスク 駆動装置１１８に接続し、特に、書き込みチャネル１２０に接続して、書き込み ヘッド及び増幅器１２８を通じてデータをディスクに書き込む。データが読取り ヘッド及び増幅器１２８を通じてディスクから読み取られると、データは、本願 発明のパルス検出器を含む読取りチャネル１２２を通じて戻る。読取り及び書き 込みヘッドは物理的に同一のヘッドとすることができる。データは、バス１１６ を介してディスクコントローラ１１４に送られる前に、まず、読取りチャネル１ ２２のアナログセクション１２６を経由し、それから、読取りチャネル１２２の デジタルセクション１２４を経由する。データはディスクコントローラ１１４に よって処理された後、システムバス１０４を介して記憶装置１１０に送られて、 そこで処理される。

ディスクコントローラ１１４は、さらに、データ記憶媒体の表面上を読取り／書 き込みヘッドを移動させる回路のような、ディスク駆動装置１１８内の他の回路 （図示せず）に接続されている。

［には示していないが、本願発明のパルス検出器は、データ通信レシーバ内にお ける電話線又はローカルエリアネットワークのような伝送ラインから受け取るデ ータ内のパルスを検出するために用いることができる。それはまた信号内のパル スを検出しなければならないような他の装置にも用いることができる。

図２は読取りチャネル１２２のアナログ回路１２６のブロックダイアグラムを示 す。図２を参照すると、読取りヘッドがデータ記憶媒体のトラックを通過すると きに、それは信号を拾いあげ、その信号は図示しないプリアンプによって増幅さ れる。このプリアンプによる増幅の後、信号２０１は、可変ゲイン増幅器２０２ に送られる。その信号はさらに可変ゲイン増幅器によって増幅され、さらに、ア ナログイコライザー回路２０４を通過し、その回路において、必要に応じて、そ の信号は濾波されて、例えば、その信号から不要な高周波数を取り除かれて残り の周波数がまとめられて、アナログ・デジタルコンバータ２０６に送られる。そ のＡＤコンバータはアナログ信号をデジタル値に変換し、そのデジタル値は望ま しい実施例においては６ビツトのデジタル情報であり、その後そのデータはレジ スタ／デマルチプレクサ２０７に送られる。望ましい実施例においては、読取り チャネル１２２のデジタルセクション１２４は、サンプリングを並行処理する。

これらの２つのサンプルを作るために、レジスタ／デマルチプレクサ２０７我Ａ Ｄコンバータによって得られた他のサンプルの全てを記憶する。２番目のサンプ ルが得られた後、２つのサンプルからのデータはデータバス２３０に送られる。

バス２３０は単一の半周波数クロック信号によって時間の調節が行われる。

ＡＤコンバータ２０６において、サンプルを得るためにも呼び出され、また、デ ータ変換に必要なタイミングは、可変周波数オシレータ２２２によって与えられ 、オシレータ２２２は、デジタルアナログコンバータ（ＤＡＣ）２２０の出力に よって制御される。ＤＡＣ２２０への入力は、タイミングフィードバック２３４ として読取りチャネル１２４のデジタルセクションからくる。

可変ゲイン増幅器２０２のゲインはゲインフィードバック信号２３２を介して制 御され、その信号は読取りチャネル１２２のデジタル部分１２４において発生す る。ゲインフィードバック信号２３２は加算接合点２１０に入力され、その接合 点は他の入力表して粗ゲインコントロール値を持つ。粗ゲインコントロールはデ ィスクコントローラ１１４又はディスク駆動装置（図示せず）内のローカルプロ セッサによってセットすることができ、これにより、通常のゲインレベルを与え 、その後それはゲインフィードバック信号２３２によって上方又は下方に調整さ れる。フィードバック信号は粗ゲインコントロール値と合算された後に、デジタ ルアナログコンバータ２１２に送られ、それからフィルタ２１４に送られる。

デジタルアナログコンバータの自然現象のために、ＤＡＣ２１２の出力は値を変 化させるときにグリッチを含むことがある。従って、フィルタ２１４がフィード バック信号からグリッチを取り除く必要がある場合がある。信号を濾波された後 、指数コンバータブロック２１６によって指数に変換され、その後可変ゲイン増 幅器２０２に接続される。この変換によって、入力信号増幅値から独立した小信 号ゲインコントロールダイナミクスが作られる。

図３は、読取りチャネル１２２（図１）のデジタルセクション１２４のブロック ダイアグラムを示す。図３を参照すると、図２からのデジタル信号２３０は遅延 回路３０４及びデジタルフィルタ回路３０２に入力される。そのデジタル信号２ ３０はまたマルチプレクサ３０６にも入力され、その出力は第２マルチプレクサ ３１０に接続されており、第２マルチプレクサは本願発明のパルス検出器３１２ に信号供給を行う出力を持つ。パルス検出器３１２の出力はゲインコントローラ 回路３３０に接続されており、ゲインコントローラ回路は図２につながるゲイン フィードバック信号２３２を提供する。パルス検出器３１２の出力は、また、タ イミング回復回路３２８にも接続されており、その出力２３４は図２のデジタル アナログコンバータ２２０につながる。本願発明のパルス検出器３１２の出力は また図３に示すように同期マーク検出器３２２及びＲＬＬデコーダ３２０に接続 することもでき、または、より複雑された検出器（図示せず）を同期マーク検出 器３２２及びＲＬＬデコーダ３２０に接続することもできる。ＲＬＬデコーダ３ ２０及び同期マーク検出器３２２の出力はバス１１６を介してディスクコントロ ーラ１１４　（図１）に接続される。

本願発明のパルス検出器３１２は、利用者が選択したサンプリング方法の２つの 種類の内の１つを用いることによって、パルスを検出するように設計されている 。第１の検出方法は中央サンプリングと称される方法であり、その方法によると 、得られたサンプルの１つがパルスの中央、又はピークに又は非常にその近くに 到達するであろう。サンプリングの位置は図３のタイミング回復ブロック３２８ から制御される。他方のサンプリング方法である、サイドサンプリングと称され る方法においては、タイミング回復ブロック３２８がＶＦＯ２２２（図２）のタ イミングを調節して２つのサンプルを得、その場合、２つのサンプルの１方がパ ルスのピークの１つのサイドに現れ、また、２つのサンプルの他方がそのピーク の他方のサイドに現れる。システムの利用者は、インターフェース１１６（図１ ）を介してコントロール記憶装置内の１ビツトをセットすることによって、中央 サンプリング又はサイドサンプリングを用いるか否かを決定する。

中央又はサイドサンプリングのいずれに対しても、サンプリングは、ディスク媒 体から読み取られたデータ記録内の２つの異なる時間で発生することができる。

第１サンプリングは、ゲインコントロール及びタイミングコントロールがノぐバ スのゲイン及びタイミングの関係を捕捉するときに発生するので、それは捕捉と 呼ばれる。それは、読取りヘッドが、通常タイミング及びゲインの捕捉を容易に するために既知のデータパターンを持つデータ記録のプリアンプル部分を通過す るときに発生する。データはパルスの不規則で優先的な未知のパターンを有して いるので、データが移動するときにはトラッキングと称される異なるコードがノ （バス検出器のために用いられる。

従って、本願発明のパルス検出器は４つの別々の条件の下で／＜バスを検出する ように設計されている。第１の条件はサイドサンプリングを用いる捕捉モードで あり、第２は中央サンプリングを用いる捕捉モードであり、第３はサイドサンプ リングを用いるトラッキングであり、また、第４は中央サンプリングを用いるト ラッキングである。

パルス検出器は信号の振幅の最新のサンプルとその信号振幅より以前の３つのサ ンプルを分析する。それらの４つのサンプルを用いて、表１は１＜バス検出器の １つの実施例のための方程式を示しており、また、表２は他の実施例のための方 程式を示す。

表１において、ｙｏは最新のサンプルであり、ｙｎ−１は第１の先のサンプルで あり、７ｎ−２は第２の先のサンプルである。第３の先のサンプルは移動平均（ １＋Ｄ）／２（以下に説明する）を通すときのみに用いられる。表１の式は図５ 及び図６に関して以下にさらに説明されるであろう。また、表１の式はノくバス のノクルス検出を示しており、パルスのピークは、中央サンプリング用として時 間ｙ。−０に発生し、サイドサンプリングモード用としてｙ。−３とＹｎ−２と の間に発生し、サイドサンプリング捕捉モード用としてｙ。−７とｙ、、、ｌ！ ：の間に発生する。図６乃至８の回路は、２つの信号サンプルを同時に処理する 。第２サンプルの式は表１の式と同じであり１つの時間遅延を伴う。従って、例 えば、表１におけるＹｎはＹ、、−＋と置き換えられ、ｙ７−２はｙ。−２と置 き換えられ、ｙ、、−２はｙ−と置き換えられる。

図４は孤立したパルスの信号波形を示し、また、パルスの中央サンプリングを図 示する。図４を参照すると、ベースライン４０４を越える正のレベルを持つ信号 波形４０２が示されている。この波形から４つのサンプルが得られ、参照符号４ １２、ｙ、、で特定されているサンプルが最も最新のサンプルである。サンプル ４１０、ｙ−＋はその最も最新のサンプルに最も近い先のサンプルであり、サン プル４０８は次に近い先のサンプルであり、サンプル４０６は図示する４つのサ ンプルの内最も古いサンプルである。しきい値４１４も図示してあり、サンプル ４１０の信号値はトラッキングモードにおいて検出されるパルスとしてはしきい 値４１４よりも大きくなければならない。負のパルスは図４の鏡像として現れる であろう。

図５は孤立したパルスの信号波形を示しており、また、／クルスのサイドサンプ リングを図示する。図５を参照すると、信号波形５０２がベースライン５０３を 越える正のレベルとして示されている。４つのサンプルが示されており、最も最 新のサンプルはサンプル５１０である。サンプル５０８は最新の先のサンプルで あり、５０６は次に先のサンプルであり、５０４は、図示する４つのサンプルの 内最も古いものである。これらのサンプルはまた参照符号ｙｎ乃至ｙｎ−１によ って特定されている。また、しきい値５１２が図示されており、サンプル（ｙ、 −＋＋ｙ　、、−２）　／　２はトラッキングの間にパルスとして考慮されるた めにはしき０値５１２よりも大でなければならない。

図６．７及び８は本願発明のパルス検出器３１２の高レベル論理ダイアグラムを 示す。図６．７及び８を参照すると、信号６１０及び６３２はデジタルデータ信 号２３０を通じて図２のレジスタ／デマルチプレクサ２０７から受けとられる。

図２に関して上記の通り論じたように、アナログセクション１２６は２つのサン プルを同時にデジタルセクションに送る。信号６１０、ｙ、、としても指定され たものは最も最新のサンプルの信号レベル用にデジタル化された値である。信号 ６３２、ｙ、−＋としても指定されたものは、最新のサンプルの次の先の信号レ ベル用としてデジタル化された値である。望ましい実施例では、これらの２つの 信号は、それぞれ、２つの補数表示に格納された６ビツトデジタル値であり、ビ ットの１つは符号ビットである。信号６１０はマルチプレクサ６０８に送られ、 信号６３２は第２マルチプレクサ６４０に送られる。これらのマルチプレクサは 排他ＯＲゲート６０６から制御され、排他ＯＲゲートは入力として２つの信号６ ０２及び６０４を持つ。信号６０２は、上記の通り、パルス検出器が捕捉又はト ラッキングモードにあるか否かを決定し、また、信号６０４は、上記に論じたよ うに、パルス検出器が中央又はサイドサンプリングモードのあるか否かを決定す る。パルス検出器が捕捉及びサイドサンプリングモードにあると、又は、パルス 検出器がトラッキング及び中央サンプリングモードにあると、信号６１０及び６ ３２は、マルチプレクサ６０８及び６４０のそれぞれによって選択される。パル ス検出器が捕捉モード中央サンプリング又はトラッキングモードサイドサンプリ ングにあると、マルチプレクサ６０８及び６４０は信号６３１及び６３９のそれ ぞれを選択する。

信号６３１は（１＋Ｄ）／２２信と称され、加算接合点６２８において信号６１ ０を信号６３２に加え、それからその加算値を２分割回路６３０を用いて２で割 って信号６３１を生成することによって形成される。加算接合点６２８は６ビツ ト加算回路であり、２分割回路６３０はシフトである。２で割られたｙ７７信と ｙ。−１信号との合計であり、従って、それはｙ。及びｙ、−８の平均である。

回路６３４．６３６及び６３８は先のサンプルのための（１＋Ｄ）／２２信を生 成する。つまり、遅延回路６３４は、Ｄフリップフロップのセットであり、１ク ロツクサイクル（２サンプル時間）だけｙ。信号を遅延させるために用いられ、 それは信号ｙ。−２になって加算接合点６３６に送られる。加算接合点６３６は ｙ。−２をｙ。−１に加え、その結果を２で割って信号６３９において平均を作 る。

表１に開示したように、それらの（１＋Ｄ）／２２信はパルス検出器で検出可能 な４つのケースの内の２つにおいて用いられる。

ｙ、、信号６１０はマルチプレクサ６０８を通過した後、ｙ、、信号６１３を経 て図７及び図８に送られる。その信号はまた遅延回路６１７で遅延されてｙ。− ２信号６１４になる。さらに、Ｖｈ信号６１３は符号ビット回路６１６に接続さ れており、その回路６１６は６ビツトデジタル値から符号ビットのみを抽出する 。その符号ビットは排他ＯＲ回路６１８にデジタル値６１３の他のビットととも に接続される。さらに、符号ビット６１６は、他の加算接合点６２０に、排他Ｏ Ｒ回路６１８の出力及びしきい値６５６とともに接続される。回路６１６．６１ ８及び６２０はｙ、の値を絶対値に変換する。つまり、ｙｏが本来負の値であれ ば否定されて正の値を作り、本来正の値であれば変換されない。ｙ、の絶対値が しきい値よりも大きいか又は等しい場合には、しきい値信号６５６が絶対値から 減ぜられて負でない値を作る。加算接合点６２０は、ｙ。の絶対値がしきい値６ ５６より小さい場合に負の値を作る。

加算接合点６２０の出力は他の符号ビット回路６２４に送られ、そこでは、結果 値から符号ビットが抽出され、それを反転する。このことは、ｙ。の絶対値がし きい値６５６よりも大きいか又は等しいか否かを示す。その反転した符号ビット は、それから遅延回路６１６を経て送られる。ｙ、、の絶対値が１クロツクサイ クル遅延した場合、つまり、１ｙ、、−２１がしきい値よりも大きいか又は等し い場合には、遅延回路６２６の出力信号６２７は、１つの値を持ち、それがしき い値よりも小さい場合にはゼロである。

同様な方法で、Ｙ、、−＋信号は符号ビット回路６４４、排他ＯＲ回路６４６及 び加算接合点６４８に送られる。加算接合点６４８の出力は、Ｖｎ−＋信号がし きい値６５６よりも大きいか又は等しいか否かを示す。その結果は符号ビット回 路６５０を通じて送られて反転され、これにより、Ｙｎ−１の絶対値がしきい値 ６５６よりも大きいか又は等しいか否かを示す。

図７はデータトラッキングの間にパルスを検出するパルス検出器３１２のセクシ ョンの高レベル論理ダイアグラムを示す。図７を参照すると、比較器７０２及び ７０４が信号のめられた最後の３つのサンプルの結果を比較する。７ｎ信号６１ ３は最新のサンプルであり、ｙ、−＋６４２は先のサンプルであり、Ｙｎ−２６ １４は信号６４２の前の信号である。比較器７０２及び７０４の出力は多数のＡ ＮＤゲート及び遅延回路に接続されていて表１に示すトラッキング方程式を構成 する。

ＡＮＤゲート７０６は、正のパルスが時間ｎ（時間ｎ−１にピークを持つ）で検 出されたか否かを決定する。’！、、−２がＶｎ−＋よりも小さい場合には比較 器７０２の化カフ３６が論理値となり、ｙ、がｙ。−１より小さい場合には比較 器７０４の化カフ４０が論理値となる。これらの信号はｙｏ、−Ｉの信号レベル の反転信号とともにＡＮＤがとられて、正のパルスが時間ｎで検出されたときに は、ＡＮＤゲート７０６から論理値を生成する。

ＡＮＤゲート７０８は、時間ｎに負のパルス（時間ｎ−１にピークを持つ）があ るか否かを決定する。ｙ、、−１が７．、−ｚよりも小さい場合には比較器７０ ２の化カフ３８が論理値となり、ｙｎ−＋がｙ、より小さい場合には比較器７０ ４の化カフ４２が論理値となる。これらの信号はＹ、、−＋の信号とともにＡＮ Ｄがとられて、負のパルスが時間ｎで検出されると、ＡＮＤゲート７０８から論 理値を生成する。

ＡＮＤゲート７１６及び７１８は、時間ｎ−１にパルス（時間ｎ−２にピークを 持つ）が検出されたか否かを決定する。比較器７０２の化カフ３６はＶｎ−ｘが Ｙｎ−＋よりも小さいことを示す。比較器７０４の化カフ４０は、遅延回路７１ ０で遅延された後に、７＋１−２がｙ５−３よりも小さいことを示す。信号７４ ４は）’＋１−２が負であることを示し、従って、信号７３６．７４８及び７４ ４のＡＮＤをとることは、時間ｎ−１で検出された負のパルスがあることを示す 。

信号７３８はｙイー２がｙ。−４よりも多きことを示す。信号７４６、つまり、 遅延回路７１２の出力は、ｙ７−２がＶ、、−３よりも大きいことを示す。信号 ７３８．７４６及び反転信号７４４のＡＮＤをとることによって、ＡＮＤゲート ７１８は正のパルスが時間ｎ−１で検出されたことを示す。

ＯＲゲート７１４の出力は正又は負のいずれかのパルスが時間ｎで検出されたこ とを示し、また、ＯＲゲート７２４の出力は正又は負のパルスが時間ｎ−１で検 出されたことを示す。ＡＮＤゲート７２０は時間ｎにおけるパルスの大きさがし きい値よりも大きかったか否かを示し、さらに、パルス検出器がトラッキングモ ードにあるか否かを決定する。ＡＮＤゲート７２６は時間ｎ−１におけるパルス の大きさがしきい値よりも大きかったか否か及び検出器がトラッキングモードに あるか否かを決定する。この応用において記録媒体への書き込みデータに用いら れる記録コードのために、パルスは時間ｎさらにまた時間ｎ−１に決して発生す ることはできない。従って、ゲート７２０及び７２６の出力はＡＮＤゲート７２ ８及び７３０に交差結合して同時に両方の位置におけるパルスを検出することを 防ぐ。その結果、ゲート７２８及び７３０はパルスが時間ｎ又は時間ｎ−１のい ずれかで発生し、両方ではないことを示す。これらの出力は図８の回路に接続さ れている。

図８はパルス検出器の一部の高レベル論理ダイアグラムを示しており、その検出 器は捕捉モード用の表１に示す捕捉方程式を構成する。図８を参照すると、信号 ６０２は検出器が捕捉モードにあるか否かを示す。符号ビット抽出回路８０２及 び符号抽出回路８０４は値ｙ、及びｙ、−１のそれぞれから符号ビットを抽出す る。

それらの２つの符号ビットはＸＮ０Ｒ８０８において排他的にＮＯＲをとられ、 その出力はｙ、、の符号がＶ、−１の符号に等しいか否かを示す。回路８１０は ｙｌ−１の符号がｙ。−２の符号と等しくないか否かを示す。これらの両方の条 件が真であれば、ＡＮＤゲート８１６の出力は捕捉モードにおいてパルスが時間 ｎ（時間ｎと時間ｎ−１との間にピークを持つ）に検出されたことを示す。この 出力は、図７からの化カフ３２とＯＲがとられ、それは、パルスがトラッキング モードにおける時間ｎに検出されたか否かを示す。つまり、信号８２４はパルス が時間ｎのときにモードの１つにおいて検出されたか否かを示す。

回路８０４の符号ビット出力は１クロツクサイクル遅延されて信号）’ｎ−３の 符号を示す。この信号は回路８１４によってＶｎ−ｘの符号ビットとの間で排他 的にＯＲがとられ、その出力はＶ　Ｉ＋−２の符号がＶｎ−１の符号と等しくな いか否かを示す。排他ＯＲ回路８１０の出力は、ＡＮＤゲート８１８において反 転された後、ｙ６−２の符号がＹ　１１−２の符号と等しいか否かを示す。従っ て、ＡＮＤゲート８１８の出力はパルスが捕捉モードにおいて時間ｎ−１（時間 ｎ−１と時間ｎ−２との間にピークを持つ）に検出されたか否かを示す。この出 力は図７の化カフ３４とＯＲがとられ、それはパルスがトラッキングモードにお いて時間ｎに検出されたか否かを示す。従って、出力８２６は捕捉又はトラッキ ングモードのいずれかにおいて時間ｎ−１に検出されたか否かを示す。

アンプル部分が異なる種類のパターンを含む。例えば、図６乃至８の回路は２Ｔ 及び４Ｔパ９−ン（１０００１０００，、、）を認める。従って、図９乃至図１ １の回路及び表２の方程式は望ましい実施例で、最良の形態である。

る待ち時間よりも短い。

表２の方程式は時間ｙ。でのパルスの検出を示す。図６乃至図８の回路を用い方 程式と等しい。従って、表２において、第２サンプルに対しては、例えば、ｙｏ はｙ。−１によって置き換えられ、Ｙｎ−＋は３’　、、−２によって置き換え られるように続く。

図９乃至図１１を参照すると、図９は一列の比較器９１２乃至９２２を示してお り、それらは、ｙ、、、Ｖ　＊−１ｓ　Ｙ　＋＋−２及びｙｎ−３の値を比較し 、さらにｙ、及びＹｎ−＋をしきい値と比較する。比較器の多くはその出方に遅 延回路９２４乃至９３８を備えていてｙｎ−２、Ｖｎ−３、Ｖｎ−４及びｙｎ− ５の比較も提供する。これらの回路は従って表２の方程式に必要なすべての久方 と上記したような第２のサンプル用の等価な方程式とを提供する。

図１０は最新のサンプル用の表２の方程式を構成し、図１１は第１の先のサンプ ル用の表２の方程式を構成する。従って、以下の説明においては、図１０及び図 １１は一緒に説明する。

図１０及び図１１において、ＮＯＲ回路１００２及び１１ｏ２は、信号の絶対値 がしきい値よりも大きいか否かを決定する。表２に示すように、この比較はトラ ッキングモードで行われ、捕捉モードでは行われない。マルチプレクサ１０２０ 及び１１２０はサイド又は中央サンプリングモードを選択する。マルチプレクサ １００８及び１１０８は中央サンプリングにおいて正又は負のパルスを選択し、 マルチプレクサ１０１８及び１１１８はサイドサンプリングモードにおいて正又 は負のパルスを選択する。ＮＡＮＤ回路１００４及び１１０４は中央サンプリン グ正のパルス用の方程式を構成し、ＮＡＮＤ回路１０１ｏ及び１１１０は中央サ ンプリング負のパルス用の方程式を構成する。マルチプレクサ１００６．１１０ ６．１０１２及び１１１２によると、利用者は中央サンプリングの際に２つの方 程式の１つを選択することができる。それらの方程式は表２において中央サンプ リングの正及び負のパルス用の方程式３に示されている。このことにより、利用 者に回路の順応性が与えられる。ＮＡＮＤ回路１０１６及び１１１６はサイドサ ンプリングの正のパルス用の方程式を構成し、ＮＡＮＤ回路１０２２及び１１２ ２はサイドサンプリングの負のパルス用の方程式を構成する。表２の条件３は条 件４を用いるようなトラッキングモードの間は省略することができる。

磁気記録媒体に記録されたデータは、南北の交番する極を持つ小さな磁石を用い ることによって記録されるので、読取りヘッドにより検出された信号は通常交番 する正及び負のパルスを持つ。従って、磁気記録媒体から読み取った信号を検出 するため、表１及び２の方程式は、パルスが、先に検出されたパルスに対して反 対の極性にあるときのみにパルスを検出するように容易に変更でる。これにより 、ノイズが追加的に加わることを免れることができる。

本願発明の最も望ましい実施例を説明したが、本願発明の考察は十分に達成でき たことは評価されるであろうし、また、構成及び回路における多くの変形並びに 本願発明の広範な異なる実施例及び応用が、本願発明の意図及び範囲から逸脱す ることなくそれら自体を示唆していることを、当業者は理解するであろう。ここ に開示及び記載した内容は例示であり、発明を限定する事項ではなく、より望ま しくは請求の範囲によってその範囲が明確にされている。

表　１ 捕　捉　トラッキング パルス検出器に送られる サンプル化された捕捉パルス　２）　ｙ、、−＋＞ｙ、、−ｘ　２）　ｙ、、〜 ＋＜Ｙイー２検出器に送られる　３）　Ｙ−＋＞Ｙ、、３）　Ｙ＋＋−＋＜Ｙ＋ ＋ここで、Ｔｈｒはしきい値を示す トラッキングのみ　４）　ｙ、、−＋＞Ｔｈｒ　４）　−Ｙ、、−＋＞Ｔｈｒこ こで、Ｔｈｒはしきい値を示す 特表千７−５０８１４９　（１１） ＦＩＧ、９ ＦＩＧ、１０ ＦＩＧ、１１ フロントページの続き （５１）　Ｉｎｔ、Ｃ１，’　識別記号　庁内整理番号ＨＯ４Ｌ　２７１００ （７２）発明者　グローバー、ニール アメリカ合衆国、コロラド州　８０１２０、ブルームフィールド、エイムズバリ −１７Ｉ

Claims (1)

1. 【特許請求の範囲】 １連続信号のパルスを検出するパルス検出器であって、前記信号を制御されたサ ンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバータ と、 前記アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサン プル値が前記制御されたサンプリング時間で作られると先のデジタルサンプル値 を記億する少なくとも１つのデータ記憶レジスタと、該データ記憶レジスタに接 続され、さらに、前記アナログ・デジタルコンバータの前記出力に接続されてい て、前記記憶されたデジタルサンプル値と前記アナログ・デジタルコンバータか らの最新のデジタルサンプル値とを比較する少なくとも１つの比較器と、 前記少なくとも１つの比較器の各々の出力に接続されていて前記比較の結果を記 憶する少なくとも１つのデータ記憶レジスタと、前記少なくとも１つの比較器の 出力と前記少なくとも１つのデータ記憶レジスタの出力とに接続されていて、第 ２の先のサンプルの値が前記第１の先のサンプル値よりも低い場合、第３の先の サンプル値が前記第２の先のサンプル値よりも低い場合、前記アナログ・デジタ ルコンバータの出力値が前記第１の先のサンプル値よりも低い場合、さらに前記 第１の先のサンプル値が負の値ではない場合に、第１の先のサンプル時間におい てパルスを示す、第１論理回路手段と、 前記少なくとも１つの比較器の出力と前記少なくとも１つのデータ記憶レジスタ の出力とに接続されていて、第２の先のサンプル値が前記第１の先のサンプル値 よりも大きい場合、第３の先のサンプル値が前記第２の先のサンプル値より大き い場合、前記アナログ・デジタルコンバータの出力値が前記第１の先のサンプル 値よりも大きい場合、さらに前記第１の先のサンプル値が負である場合に、第１ の先のサンプル時間においてパルスを示す第２論理回路手段とを備えるパルス検 出器。 ２連続する信号のパルスを検出するパルス検出器であって、前記信号を制御され たサンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバ ータと、 前記アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサン プル値が前記制御されたサンプリング時間で作られると先のデジタルサンプル値 を記憶する少なくとも１つのデータ記憶レジスタと、該データ記憶レジスタに接 続され、さらに、前記アナログ・デジタルコンバータの前記出力に接続されてい て、前記記憶されたデジタルサンプル値と前記アナログ・デジタルコンバータか らの最新のデジタルサンプル値とを比較する少なくとも１つの比較器と、 前記少なくとも１つの比較器の各々の出力に接続されていて前記比較の結果を記 憶する少なくとも１つのデータ記憶レジスタと、前記少なくとも１つの比較器の 出力と前記少なくとも１つのデータ記憶レジスタの出力とに接続されていて、第 ２の先のサンプルの値が前記第１の先のサンプル値よりも低い場合、第３の先の サンプル値が前記第１の先のサンプル値よりも低い場合、前記アナログ・デジタ ルコンバータの出力値が前記第１の先のサンプル値よりも低い場合、さらに前記 第１の先のサンプル値が負の値ではない場合に、第１の先のサンプル時間におい てパルスを示す、第１論理回路手段と、 前記少なくとも１つの比較器の出力と前記少なくとも１つのデータ記億レジスタ の出力とに接続されていて、第２の先のサンプル値が前記第１の先のサンプル値 よりも大きいか場合、第３の先のサンプル値が前記第１の先のサンプル値より大 きい場合、前記アナログ・デジタルコンバータの出力値が前記第１の先のサンプ ル値よりも大きい場合、さらに前記第１の先のサンプル値が負である場合に、第 １の先のサンプル時間においてパルスを示す第２論理回路手段とを備えるパルス 検出器。 ３請求項１又は２のパルス検出器において、前記第１及び第２論理回路手段が、 さらに、 前記第１論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値よりも大き い場合に前記第１の先のサンプル時間において前記パルスを示すのを許容する第 １しきい値比較器と、 前記第２論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第１の先のサンプル時間において前記パルスを示すのを許 容する第２しきい値比較器とを備えるパルス検出器。 ４請求項１又は２のパルス検出器において、さらに、前記比較器の出力と前記複 数のデータ記億レジスタの出力とに接続されていて、第３の先のサンプルの値が 前記第２の先のサンプル値よりも低い場合、第４の先のサンプル値が前記第３の 先のサンプル値よりも低い場合、前記第１の先のサンプル値が前記第２の先のサ ンプル値よりも低い場合、さらに、前記第２の先のサンプル値が負でない場合に 、前記第２の先のサンプル時間においてパルスを示す、第３論理回路手段と、 前記比較器の出力と前記複数のデータ記憶レジスタの出力とに接続されていて、 前記第３の先のサンプルの値が前記第２の先のサンプル値よりも大きい場合、第 ４の先のサンプル値が前記第３の先のサンプル値よりも大きい場合、前記第１の 先のサンプル値が前記第２の先のサンプル値よりも大きい場合、さらに、前記第 ２の先のサンプル値が負である場合に、前記第２の先のサンプル時間においてパ ルスを示す、第４論理回路手段とを備えるパルス検出器。 ５請求項４のパルス検出器において、前記第１乃至第４論理回路手段が、さらに 、 前記第１論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値よりも大き い場合に前記第１の先のサンプル時間において前記パルスを示すのを許容する第 １しきい値比較器と、 前記第２論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第１の先のサンプル時間において前記パルスを示すのを許 容する第２しきい値比較器と、前記第３論理手段に接続されていて前記第２の先 のサンプル値を所定のしきい値と比較し、さらに、前記第１の先のサンプル値が 前記所定のしきい値よりも大きい場合に前記第２の先のサンプル時間において前 記パルスを示すのを許容する第３しきい値比較器と、 前記第４論理手段に接続されていて前記第２の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第２の先のサンプル時間において前記パルスを示すのを許 容する第４しきい値比較器とを備えるパルス検出器。 ６請求項１又は２のパルス検出器において、さらに、前記比較器の出力と前記複 数のデータ記憶レジスタの出力とに接続されていて、第４の先のサンプルの値が 前記第２の先のサンプル値よりも低い場合、第４の先のサンプル値が前記第２の 先のサンプル値よりも低い場合、前記第１の先のサンプル値が前記第２の先のサ ンプル値よりも低い場合、さらに、前記第２の先のサンプル値が負でない場合に 、前記第２の先のサンプル時間においてパルスを示す、第３論理回路手段と、 前記比較器の出力と前記複数のデータ記憶レジスタの出力とに接続されていて、 前記第３の先のサンプルの値が前記第２の先のサンプル値よりも大きい場合、第 ４の先のサンプル値が前記第２の先のサンプル値よりも大きい場合、前記第１の 先のサンプル値が前記第２の先のサンプル値よりも大きい場合、さらに、前記第 ２の先のサンプル値が負である場合に、前記第２の先のサンプル時間においてパ ルスを示す、第４論理回路手段とを備えるパルス検出器。 ７請求項６のパルス検出器において、前記第１乃至第４論理回路手段が、さらに 、 前記第１論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値よりも大き い場合に前記第１の先のサンプル時間において前記パルスを示すのを許容する第 １しきい値比較器と、 前記第２論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第１の先のサンプル時間において前記パルスを示すのを許 容する第２しきい値比較器と、前記第３論理手段に接続されていて前記第２の先 のサンプル値を所定のしきい値と比較し、さらに、前記第１の先のサンプル値が 前記所定のしきい値よりも大きい場合に前記第２の先のサンプル時間において前 記パルスを示すのを許容する第３しきい値比較器と、 前記第４論理手段に接続されていて前記第２の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第２の先のサンプル時間において前記パルスを示すのを許 容する第４しきい値比較器とを備えるパルス検出器。 ８連続信号のパルスを検出するパルス検出器であって、前記信号を制御されたサ ンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバータ と、 該アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサンプ ル値が前記制御されたサンプリング時間で作られると先のデジタルサンプル値を 記憶する少なくとも１つのデータ記億レジスタと、該データ記憶レジスタに接続 され、さらに、前記アナログ・デジタルコンバータの前記出力に接続されていて 、前記記憶されたデジタルサンプル値と前記アナログ・デジタルコンバータから の最新のデジタルサンプル値とを比較する少なくとも１つの比較器と、 前記少なくとも１つの比較器の各々の出力に接続されていて前記比較の結果を記 億する少なくとも１つのデータ記憶レジスタと、前記少なくとも１つの比較器の 出力と前記少なくとも１つのデータ記憶レジスタの出力とに接続されていて、第 ２の先のサンプルの値が前記第１の先のサンプル値よりも低い場合、第１の先の サンプル値が所定のしきい値よりも大きい場合、前記アナログ・デジタルコンバ ータの出力値が前記第１の先のサンプル値よりも低い場合、さらに前記第１の先 のサンプル値が負の値ではない場合に、第１の先のサンプル時間においてパルス を示す、第１論理回路手段と、前記少なくとも１つの比較器の出力と前記少なく とも１つのデータ記憶レジスタの出力とに接続されていて、第２の先のサンプル 値が前記第１の先のサンプル値よりも大きい場合、第１の先のサンプル値が前記 所定のしきい値の負の値より小さい場合、前記アナログ・デジタルコンバータの 出力値が前記第１の先のサンプル値よりも大きい場合、さらに前記第１の先のサ ンプル値が負である場合に、第１の先のサンプル時間においてパルスを示す第２ 論理回路手段とを備えるパルス検出器。 ９連続信号のパルスを検出するパルス検出器であって、前記信号を制御されたサ ンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバータ と、 該アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサンプ ル値が前記制御されたサンプリング時間で作られると先のデジタルサンプル値を 記憶する少なくとも１つのデータ記憶レジスタと、該データ記憶レジスタに接続 され、さらに、前記アナログ・デジタルコンバータの前記出力に接続されていて 、前記記憶されたデジタルサンプル値と前記アナログ・デジタルコンバータから の最新のデジタルサンプル値とを比較する少なくとも１つの比較器と、 前記少なくとも１つの比較器の各々の出力に接続されていて前記比較の結果を記 憶する少なくとも１つのデータ記憶レジスタと、前記少なくとも１つの比較器の 出力と前記少なくとも１つのデータ記憶レジスタの出力とに接続されていて、第 ２の先のサンプルの値が前記第１の先のサンプル値よりも低い場合、第１の先の サンプル値が所定のしきい値よりも大きい場合、前記アナログ・デジタルコンバ ータの出力値が前記第１の先のサンプル値よりも低い場合、さらに前記第１の先 のサンプル値が負の値ではない場合に、第１の先のサンプル時間においてパルス を示す、第１論理回路手段と、前記少なくとも１つの比較器の出力と前記少なく とも１つのデータ記憶レジスタの出力とに接続されていて、第２の先のサンプル 値が前記第１の先のサンプル値よりも大きい場合、第１の先のサンプル値が前記 所定のしきい値の負の値より小さい場合、前記アナログ・デジタルコンバータの 出力値が前記第１の先のサンプル値よりも大きい場合、さらに前記第１の先のサ ンプル値が負である場合に、第１の先のサンプル時間においてパルスを示す第２ 論理回路手段と、前記少なくとも１つの比較器の出力と前記少なくとも１つのデ ータ記憶レジスタの出力とに接続されていて、第３の先のサンプルの値が前記第 ２の先のサンプル値よりも低い場合、第２の先のサンプル値が所定のしきい値よ り大きい場合、前記第１の先のサンプル値が前記第２の先のサンプル値よりも低 い場合、さらに、前記第２の先のサンプル値が負でない場合に、前記第２の先の サンプル時間においてパルスを示す、第３論理回路手段と、前記少なくとも１つ の比較器の出力と前記少なくとも１つのデータ記憶レジスタの出力とに接続され ていて、前記第３の先のサンプルの値が前記第２の先のサンプル値よりも大きい 場合、第２の先のサンプル値が所定のしきい値より小さい場合、前記第１の先の サンプル値が前記第２の先のサンプル値よりも大きい場合、さらに、前記第２の 先のサンプル値が負である場合に、前記第２の先のサンプル時間においてパルス を示す、第４論理回路手段とを備えるパルス検出器。 １０連続信号のパルスを検出するパルス検出器であって、前記信号を制御された サンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバー タと、 該アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサンプ ル値が前記制御されたサンプリング時間で作られると先のデジタルサンブル値を 記憶する少なくとも１つのデータ記憶レジスタと、該データ記憶レジスタに接続 され、さらに、前記アナログ・デジタルコンバータの前記出力に接続されていて 、前記記憶されたデジタルサンプル値と前記アナログ・デジタルコンバータから の最新のデジタルサンプル値とを比較する少なくとも１つの比較器と、 前記少なくとも１つの比較器の各々の出力に接続されていて前記比較の結果を記 憶する少なくとも１つのデータ記憶レジスタと、前記比較器の出力と前記複数の データ記憶レジスタの出力とに接続されていて、第３の先のサンプルの値が前記 第１の先のサンプル値よりも低い場合、第４の先のサンプル値が第２の先のサン プル値よりも低い場合、前記アナログ・デジタルコンバータの出力値が前記第２ の先のサンプル値よりも低い場合、さらに前記第１の先のサンプル値が負の値で はない場合に、第１の先のサンプル時間においてパルスを示す、第１論理回路手 段と、前記比較器の出力と前記複数のデータ記憶レジスタの出力とに接続されて いて、第３の先のサンプル値が前記第１の先のサンプル値よりも大きい場合、第 ４の先のサンプル値が第２の先のサンプル値より大きい場合、前記アナログ・デ ジタルコンバータの出力値が前記第２の先のサンプル値よりも大きい場合、さら に前記第１の先のサンプル値が負である場合に、第１の先のサンプル時間におい てパルスを示す第２論理回路手段とを備えるパルス検出器。 １１請求項１０のパルス検出器において、前記第１及び第２論理回路手段が、さ らに、 前記第１論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値よりも大き い場合に前記第１の先のサンプル時間において前記パルスを示すのを許容する第 １しきい値比較器と、 前記第２論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第１の先のサンプル時間において前記パルスを示すのを許 容する第２しきい値比較器とを備えるパルス検出器。 １２請求項１０のパルス検出器において、さらに、前記比較器の出力と前記複数 のデータ記憶レジスタの出力とに接続されていて、第４の先のサンプルの値が前 記第２の先のサンプル値よりも低い場合、第５の先のサンプル値が前記第３の先 のサンプル値よりも低い場合、前記第１の先のサンプル値が前記第３の先のサン プル値よりも低い場合、さらに、前記第２の先のサンプル値が負でない場合に、 前記第２の先のサンプル時間においてパルスを示す、第３論理回路手段と、 前記比較器の出力と前記複数のデータ記憶レジスタの出力とに接続されていて、 前記第４の先のサンプルの値が前記第２の先のサンプル値よりも大きい場合、第 ５の先のサンプル値が前記第３の先のサンプル値よりも大きい場合、前記第１の 先のサンプル値が前記第３の先のサンプル値よりも大きい場合、さらに、前記第 ２の先のサンプル値が負である場合に、前記第２の先のサンプル時間においてパ ルスを示す、第４論理回路手段とを備えるパルス検出器。 １３請求項１２のパルス検出器において、前記第１乃至第４論理回路手段が、さ りに、 前記第１論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値よりも大き い場合に前記第１の先のサンプル時間において前記パルスを示すのを許容する第 １しきい値比較器と、 前記第２論理手段に接続されていて前記第１の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第１の先のサンプル時間において前記パルスを示すのを許 容する第２しきい値比較器と、前記第３論理手段に接続されていて前記第２の先 のサンプル値を所定のしきい値と比較し、さらに、前記第１の先のサンプル値が 前記所定のしきい値よりも大きい場合に前記第２の先のサンプル時間において前 記パルスを示すのを許容する第３しきい値比較器と、 前記第４論理手段に接続されていて前記第２の先のサンプル値を所定のしきい値 と比較し、さらに、前記第１の先のサンプル値が前記所定のしきい値の負の値よ りも小さい場合に前記第２の先のサンプル時間において前記パルスを示すのを許 容する第４しきい値比較器とを備えるパルス検出器。 １４連続信号のパルスを検出するパルス検出器であって、前記信号を制御された サンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバー タと、 該アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサンプ ル値が前記制御されたサンプリング時間で作られると先のデジタルサンプル値を 記憶する少なくとも１つのデータ記憶レジスタと、該少なくとも１つのデータ記 憶レジスタに接続されていて、前記記憶されたデジタルサンプル値を所定のしき い値と比較する少なくとも１つのしきい値比較器と、 前記少なくとも１つのデータ記憶レジスタに接続され、前記しきい値比較器の出 力に接続され、さらに、前記アナログ・デジタルコンバータの出力に接続されて いて、前記記憶されたデジタルサンプル値と前記アナログ・デジタルコンバータ からの最新のデジタルサンプル値とを比較し、さらに、次の最新に記憶されたデ ジタル値が前記最新に記憶されたデジタルサンプル値よりも小さい場合、前記最 新のデジタルサンプル値が前記最新に記億されたデジタルサンプル値よりも小さ い場合、前記最新に記憶されたデジタルサンプル値が前記所定のしきい値より大 きな場合に、前記最新に記憶されたデジタルサンプル値においてパルスを示す少 なくとも１つの比較器と、前記少なくとも１つのデータ記憶レジスタに接続され 、前記しきい値比較器の出力に接続され、さらに、前記アナログ・デジタルコン バータの出力に接続されていて、前記記憶されたデジタルサンプル値と前記アナ ログ・デジタルコンバータからの最新のデジタルサンプル値とを比較し、さらに 、次の最新に記憶されたデジタル値が前記最新に記憶されたデジタルサンプル値 よりも高い場合、前記最新のデジタルサンプル値が前記最新に記憶されたデジタ ルサンプル値よりも高い場合、前記最新に記憶されたデジタルサンプル値が前記 所定のしきい値の負の値より小さな場合に、前記最新に記憶されたデジタルサン プル値においてパルスを示す少なくとも１つの比較器とを備えるパルス検出器。 １５請求項１４のパルス検出器において、さらに、前記アナログ・デジタルコン バータと前記データ記憶レジスタとの間に接続されていて、前記アナログ・デジ タルコンバータの出力と前記アナログ・デジタルコンバータの最も新しい過去の 出力との平均をとり、これにより、平均値を出力して前記記憶レジスタに記憶す る平均化手段を備えるパルス検出器。 １６連続信号のパルスを検出するパルス検出器であって、前記信号を制御された サンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバー タと、 該アナログ・デジタルコンバータの出力に接続されていて、前記デジタルサンプ ル値が前記制御されたサンプリング時間で作られると先のデジタルサンプル値を 記億する少なくとも１つのデータ記憶レジスタと、前記少なくとも１つのデータ 記憶レジスタに接続され、さらに、前記アナログ・デジタルコンバータの出力に 接続されていて、前記記憶されたデジタルサンプル値の各々の符号ビットと前記 アナログ・デジタルコンバータからの最新のデジタルサンプル値の符号ビットと を比較し、さらに、次の最新に記憶されたデジタル値の符号ビットが前記最新に 記憶されたデジタルサンプル値の符号ビットと等しくない場合、前記最新のデジ タルサンプル値の符号が前記最新に記憶されたデジタルサンプル値の符号と等し い場合に、前記最新に記憶されたデジタルサンプル値においてパルスを示す少な くとも１つの比較器とを備えるパルス検出器。 １７請求項１６のパルス検出器において、さらに、前記アナログ・デジタルコン バータと前記データ記憶レジスタとの間に接続されていて、前記アナログ・デジ タルコンバータの出力と前記アナログ・デジタルコンバータの最も新しい退去の 出力との平均をとり、これにより、平均値を出力して前記記億レジスタに記憶す る平均化手段を備えるパルス検出器。 １８連続信号のパルスを検出するパルス検出器であって、前記信号を制御された サンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバー タと、 該アナログ・デジタルコンバータの出力に接続され、さらに、全ての他のサンプ ルを記憶するように接続されている第１データ記憶レジスタと、前記アナログ・ デジタルコンバータの出力に接続され、さらに、全ての他のサンプルを記憶する ように接続されている第２データ記憶レジスタであって、前記第１データ記憶レ ジスタに記憶されていないサンプルを記憶する第２データ記憶レジスタと、 前記アナログ・デジタルコンバータの前記出力に接続されていて前記アナログ・ デジタルコンバータの前記出力の絶対値を所定のしきい値と比較する第１しきい 値比較器と、 該第１しきい値比較器の出力に接続されていて前記比較の結果を記憶する第３デ ータ記憶レジスタ、 前記第１データ記憶レジスタに接続されていて前記第１データ記憶レジスタの出 力の絶対値を所定のしきい値と比較する第２しきい値比較器と、前記第１及び第 ２データ記憶レジスタに接続され、さらに、前記アナログ・デジタルコンバータ の出力に接続されていて、前記記憶されたデジタルサンプル値と前記アナログ・ デジタルコンバータからの最新のデジタルサンプル値とを比較する一対の比較器 と、 前記一対の比較器の出力に接続され、さらに、前記第２しきい値比較器の出力に 接続された第１論理回路であって、該第１論理回路が、次に最新に記憶されたデ ジタルサンプル値が前記最新に記憶されたデジタルサンプル値より小さい場合及 び前記最新のデジタルサンプル値が前記最新に記憶されたサンプル値より小さい 場合に、最新に記憶されたデジタルサンプル値においてパルスを示し、また、前 記第２しきい値比較器が、前記最新に記憶されたデジタルサンプル値の絶対値が 前記所定のしきい値よりも大きいことと、前記次に最新に記億されたデジタルサ ンプル値が負ではないこととを示す、第１論理回路と、前記一対の比較器の出力 に接続され、さらに、前記第２しきい値比較器の出力に接続された第２論理回路 であって、前記第１論理回路が、次に最新に記憶されたデジタルサンプル値が前 記最新に記憶されたデジタルサンプル値より大きい場合及び前記最新のデジタル サンプル値が前記最新に記憶されたサンプル値より大きい場合に、最新に記憶さ れたデジタルサンプル値においてパルスを示し、また、前記第２しきい値比較器 が、前記最新に記憶されたデジタルサンプル値の絶対値が前記所定のしきい値よ りも大きいことと、前記次に最新に記憶されたデジタルサンプル値が負であるこ ととを示す、第２論理回路と、前記一対の比較器の出力に接続され、さらに、前 記第３データ記憶レジスタの出力に接続された第３論理回路であって、前記第２ 論理回路が、第２の次に最新に記憶されたデジタルサンプル値が前記次に最新に 記憶されたデジタルサンプル値より小さい場合及び前記最新に記憶されたデジタ ルサンプル値が前記次に最新に記憶されたサンプル値より小さい場合に、前記次 に最新に記憶されたデジタルサンプル値においてパルスを示し、また、前記第３ データ記憶レジスタが、前記次に最新に記憶されたデジタルサンプル値の絶対値 が前記所定のしきい値よりも大きいことと、前記次に最新に記憶されたデジタル サンプル値が負ではないこととを示す、第３論理回路と、前記一対の比較器の出 力に接続され、さらに、前記第３データ記憶レジスタの出力に接続された第４論 理回路であって、前記第２論理回路が、第２の次に最新に記憶されたデジタルサ ンプル値が前記次に最新に記憶されたデジタルサンプル値より大きい場合及び前 記最新に記憶されたデジタルサンプル値が前記次に最新に記憶されたサンプル値 より大きい場合に、前記次に最新に記憶されたデジタルサンプル値においてパル スを示し、また、前記第３データ記憶レジスタが、前記次に最新に記憶されたデ ジタルサンプル値の絶対値が前記所定のしきい値よりも大きいことと、前記次に 最新に記億されたデジタルサンプル値が負であることとを示す、第４論理回路と を備えるパルス検出器。 １９請求項１８のパルス検出器において、さらに、前記アナログ・デジタルコン バータと前記データ記憶レジスタとの間に接続されていて、前記アナログ・デジ タルコンバータの出力と前記アナログ・デジタルコンバータの最も新しい過去の 出力との平均をとり、これにより、平均値を出力して前記記憶レジスタに記憶す る平均化手段を備えるパルス検出器。 ２０連続信号のパルスを検出するパルス検出器であって、前記信号を制御された サンプリング時間でデジタルサンプル値に変換するアナログ・デジタルコンバー タと、 該アナログ・デジタルコンバータの出力に接続され、さらに、全ての他のサンプ ルを記憶するように接続されている第１データ記憶レジスタと、前記アナログ・ デジタルコンバータの出力に接続され、さらに、全ての他のサンプルを記憶する ように接続されている第２データ記憶レジスタであって、前記第１データ記憶レ ジスタに記憶されていないサンプルを記憶する第２データ記憶レジスタと、 前記第１データ記憶レジスタの出力に接続され、さらに、前記アナログ・デジタ ルコンバータの出力に接続された第１論理回路であって、次に最新に記憶された デジタルサンプル値の符号が前記最新に記憶されたデジタルサンプル値の符号と 等しくない場合及び前記アナログ・デジタルの出力の符号が前記最新に記憶され たサンプル値の符号と等しい場合に、最新に記憶されたデジタルサンプル値にお いてパルスを示す、第１論理回路と、前記第１及び第２データ記憶レジスタの出 力に接続された第２論理回路であって、次に最新に記憶されたデジタルサンプル 値の符号が前記次に最新に記憶されたデジタルサンプル値の符号と等しくない場 合及び前記最新に記憶されたデジタルサンプル値の符号が前記次に最新に記億さ れたサンプル値の符号と等しい場合に、前記次に最新に記憶されたデジタルサン プル値においてパルスを示す、第２論理回路とを備えるパルス検出器。 ２１請求項２０のパルス検出器において、さらに、前記アナログ・デジタルコン バータと前記データ記憶レジスタとの間に接続されていて、前記アナログ・デジ タルコンバータの出力と前記アナログ・デジタルコンバータの最も新しい過去の 出力との平均をとり、これにより、平均値を出力して前記記憶レジスタに記憶す る平均化手段を備えるパルス検出器。