JP2006074232A - 位相同期回路および再生装置 - Google Patents
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Abstract
【課題】多様化した仕様要求に応じることが可能なＰＬＬ回路および再生装置を提供する。
【解決手段】ＣＰＵ１７が、ＶＣＯのあらかじめ基準となる制御電圧ＣＶ３とその時の発振周波数を記憶しておく発振周波数記憶部１７１と、ＣＰＵインタフェース１３の現在の制御電圧と発振周波数とを検出する発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部１７２とを有し、この比較部１７２での比較結果に基づいて同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択する。
【選択図】 図１
【解決手段】ＣＰＵ１７が、ＶＣＯのあらかじめ基準となる制御電圧ＣＶ３とその時の発振周波数を記憶しておく発振周波数記憶部１７１と、ＣＰＵインタフェース１３の現在の制御電圧と発振周波数とを検出する発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部１７２とを有し、この比較部１７２での比較結果に基づいて同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択する。
【選択図】 図１
Description
本発明は、入力信号と電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の発振出力信号との位相とを比較し、ＶＣＯの出力信号を入力信号に対して所定の倍数の周波数で発振させる位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、および再生装置に関するものである。
たとえば、光ディスク等のデジタル記録再生装置のＲＦ信号処理系では、データを記録再生するために位相、周波数を比較して適切なクロックを得るＰＬＬ回路が用いられる。
ＰＬＬ回路は、基本的に、制御電圧に応じた周波数をもって発振して所定周波数のクロックを出力するＶＣＯと、ＶＣＯによるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較器と、位相比較器の位相差データおよびＶＣＯの出力クロックに基づいて制御電圧を生成しＶＣＯに供給するループフィルタを有する。
ところで、ＶＣＯは周囲温度によって発振周波数特性が変動してしまうことから、ＰＬＬ回路においてＶＣＯを用いる場合、あらかじめ使用する温度範囲における変動を考慮して使用する必要がある。
また、量産型のＶＣＯを用いる場合、ＶＣＯ事態の製造ばらつきによって発振周波数特性が異なることから、あらかじめ製造ばらつきも考慮して使用する必要がある。
したがって、これらの条件により、実際に使用可能な周波数範囲が制限される。
また、量産型のＶＣＯを用いる場合、ＶＣＯ事態の製造ばらつきによって発振周波数特性が異なることから、あらかじめ製造ばらつきも考慮して使用する必要がある。
したがって、これらの条件により、実際に使用可能な周波数範囲が制限される。
また、ＰＬＬ回路が他の集積回路に内蔵されているシステムの場合、ＶＣＯの電源電圧が集積回路の電源電圧と共通化されているので変更することができない。
そこで、目的の周波数を、製造バラツキや動作温度範囲に影響されることなく得ることが可能となるＰＬＬ回路が提案されている（特許文献１参照）。
特開２００２−３６８６０９号公報
ところで、最近ではＰＬＬ回路の要求仕様自体の多様化が進み、目的の周波数が複数となりＶＣＯも複数用意する回路が主流となってきた。
また、特許文献１に記載されているように、ＶＣＯの電源電圧を可変することで複数の周波数にも対応は可能であるが、出力信号の振幅や周辺回路との電位差等、あまり大きく可変することができない現状を踏まえると電源電圧の可変範囲の狭さ故、上述した多様化した仕様要求に応じることができない場合がある。
また、特許文献１に記載されているように、ＶＣＯの電源電圧を可変することで複数の周波数にも対応は可能であるが、出力信号の振幅や周辺回路との電位差等、あまり大きく可変することができない現状を踏まえると電源電圧の可変範囲の狭さ故、上述した多様化した仕様要求に応じることができない場合がある。
本発明の目的は、多様化した仕様要求に応じることが可能なＰＬＬ回路および再生装置を提供することにある。
上記目的を達成するため、本発明の第１の観点は、入力信号と電圧制御発振器の発振出力信号との位相とを比較し、上記電圧制御発振器の出力信号を上記入力信号に対して所定の倍数の周波数で発振させる位相同期回路であって、発振周波数帯が異なる複数の電圧制御発振器と、上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、上記比較手段での比較結果に基づいて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の上記電圧制御発振器の発振出力信号を選択する制御手段とを有する。
好適には、上記複数の電圧制御発振器のうちの上記制御手段で選択された電圧制御発振器の発振出力信号を分周する分周器を有し、制御手段は、上記比較手段での比較結果に基づいて、上記分周器の分周比を設定可能である。
好適には、上記制御手段は、上記比較手段での比較結果に基づいて、選択した電圧制御発振器の発振出力信号を直接出力するか上記分周器を介して分周した信号を出力するかを選択する。
好適には、上記制御手段は、任意の電圧制御発振器に任意の制御電圧、分周比を与えて当該電圧制御発振器の周波数を計測し、計測値と規定された境界値との比較結果に応じて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の上記電圧制御発振器の発振出力信号を選択し、上記分周器の分周比を選択する。
好適には、上記制御手段は、上記比較手段での比較結果に基づいて、制御電圧を任意の値に設定可能である。
本発明の第２の観点は、入力信号と電圧制御発振器の発振出力信号との位相とを比較し、上記電圧制御発振器の出力信号を上記入力信号に対して所定の倍数の周波数で発振させる位相同期回路であって、上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、上記比較手段での比較結果に基づいて、上記基準制御電圧を任意の値に設定可能な制御手段とを有する。
好適には、上記制御手段は、制御電圧を基準電圧に設定して当該電圧制御発振器の周波数を計測し、計測値が規定された目標範囲内にあるかを判定し、目標範囲外に有る場合には、制御電圧値を変更して、計測値が目標範囲内に入る制御電圧を選択する。
好適には、上記制御手段は、制御電圧を基準電圧に設定して当該電圧制御発振器の周波数を計測し、計測値が規定された目標範囲内にあるかを判定し、目標範囲外に有る場合には、制御電圧値および／または分周比を変更して、計測値が目標範囲内に入る制御電圧を選択する。
本発明の第３の観点は、記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換する再生装置であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、入力信号と電圧制御発振器の発振出力信号との位相とを比較する位相比較手段と、位相比較手段の比較結果に応じた制御電圧を生成する制御電圧生成手段と、上記制御電圧を応じて、出力信号を入力信号に対して所定の倍数の周波数で発振する、発振周波数帯が異なる複数の電圧制御発振器と、上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、上記比較手段での比較結果に基づいて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の上記電圧制御発振器の発振出力信号を選択する制御手段とを有する。
本発明の第４の観点は、記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換する再生装置であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、入力信号と電圧制御発振器の発振出力信号との位相とを比較する位相比較手段と、位相比較手段の比較結果に応じた制御電圧を生成する制御電圧生成手段と、上記制御電圧を応じて、出力信号を入力信号に対して所定の倍数の周波数で発振する電圧制御発振器と、上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、上記比較手段での比較結果に基づいて、上記基準制御電圧を任意の値に設定可能な制御手段とを有する。
本発明によれば、制御手段は、任意の電圧制御発振器に任意の制御電圧、分周比を与えて電圧制御発振器の周波数を計測する。
そして、計測値と規定された境界値とを比較し、比較結果に応じて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の電圧制御発振器の発振出力信号を選択する。
このとき、場合によっては、分周器の分周比を選択する。
そして、計測値と規定された境界値とを比較し、比較結果に応じて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の電圧制御発振器の発振出力信号を選択する。
このとき、場合によっては、分周器の分周比を選択する。
本発明によれば、多様化した仕様要求に応じることが可能となる利点がある。
特性が大きくばらついているＶＣＯ製造でも使用することができ、歩留まりを向上してＶＣＯの製造コストが下げられて廉価に提供でき、使用可能な温度範囲と周波数範囲と動作電源電圧を広くすることが可能なＰＬＬ回路を実現することができる。
また、複数のＶＣＯにあらかじめ基準となる制御電圧を設定したときに、要求周波数に最も近い発振周波数が検出できるＶＣＯの選択を実施することにより、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与える様な問題を解決することができる。
特性が大きくばらついているＶＣＯ製造でも使用することができ、歩留まりを向上してＶＣＯの製造コストが下げられて廉価に提供でき、使用可能な温度範囲と周波数範囲と動作電源電圧を広くすることが可能なＰＬＬ回路を実現することができる。
また、複数のＶＣＯにあらかじめ基準となる制御電圧を設定したときに、要求周波数に最も近い発振周波数が検出できるＶＣＯの選択を実施することにより、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与える様な問題を解決することができる。
以下、本発明の実施形態を、添付図面に関連付けて説明する。
図１は、本発明に係るＰＬＬ回路の一実施形態を示す構成図である。
本ＰＬＬ回路１０は、図１に示すように、アナログ／デジタルコンバータ（ＡＤＣ）１１、位相比較器（ＰＣ）１２、ＶＣＯ制御用ＣＰＵインタフェース（Ｉ／Ｆ）１３、ループフィルタ（ＬＦ）１４、デジタル／アナログコンバータ（ＤＡＣ）１５、ＶＣＯ１６、および制御手段としてのＣＰＵ１７を有する。
ＡＤＣ１１は、アナログ入力信号ＡＩＮをデジタル信号に変換して位相比較器１２に出力する。
位相比較器１２は、ＡＤＣ１１によるデジタル入力信号ＤＩＮとＶＣＯ１６によるクロックＰＣＬＫとの位相差を検出し、位相差データＳ１２をＣＰＵインタフェース１３に出力する。
ＣＰＵインタフェース１３は、位相比較器１２による位相差データＳ１２をループフィルタ１４に入力させる。
また、ＣＰＵインタフェース１３は、ＶＣＯ１６の現在の制御電圧と発振周波数とを検出する発振周波数検出手段として機能する。ＣＰＵインタフェース１３は、検出した周波数および制御電圧値は、ＣＰＵ１７により読み出し可能に構成されている。
ＣＰＵインタフェース１３は、ＣＰＵ１７によるＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）をＶＣＯ１６に供給する。
ＣＰＵインタフェース１３は、ＣＰＵ１７によるＶＣＯの分周比設定値ＤＶや、選択したＶＣＯセルで発振したクロックをそのまま出力するか分周比設定値ＤＶに基づいて分周したクロックを出力するかに切り替えを指示する切替信号ＳＳＷをＶＣＯ１６に供給する。
また、ＣＰＵインタフェース１３は、ＶＣＯ１６の制御電圧の可変手段としての機能を有しており、制御電圧を任意の値に調節して、その際の発振周波数を検出することが可能である。
また、ＣＰＵインタフェース１３は、ＶＣＯ１６の現在の制御電圧と発振周波数とを検出する発振周波数検出手段として機能する。ＣＰＵインタフェース１３は、検出した周波数および制御電圧値は、ＣＰＵ１７により読み出し可能に構成されている。
ＣＰＵインタフェース１３は、ＣＰＵ１７によるＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）をＶＣＯ１６に供給する。
ＣＰＵインタフェース１３は、ＣＰＵ１７によるＶＣＯの分周比設定値ＤＶや、選択したＶＣＯセルで発振したクロックをそのまま出力するか分周比設定値ＤＶに基づいて分周したクロックを出力するかに切り替えを指示する切替信号ＳＳＷをＶＣＯ１６に供給する。
また、ＣＰＵインタフェース１３は、ＶＣＯ１６の制御電圧の可変手段としての機能を有しており、制御電圧を任意の値に調節して、その際の発振周波数を検出することが可能である。
ループフィルタ１４は、位相比較器のＣＰＵインタフェース１３を介した位相差データＳ１３およびＶＣＯ１６の出力クロックＰＣＬＫに基づいて、ＶＣＯ１６の制御電圧ＣＶを生成しＤＡＣ１５に供給する。
ＤＡＣ１５は、ループフィルタ１４において生成された制御電圧ＣＶをデジタルレベルからアナログに変換してＶＣＯ１６に供給する。
ＶＣＯ１６は、発振周波数帯が異なる複数のＶＣＯセルを含み、ＣＰＵインタフェース１３を介したＰＵ１７によるＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）で選択されたＶＣＯセルにおいて、制御電圧ＣＶに応じた発振周波数で発振して得られるクロックをそのまま、あるいは分周してクロックＰＬＣＫとて、ＡＤＣ１１、位相比較器１２、ＣＰＵインタフェース１３、およびループフィルタ１４に供給する。
図２は、図１のＶＣＯ１６の構成例を示す回路図である。
図２のＶＣＯ１６は、発振周波数帯が異なる３つのＶＣＯセル１６１，１６２，１６３、マルチプレクサ１６４、分周器１６５、およびマルチプレクサ１６６を有している。
図２のＶＣＯ１６は、発振周波数帯が異なる３つのＶＣＯセル１６１，１６２，１６３、マルチプレクサ１６４、分周器１６５、およびマルチプレクサ１６６を有している。
３つのＶＣＯセル１６１〜１６３のうち、ＶＣＯセル１６１（ＶＣＯ＿Ｈ）が最も発振周波数帯が高く、ＶＣＯセル１６３（ＶＣＯ＿Ｌ）が最も発振周波数帯が低く、ＶＣＯセル１６２（ＶＣＯ＿Ｍ）が中間の発振周波数帯となるように構成されている。
ＶＣＯセル１６１〜１６３の発振周波数は、ＣＤやＤＶＤの媒体仕様に応じて各種仕様に対応可能に設定されている。
たとえば、最も発振周波数帯が高いＶＣＯ１６１は、ＤＶＤ×１倍速、ＤＶＤ×１．４倍速、ＤＶＤ×１．７倍速に対応可能で、中間の発振周波数帯のＶＣＯ１６２はＣＤ、ＤＶＤ×１倍速、ＤＶＤ×１．４倍速、ＤＶＤ×１．７倍速に対応可能で、最も発振周波数帯が低いＶＣＯ１６３は、ＣＤやＤＶＤ×１．４倍速に対応可能に構成される。
ＶＣＯセル１６１〜１６３の発振周波数は、ＣＤやＤＶＤの媒体仕様に応じて各種仕様に対応可能に設定されている。
たとえば、最も発振周波数帯が高いＶＣＯ１６１は、ＤＶＤ×１倍速、ＤＶＤ×１．４倍速、ＤＶＤ×１．７倍速に対応可能で、中間の発振周波数帯のＶＣＯ１６２はＣＤ、ＤＶＤ×１倍速、ＤＶＤ×１．４倍速、ＤＶＤ×１．７倍速に対応可能で、最も発振周波数帯が低いＶＣＯ１６３は、ＣＤやＤＶＤ×１．４倍速に対応可能に構成される。
各ＶＣＯセル１６１〜１６３は、図２に示すように、複数の端子を有している。
具体的には、アナログ電源（Ａｎａｌｏｇ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）端子ＡＶＤ、アナロググランド（Ａｎａｌｏｇ Ｇｒｏｕｎｄ）端子ＡＶＳ、デジタルコア電源（Ｄｉｇｉｔａｌ Ｃｏｒｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）端子ＶＤＤ、デジタルコアグランド（Ｄｉｇｉｔａｌ Ｃｏｒｅ Ｇｒｏｕｎｄ）端子ＶＳＳ、ＶＣＯ制御電圧（ＶＣＯ Ｃｏｎｔｒｏｌ Ｖｏｌｔａｇｅ）端子Ｃ、ＣＰＵインタフェース（ＣＰＵ Ｉｎｔｅｒｆｆａｃｅ）端子ＥＮ、およびクロック出力端子Ｘを有している。
そして、ＶＣＯ制御電圧端子ＣにＤＡ１５によるＣ制御電圧ＣＶが供給され、ＣＰＵインタフェース端子ＥＮにＣＰＵインタフェース１３を介したＣＰＵ１７によるＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）が供給される。
各ＶＣＯセル１６１〜１６３は、ＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）により選択されたセルがイネーブルとなり、制御電圧ＣＶに応じた発振周波数をもって発振し、クロック出力端子Ｘからマルチプレクサ１６４に出力する。
具体的には、アナログ電源（Ａｎａｌｏｇ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）端子ＡＶＤ、アナロググランド（Ａｎａｌｏｇ Ｇｒｏｕｎｄ）端子ＡＶＳ、デジタルコア電源（Ｄｉｇｉｔａｌ Ｃｏｒｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）端子ＶＤＤ、デジタルコアグランド（Ｄｉｇｉｔａｌ Ｃｏｒｅ Ｇｒｏｕｎｄ）端子ＶＳＳ、ＶＣＯ制御電圧（ＶＣＯ Ｃｏｎｔｒｏｌ Ｖｏｌｔａｇｅ）端子Ｃ、ＣＰＵインタフェース（ＣＰＵ Ｉｎｔｅｒｆｆａｃｅ）端子ＥＮ、およびクロック出力端子Ｘを有している。
そして、ＶＣＯ制御電圧端子ＣにＤＡ１５によるＣ制御電圧ＣＶが供給され、ＣＰＵインタフェース端子ＥＮにＣＰＵインタフェース１３を介したＣＰＵ１７によるＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）が供給される。
各ＶＣＯセル１６１〜１６３は、ＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）により選択されたセルがイネーブルとなり、制御電圧ＣＶに応じた発振周波数をもって発振し、クロック出力端子Ｘからマルチプレクサ１６４に出力する。
マルチプレクサ１６４は、ＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）により選択されたＶＣＯセルの出力クロックを分周器１６５およびマルチプレクサ１６６に出力する。
分周器１６５は、ＣＰＵインタフェース１３を介したＣＰＵ１７による分周比設定値ＤＶに応じた分周比（たとえば１／２、１／４等）をもってマルチプレクサ１６４で選択されたＶＣＯセルの出力クロックの周波数を分周してマルチプレクサ１６６に出力する。
マルチプレクサ１６６は、ＣＰＵインタフェース１３を介したＣＰＵ１７による切替信号ＳＳＷに応じて、マルチプレクサ１６４で選択されたＶＣＯセルの出力クロックまたは分周器１６５分周されたクロックのいずれかを選択し、出力クロックＰＬＣＫとしてＡＤＣ１１、位相比較器１２、ＣＰＵインタフェース１３、およびループフィルタ１４に供給する。
ＣＰＵ１７は、ＶＣＯ１６に対するＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）、分周比設定値ＤＶ、切替信号ＳＳＷを生成し、ＣＰＵインタフェース１３を通してＶＣＯ１６に供給する。
ＣＰＵ１７は、同一条件下における要求周波数に近い発振周波数帯のＶＣＯセルの発振出力信号を選択し、かつ、最適な周波数の出力クロックＰＬＣＫを得られるように、たとえばＣＰＵインタフェース１３で検出される発振周波数および制御電圧に基づいてＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）、分周比設定値ＤＶ、切替信号ＳＳＷを生成する。
ＣＰＵ１７は、同一条件下における要求周波数に近い発振周波数帯のＶＣＯセルの発振出力信号を選択し、かつ、最適な周波数の出力クロックＰＬＣＫを得られるように、たとえばＣＰＵインタフェース１３で検出される発振周波数および制御電圧に基づいてＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）、分周比設定値ＤＶ、切替信号ＳＳＷを生成する。
ＣＰＵ１７は、ＶＣＯ１６のあらかじめ基準となる制御電圧とこの基準制御電圧における発振周波数を記憶しておく発振周波数記憶部（Ｍ）１７１と、ＣＰＵインタフェース１３の発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部（ＣＯＭＰ）１７２と、を有し、比較部１７２の比較結果に基づいて、ＶＣＯ１６における複数のＶＣＯセル１６１〜１６３から同一条件下における要求周波数に近い発振周波数帯のＶＣＯセルの発振出力信号を選択し、かつ、最適な周波数の出力クロックＰＬＣＫを得られるように、たとえばＣＰＵインタフェース１３で検出される発振周波数および制御電圧に基づいてＶＣＯ選択信号ＶＳＥＬ（Ｈ，Ｍ，Ｌ）、分周比設定値ＤＶ、切替信号ＳＳＷを生成する。
ＣＰＵ１７は、基準電圧ＣＶ３を制御電圧の可変手段にて設定し、その際の各ＶＣＯセル１６１〜１６３の発振周波数をそれぞれ検出し記憶する。
そして、ＣＰＵ１７は、要求周波数との差分を演算することにより最適なＶＣＯセルを選択することができる。
そして、ＣＰＵ１７は、要求周波数との差分を演算することにより最適なＶＣＯセルを選択することができる。
このように、本実施形態においては、ＣＰＵ１７が、同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択できれば良いことになる。
以下に、同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択する理由および選択方法を、図面に関連付けて説明する。
以下に、同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択する理由および選択方法を、図面に関連付けて説明する。
ＶＣＯが単一の場合、その時の動作保証温度、ＶＣＯ製造バラツキ、動作保証電圧により発振特性は図３に示す組み合わせで表される。
図３において、横軸が制御電圧を、縦軸がＶＣＯの発振周波数をそれぞれ表している。図３における、ＨＴ ｂｅｓｔ ｖｍａｘで示す曲線は高温でバラツキが上限品で動作電圧上限の場合の特性を、ＨＴ ｂｅｓｔ ｖｍｉｎで示す曲線は高温でバラツキが上限品で動作電圧下限の場合の特性を、ＨＴ ｗｏｒｓｔ ｖｍａｘで示す曲線は高温でバラツキが下限品で動作電圧上限の場合の特性を、ＨＴ ｗｏｒｓｔ ｖｍｉｎで示す曲線は高温でバラツキが下限品で動作電圧下限の場合の特性を、ＬＴ ｂｅｓｔ ｖｍａｘで示す曲線は低温でバラツキが上限品で動作電圧上限の場合の特性を、ＬＴ ｂｅｓｔ ｖｍｉｎで示す曲線は低温でバラツキが上限品で動作電圧下限の場合の特性を、ＬＴ ｗｏｒｓｔ ｖｍａｘで示す曲線は低温でバラツキが下限品で動作電圧上限の場合の特性を、ＬＴ ｗｏｒｓｔ ｖｍｉｎで示す曲線は低温でバラツキが下限品で動作電圧下限の場合の特性を、それぞれ示している。
以下で参照する図面においても同様である。
以下で参照する図面においても同様である。
ここで顕著な例である、低温＆バラツキ上限＆電圧上限での高周波数条件と、高温＆バラツキ下限＆電圧下限の低周波数条件を抜粋して図４にて動作許容周波数範囲の説明をする。
図４において、ＣＶ１、ＣＶ２はどの条件においても比較的周波数特性が安定している制御電圧ＣＶの範囲を示す。
低周波数条件では範囲＜１＞で安定した周波数を供給できるが高周波数条件においては＜１＞と重なる部分が存在せず＜４＞の開きがある。
このような場合、分周器を用いて分周する。
高周波条件を１／２分周したとき範囲＜２＞で安定した周波数を供給でき、範囲＜３＞で動作許容することができると言える。
図４において、ＣＶ１、ＣＶ２はどの条件においても比較的周波数特性が安定している制御電圧ＣＶの範囲を示す。
低周波数条件では範囲＜１＞で安定した周波数を供給できるが高周波数条件においては＜１＞と重なる部分が存在せず＜４＞の開きがある。
このような場合、分周器を用いて分周する。
高周波条件を１／２分周したとき範囲＜２＞で安定した周波数を供給でき、範囲＜３＞で動作許容することができると言える。
しかしながら要求仕様上、必要とする周波数の多様化により範囲＜３＞を分周しても供給しきれない周波数帯域が発生してしまうので、図１のＶＣＯ１６が図２のような複数のＶＣＯを用いた構成にし、図５のように動作許容範囲を広げることで仕様を満たしている（＜１＞＋＜２＞＋＜３＞→＜４＞）。
具体例としてＣＤ／ＤＶＤディスク再生装置での仕様を挙げる。
図６は、動作保証温度、ＶＣＯ製造バラツキ、動作保証電圧によりＶＣＯの発振特性を諸条件の組み合わせで示す図であって、ＣＤ／ＤＶＤディスク再生装置での仕様に対応付けた図である。
図６は、動作保証温度、ＶＣＯ製造バラツキ、動作保証電圧によりＶＣＯの発振特性を諸条件の組み合わせで示す図であって、ＣＤ／ＤＶＤディスク再生装置での仕様に対応付けた図である。
図６におけるＣＤ再生時の周波数は１６倍速相当である。
ＰＬＬ回路には分周器があり、等倍速における周波数特性は同じと言える。
ＣＤ再生において動作可能なＶＣＯはＣＶ１、ＣＶ２の範囲内で動作許容を示す＜５＞、＜６＞が該当するＶＣＯ＿Ｍ（ＶＣＯセル１６２）およびＶＣＯ＿Ｌ（ＶＣＯセル１６３）と言える。
同様に、ＤＶＤ×１倍速は範囲＜９＞が該当するＶＣＯ＿Ｈ（ＶＣＯセル１６１）、ＤＶＤ×１．４倍速は範囲＜７＞が該当するＶＣＯ＿Ｍ（ＶＣＯセル１６２）、ＤＶＤ×１．７倍速は範囲＜８＞が該当するＶＣＯ＿Ｍ（ＶＣＯセル１６２）が動作可能なＶＣＯと言える。
ＰＬＬ回路には分周器があり、等倍速における周波数特性は同じと言える。
ＣＤ再生において動作可能なＶＣＯはＣＶ１、ＣＶ２の範囲内で動作許容を示す＜５＞、＜６＞が該当するＶＣＯ＿Ｍ（ＶＣＯセル１６２）およびＶＣＯ＿Ｌ（ＶＣＯセル１６３）と言える。
同様に、ＤＶＤ×１倍速は範囲＜９＞が該当するＶＣＯ＿Ｈ（ＶＣＯセル１６１）、ＤＶＤ×１．４倍速は範囲＜７＞が該当するＶＣＯ＿Ｍ（ＶＣＯセル１６２）、ＤＶＤ×１．７倍速は範囲＜８＞が該当するＶＣＯ＿Ｍ（ＶＣＯセル１６２）が動作可能なＶＣＯと言える。
各要求周波数に対し動作許容範囲として該当するＶＣＯを割り当てれば仕様を満足することができる。
ところで、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れていると動作安定に時間が掛かる。
特に、ディスク再生装置においては音声出力までの時間に直接起因するため、時間短縮は必須である。
そこで、本実施形態においては、さらに以下のような方法を採用している。
特に、ディスク再生装置においては音声出力までの時間に直接起因するため、時間短縮は必須である。
そこで、本実施形態においては、さらに以下のような方法を採用している。
上記のように、要求周波数毎にＶＣＯを割り当てる方法ではＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れていると動作安定に時間が掛かり性能に影響を与えることがあり得る。
本実施形態においては比較的簡単な方法でこの問題を解決して、複数のＶＣＯを有効活用することを特徴としたＰＬＬ回路とそのようなＰＬＬ回路を含む集積回路の実現をしている。
本実施形態においては比較的簡単な方法でこの問題を解決して、複数のＶＣＯを有効活用することを特徴としたＰＬＬ回路とそのようなＰＬＬ回路を含む集積回路の実現をしている。
図７は、低周波数条件でのＶＣＯ特性を抜粋して示す図である。
基準電圧をＣＶ３としたとき、ＣＤ再生においてＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択した場合、制御電圧変動幅は図７中＜Ａ＞で示す範囲である。
同様に、ＤＶＤ×１倍速はＶＣＯ＿Ｈ（ＶＣＯセル１６１）を選択し、変動幅は図７中＜Ｄ＞で示す範囲となり、ＤＶＤ×１．４倍速はＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、変動幅は図７中＜Ｂ＞で示す範囲となり、ＤＶＤ×１．７倍速はＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、変動幅は図７中＜Ｅ＞で示す範囲となる。
同様に、ＤＶＤ×１倍速はＶＣＯ＿Ｈ（ＶＣＯセル１６１）を選択し、変動幅は図７中＜Ｄ＞で示す範囲となり、ＤＶＤ×１．４倍速はＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、変動幅は図７中＜Ｂ＞で示す範囲となり、ＤＶＤ×１．７倍速はＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、変動幅は図７中＜Ｅ＞で示す範囲となる。
しかし、特性曲線を見るとＤＶＤ×１．７倍速においては＜Ｅ＞より＜Ｈ＞の方が変動幅は小さいのでＶＣＯ＿Ｈ（ＶＣＯセル１６１）の方が基準電圧ＣＶ３により近いのが判る。
同様に、ＤＶＤ×１．４倍速はＶＣＯ＿Ｈ（ＶＣＯセル１６１）が近く、ＤＶＤ×１倍速は分周器を用いるとＶＣＯ＿Ｌ（ＶＣＯセル１６３）の方が基準電圧ＣＶ３により近い。
同様に、ＤＶＤ×１．４倍速はＶＣＯ＿Ｈ（ＶＣＯセル１６１）が近く、ＤＶＤ×１倍速は分周器を用いるとＶＣＯ＿Ｌ（ＶＣＯセル１６３）の方が基準電圧ＣＶ３により近い。
図８は、高周波数条件でのＶＣＯ特性を抜粋して示す図である。
図８において、やはりＣＤにおける＜ａ＞と＜ｅ＞の比較でＶＣＯ＿Ｌ（ＶＣＯセル１６３）を、ＤＶＤ×１．４倍速における＜ｂ＞と＜ｆ＞の比較でＶＣＯ＿Ｌ（ＶＣＯセル１６３）を選択した方が変動幅は小さい。
つまり、同一条件下における要求周波数に一番近い周波数を出力するＶＣＯを選択できれば良いことになる。
つまり、同一条件下における要求周波数に一番近い周波数を出力するＶＣＯを選択できれば良いことになる。
そこで、本実施形態においては、ＣＰＵ１７に、ＶＣＯのあらかじめ基準となる制御電圧ＣＶ３とその時の発振周波数を記憶しておく発振周波数記憶部１７１と、ＣＰＵインタフェース１３の現在の制御電圧と発振周波数とを検出する発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部１７２とを設け、この比較部１７２での比較結果に基づいて同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択するように構成している。
これにより要求周波数に一番近い周波数を出力するＶＣＯの選択が可能となる。
なお、発振周波数検出部をＣＰＵ１７に設けるように構成することも可能である。
これにより要求周波数に一番近い周波数を出力するＶＣＯの選択が可能となる。
なお、発振周波数検出部をＣＰＵ１７に設けるように構成することも可能である。
また、集積回路においては各ＶＣＯのバラツキ特性が近似することから、図９および図１０のような条件判定に則ってＶＣＯを選択をすることで任意のＶＣＯ１つを計測するだけで演算を容易にすることが可能である。
図９は、上述したＶＣＯ選択機能をディスク再生装置に応用したときの条件判定基準値表を示す図である。
図１０は、上述したＶＣＯ選択機能をディスク再生装置に応用したときの図９の表に対応する使用分周比およびＶＣＯ表を示す図である。
図１０は、上述したＶＣＯ選択機能をディスク再生装置に応用したときの図９の表に対応する使用分周比およびＶＣＯ表を示す図である。
以下に、図９および図１０に基づいて条件判定を行い要求周波数に一番近い周波数を出力するＶＣＯの選択する動作を、図１１のフローチャートに関連付けて説明する。
ここでは、ＤＶＤ×１．７倍速の場合のＶＣＯセル、分周比選定動作を例に説明する。
ここでは、ＤＶＤ×１．７倍速の場合のＶＣＯセル、分周比選定動作を例に説明する。
ディスクを判定（判別）し（ＳＴ１）、ＶＣＯ制御電圧を任意の値に設定する。これにより、計測するＶＣＯセルを選択し、分周比を任意の値に設定する（ＳＴ２）。
ＣＰＵは、制御電圧、ＶＣＯ選択信号ＶＳＥＬ、分周比設定値ＤＶ、切替信号ＳＳＷをＣＰＵインタフェース１３を介してＶＣＯ１６に供給する。
ＶＣＯ１６においては、ＶＣＯ選択信号ＶＳＥＬで選択されたＶＣＯセルがイネーブルとなって制御電圧応じた発振周波数で発振し、分周されたあるいはそのままのクロックＰＬＣＫがＣＰＵインタフェース１３等に供給される。
ＣＰＵは、制御電圧、ＶＣＯ選択信号ＶＳＥＬ、分周比設定値ＤＶ、切替信号ＳＳＷをＣＰＵインタフェース１３を介してＶＣＯ１６に供給する。
ＶＣＯ１６においては、ＶＣＯ選択信号ＶＳＥＬで選択されたＶＣＯセルがイネーブルとなって制御電圧応じた発振周波数で発振し、分周されたあるいはそのままのクロックＰＬＣＫがＣＰＵインタフェース１３等に供給される。
次に、ＣＰＵインタフェース１３を通して発振周波数の計測を実施する（ＳＴ３）。この計測値をＦｐｌｃｋとする。
次いで、計測値Ｆｐｌｃｋがｎ（境界値ａ，ｂ，ｃ，ｄ）より大きいか否かの判定を行う（ＳＴ４）。
計測値Ｆｐｌｃｋが境界値ａ７より大きい場合は、図１０に示すように、最低速条件であり、ＶＣＯセルはＶＣＯ＿Ｈ（ＶＣＯセル１６１）を選択し、分周比は１／２を選択する（ＳＴ５）。
計測値Ｆｐｌｃｋが境界値ｂ７より大きい場合は、図１０に示すように、低速条件であり、ＶＣＯセルはＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、分周比は１／２を選択する（ＳＴ６）。
計測値Ｆｐｌｃｋが境界値ｃ７より大きい場合は、図１０に示すように、基準条件であり、ＶＣＯセルはＶＣＯ＿Ｌ（ＶＣＯセル１６３）を選択し、分周比は１／２を選択する（ＳＴ７）。
計測値Ｆｐｌｃｋが境界値ｄ７より大きい場合は、図１０に示すように、基準条件であり、ＶＣＯセルはＶＣＯ＿Ｈ（ＶＣＯセル１６１）を選択し、分周比は１／４を選択する（ＳＴ８）。
計測値Ｆｐｌｃｋが境界値ｎ以下の場合は、図１０に示すように、最高速条件であり、ＶＣＯセルはＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、分周比は１／４を選択する（ＳＴ９）。
計測値Ｆｐｌｃｋが境界値ａ７より大きい場合は、図１０に示すように、最低速条件であり、ＶＣＯセルはＶＣＯ＿Ｈ（ＶＣＯセル１６１）を選択し、分周比は１／２を選択する（ＳＴ５）。
計測値Ｆｐｌｃｋが境界値ｂ７より大きい場合は、図１０に示すように、低速条件であり、ＶＣＯセルはＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、分周比は１／２を選択する（ＳＴ６）。
計測値Ｆｐｌｃｋが境界値ｃ７より大きい場合は、図１０に示すように、基準条件であり、ＶＣＯセルはＶＣＯ＿Ｌ（ＶＣＯセル１６３）を選択し、分周比は１／２を選択する（ＳＴ７）。
計測値Ｆｐｌｃｋが境界値ｄ７より大きい場合は、図１０に示すように、基準条件であり、ＶＣＯセルはＶＣＯ＿Ｈ（ＶＣＯセル１６１）を選択し、分周比は１／４を選択する（ＳＴ８）。
計測値Ｆｐｌｃｋが境界値ｎ以下の場合は、図１０に示すように、最高速条件であり、ＶＣＯセルはＶＣＯ＿Ｍ（ＶＣＯセル１６２）を選択し、分周比は１／４を選択する（ＳＴ９）。
以上説明したように、本実施形態によれば、ＣＰＵ１７が、ＶＣＯのあらかじめ基準となる制御電圧ＣＶ３とその時の発振周波数を記憶しておく発振周波数記憶部１７１と、ＣＰＵインタフェース１３の現在の制御電圧と発振周波数とを検出する発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部１７２とを有し、この比較部１７２での比較結果に基づいて同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択することから、以下の効果を得ることができる。
特性が大きくばらついているＶＣＯ製造でも使用することができ、歩留まりを向上してＶＣＯの製造コストが下げられて廉価に提供でき、使用可能な温度範囲と周波数範囲と動作電源電圧を広くすることが可能なＰＬＬ回路を実現することができる。
また、複数のＶＣＯにあらかじめ基準なる制御電圧を設定したときに、要求周波数に最も近い発振周波数が検出できるＶＣＯの選択を実施することにより、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与えるような問題を解決することができる。
また、複数のＶＣＯにあらかじめ基準なる制御電圧を設定したときに、要求周波数に最も近い発振周波数が検出できるＶＣＯの選択を実施することにより、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与えるような問題を解決することができる。
また、ＰＬＬ回路と他の回路部分とを有する集積回路において、製造のばらつきが大きくても利用することができ、使用可能な温度範囲や動作電源電圧を広く取ることが可能なＰＬＬ回路を含む集積回路を実現することができる。
また同様に、複数のＶＣＯにあらかじめ基準となる制御電圧を設定したときに、要求周波数に最も近い発振周波数が検出できるＶＣＯの選択を実施することにより、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与えるような問題を解決することができる。
また同様に、複数のＶＣＯにあらかじめ基準となる制御電圧を設定したときに、要求周波数に最も近い発振周波数が検出できるＶＣＯの選択を実施することにより、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与えるような問題を解決することができる。
なお、以上の説明では、比較部１７２での比較結果に基づいて同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択するように構成したが、たとえば比較部の比較結果に応じて基準制御電圧を可変するように構成することも可能である。
以下に、比較部の比較結果に応じて基準制御電圧を可変する方法について説明する。
以下に、比較部の比較結果に応じて基準制御電圧を可変する方法について説明する。
前述したように、ＶＣＯはその時の動作温度範囲、ＶＣＯ製造バラツキ、動作電圧範囲により発振特性は図３に示す組み合わせで表される。
ここで顕著な例である低温＆電圧上限での高周波数条件と高温＆電圧下限の低周波数条件について、バラツキ上限品と下限品を抜粋し、図１２にてＶＣＯ制御電圧の説明をする。
ここで顕著な例である低温＆電圧上限での高周波数条件と高温＆電圧下限の低周波数条件について、バラツキ上限品と下限品を抜粋し、図１２にてＶＣＯ制御電圧の説明をする。
図１２において、ＣＶ１、ＣＶ２はどの条件においても比較的周波数特性が安定している制御電圧の範囲を示す。ＣＶ３はその際の基準電圧と仮定する。
実例としてディスク再生装置における目的の周波数ＣＤ×ｎで示す。
図１２おいて、ＨＴ ｗｏｒｓｔ ｖｍｉｎで示す高温でバラツキが下限品で動作電圧下限の特性の場合、＜Ａ＞はＣＤ×１６倍速相当の周波数に対しての引き込み時に設定される制御電圧を示す。
次に、ＬＴ ｂｅｓｔ ｖｍａｘで示す低温でバラツキが上限品で動作電圧上限の特性の場合、制御電圧は＜Ｂ＞になり引き込みに支障をきたす恐れがある。
そこで、ＶＣＯの分周器を用いると目的の周波数が等倍ならばその特性は変わらないので制御電圧は＜Ｃ＞で引き込むことが可能となる。
次に、ＬＴ ｂｅｓｔ ｖｍｉｎで示す低温でバラツキが上限品で動作電圧下限の特性の場合、制御電圧は＜Ｄ＞になり許容範囲といえるが、＜Ｅ＞の方が引き込み所要時間が短いといえる。
次に、ＨＴ ｗｏｒｓｔ ｖｍａｘで示す高温でバラツキが下限品で動作電圧上限の特性の場合、制御電圧は＜Ｆ＞と＜Ｇ＞トになり許容範囲を超えてしまうため、引き込み時間が長くなったり誤動作の原因となる。
図１２おいて、ＨＴ ｗｏｒｓｔ ｖｍｉｎで示す高温でバラツキが下限品で動作電圧下限の特性の場合、＜Ａ＞はＣＤ×１６倍速相当の周波数に対しての引き込み時に設定される制御電圧を示す。
次に、ＬＴ ｂｅｓｔ ｖｍａｘで示す低温でバラツキが上限品で動作電圧上限の特性の場合、制御電圧は＜Ｂ＞になり引き込みに支障をきたす恐れがある。
そこで、ＶＣＯの分周器を用いると目的の周波数が等倍ならばその特性は変わらないので制御電圧は＜Ｃ＞で引き込むことが可能となる。
次に、ＬＴ ｂｅｓｔ ｖｍｉｎで示す低温でバラツキが上限品で動作電圧下限の特性の場合、制御電圧は＜Ｄ＞になり許容範囲といえるが、＜Ｅ＞の方が引き込み所要時間が短いといえる。
次に、ＨＴ ｗｏｒｓｔ ｖｍａｘで示す高温でバラツキが下限品で動作電圧上限の特性の場合、制御電圧は＜Ｆ＞と＜Ｇ＞トになり許容範囲を超えてしまうため、引き込み時間が長くなったり誤動作の原因となる。
ＬＴ ｂｅｓｔ ｖｍｉｎで示す特性のように、分周比を変えれば動作仕様を満足できるが、動作環境により任意となるため、対応できない場合がある。
また、ＨＴ ｗｏｒｓｔ ｖｍａｘで示す特性のように、動作仕様を満足できないこともある。
その場合、動作温度範囲や動作電圧範囲を狭めたりバラツキ品を選別する必要がある。
また、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れていると動作安定に時間が掛かる。
特にディスク再生装置においては音声出力までの時間に直接起因する為、時間短縮は必須である。
また、ＨＴ ｗｏｒｓｔ ｖｍａｘで示す特性のように、動作仕様を満足できないこともある。
その場合、動作温度範囲や動作電圧範囲を狭めたりバラツキ品を選別する必要がある。
また、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れていると動作安定に時間が掛かる。
特にディスク再生装置においては音声出力までの時間に直接起因する為、時間短縮は必須である。
そこで、この方法においては、比較的簡単な方法でこの問題を解決して、製品バラツキの大きいＶＣＯを有効活用することを特徴としたＰＬＬ回路とその様なＰＬＬ回路を含む集積回路の実現をする。
この場合、ＣＰＵ１７には、ＶＣＯのあらかじめ基準となる制御電圧ＣＶ３とその時の発振周波数を記憶しておく発振周波数記憶部１７１と、ＣＰＵインタフェース１３の現在の制御電圧と発振周波数とを検出する発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部１７２とを設け、この比較部での比較結果に基づいて制御電圧を任意の値に可変可能としていている。
これにより、ＰＬＬクロック引き込み開始時におけるＶＣＯ制御電圧の起動電圧を最適化することができ、課題を解決するＰＬＬ回路およびＰＬＬ回路を含む集積回路を実現することができる。
これにより、ＰＬＬクロック引き込み開始時におけるＶＣＯ制御電圧の起動電圧を最適化することができ、課題を解決するＰＬＬ回路およびＰＬＬ回路を含む集積回路を実現することができる。
図１３は、ＶＣＯ制御電圧をオフセット演算して任意に値に設定し、ＶＣＯ制御電圧の起動電圧を最適化する動作を説明するためのフローチャートである。
まず、ＶＣＯ制御電圧のＣＶ３に設定する（ＳＴ１１）。
そして、任意のＶＣＯセルを選択し、分周比を任意の値に設定する。
ＣＰＵは、制御電圧、ＶＣＯ選択信号ＶＳＥＬ、分周比設定値ＤＶ、切替信号ＳＳＷをＣＰＵインタフェース１３を介してＶＣＯ１６に供給する。
ＶＣＯ１６においては、ＶＣＯ選択信号ＶＳＥＬで選択されたＶＣＯセルがイネーブルとなって制御電圧応じた発振周波数で発振し、分周されたあるいはそのままのクロックＰＬＣＫがＣＰＵインタフェース１３等に供給される。
そして、任意のＶＣＯセルを選択し、分周比を任意の値に設定する。
ＣＰＵは、制御電圧、ＶＣＯ選択信号ＶＳＥＬ、分周比設定値ＤＶ、切替信号ＳＳＷをＣＰＵインタフェース１３を介してＶＣＯ１６に供給する。
ＶＣＯ１６においては、ＶＣＯ選択信号ＶＳＥＬで選択されたＶＣＯセルがイネーブルとなって制御電圧応じた発振周波数で発振し、分周されたあるいはそのままのクロックＰＬＣＫがＣＰＵインタフェース１３等に供給される。
次に、ＣＰＵインタフェース１３を通して発振周波数の計測を実施する（ＳＴ１２）。この計測値をＦｐｌｃｋとする。
次いで、計測値Ｆｐｌｃｋが目標±ｍ以内にあるか否かの判定を行う（ＳＴ１３）。
ステップＳＴ１３において、目標以内にない場合には、制御電圧がＣＶ２より大きいか否かの判定を行う（ＳＴ１４）。
制御電圧がＣＶ２より大きい場合は、分周比を変更し（ＳＴ１５）、さらにＶＣＯ制御電圧を変更して（ＳＴ１６）、ステップＳＴ１２の処理に移行する。
ステップＳＴ１４において、制御電圧がＣＶ２以下の場合は、ＶＣＯ制御電圧を変更して（ＳＴ１６）、ステップＳＴ１２の処理に移行する。
ステップＳＴ１３において、目標以内にない場合には、制御電圧がＣＶ２より大きいか否かの判定を行う（ＳＴ１４）。
制御電圧がＣＶ２より大きい場合は、分周比を変更し（ＳＴ１５）、さらにＶＣＯ制御電圧を変更して（ＳＴ１６）、ステップＳＴ１２の処理に移行する。
ステップＳＴ１４において、制御電圧がＣＶ２以下の場合は、ＶＣＯ制御電圧を変更して（ＳＴ１６）、ステップＳＴ１２の処理に移行する。
ステップＳＴ１３において、目標以内にある場合には、ＶＣＯ制御電圧のオフセットを確定し（ＳＴ１７）、ＰＬＬ回路１０の動作起動を行う（ＳＴ１８）。
この方法は、複数のＶＣＯを備えたＰＬＬ回路に適用できることはもとより、一つのＶＣＯを備えたＰＬＬ回路にも適用することが可能である。
この場合も上記した効果と同様の効果を得ることができる。
すなわち、特性が大きくばらついているＶＣＯにおいても使用することができ、歩留まりを向上してＶＣＯの製造コストが下げられて廉価に提供でき、使用可能な温度範囲と周波数範囲と動作電源電圧を広くすることが可能なＰＬＬ回路を実現することができる。
また、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与える様な問題を解決することができる。
すなわち、特性が大きくばらついているＶＣＯにおいても使用することができ、歩留まりを向上してＶＣＯの製造コストが下げられて廉価に提供でき、使用可能な温度範囲と周波数範囲と動作電源電圧を広くすることが可能なＰＬＬ回路を実現することができる。
また、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与える様な問題を解決することができる。
また、ＰＬＬ回路と他の回路部分とを有する集積回路において、製造のばらつきが大きくても利用することができ、使用可能な温度範囲や動作電源電圧を広く取ることが可能なＰＬＬ回路を含む集積回路を実現することができる。
また、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与える様な問題を解決することができる。
また、ＰＬＬ回路として周波数の引き込みに際する制御電圧の最適値が基準電圧より懸離れることにより動作安定に時間が掛かり性能に影響を与える様な問題を解決することができる。
図１４は、本実施形態に係るＰＬＬ回路を搭載したディスク再生装置の機能ブロック図である。
再生装置１００は、図１４に示すように、スピンドルモータを駆動する駆動回路１０１ａ、ピックアップ部１０２、ＲＦアンプ１０３、サーボ回路１０４、ドライブ回路１０５、メモリ１０６、デコーダ１０７、およびＣＰＵ１０８を有する。
また、後述するよう１本実施形態ではサーボ回路１０４とデコーダ１０７等の構成要素がＩＣ（integrated circuits）チップ上２００に集積化されている。このようにＩＣチップ２００内のデコーダ１０７により正誤判定等の処理を行い、ＣＰＵ１０８はＩＣチップ２００とデータ通信を行い、その結果に応じて再読み出し指示等を行うことで、ＣＰＵ１０８の処理負荷が低減される。
また、後述するよう１本実施形態ではサーボ回路１０４とデコーダ１０７等の構成要素がＩＣ（integrated circuits）チップ上２００に集積化されている。このようにＩＣチップ２００内のデコーダ１０７により正誤判定等の処理を行い、ＣＰＵ１０８はＩＣチップ２００とデータ通信を行い、その結果に応じて再読み出し指示等を行うことで、ＣＰＵ１０８の処理負荷が低減される。
サーボ回路１０４は、図９に示すように、サーボアナログデジタル変換回路（ＳＡＤ）１０４１、サーボ制御回路（ＳＶＣ）１０４２、サーボＰＷＭ制御部（ＳＰＷＭ）１０４３を有する。
サーボアナログデジタル変換回路１０４１は、ＲＦアンプ１０３から出力されたエラー信号Ｓ１０３を、アナログ信号からデジタル信号に変換して信号Ｓ１０４１としてサーボ制御回路１０４２に出力する。
サーボ制御回路１０４２は、サーボアナログデジタル変換回路１０４１から出力された信号Ｓ１０４１等に基づいてピックアップ部１０２を制御するための信号Ｓ１０４１をサーボＰＷＭ制御部１０４３に出力する。
サーボＰＷＭ制御部１０４３は、サーボ制御回路１０４２から出力された信号Ｓ１０４２に基づいて、パルス幅変調（ＰＷＭ：Pulse Width Modulation）制御処理を行い制御信号ＣＴＬ１０４としてドライブ回路１０５に出力する。
また、ＩＣ２００チップ上には、スピンドルモータ１０１を制御する回路として、スピンドルサーボ回路（ＳＰＳＶ）１０４４、スピンドルＰＷＭ制御部（ＳＰＷＭ）１０４５が備えられている。
スピンドルサーボ回路（ＳＰＳＶ）１０４４は、サーボ制御回路１０４２の制御により、デコーダ１０７の同期検出回路（ＳＹＣ）３０６から同期信号Ｓ３０６ａを受けてサーボ制御信号Ｓ１０４４をスピンドルＰＷＭ制御部１０４５に出力する。
スピンドルＰＷＭ制御部（ＳＰＷＭ）１０４５は、サーボ制御信号Ｓ１０４４を受けてＰＷＭ変調制御を行い、制御信号ＣＴＬ１０１としてスピンドルモータ１０１を駆動する駆動回路１０１に出力する。
スピンドルＰＷＭ制御部（ＳＰＷＭ）１０４５は、サーボ制御信号Ｓ１０４４を受けてＰＷＭ変調制御を行い、制御信号ＣＴＬ１０１としてスピンドルモータ１０１を駆動する駆動回路１０１に出力する。
また、ＩＣチップ２００上に形成されているデコーダ１０７は、図９に示すように、クロック信号発生回路（ＶＣＯ）３０１、アナログデジタル変換回路（ＲＦＡ／Ｄ）３０２、データ検出回路（ＤＴＤ）３０３、イコライザ（ＥＱ）３０４、スライサ（ＳＬ）３０５、同期検出回路（ＳＹＣ）３０６、ＥＦＭ（Eight to Fourteen Modulation）復調回路３０７、位相検出回路（ＰＨＤ）３０８、ＶＣＯ制御回路（ＶＣＯＣ）３０９、デジタルアナログ変換回路（Ｄ／Ａ）３１０、バッファ（ＦＩＦＯ）３１１、誤り訂正処理回路（ＥＣＣ：Error Correction Code）３１２、ダイレクトメモリ制御回路（ＤＭＡ）３１３、（ＣＤＤＡ：Compact Disc Digital Audio）解析部３１４、光信号変換部（ＯＰ）３１５、ＰＣＭインタフェース（ＰＣＭ−Ｉ／Ｆ）３１６、ＣＰＵインタフェース（Ｉ／Ｆ）３１７、ＰＬＬ回路、およびクロック回路ＣＬＫ等を有する。
クロック信号発生回路（ＶＣＯ）３０１は、本実施形態のＰＬＬ回路１０の機能を含み、電圧制御発振器（ＶＣＯ）を含み、Ｄ／Ａ３１０を介したＶＣＯＣ３０９による制御により発振周波数が制御され、発振信号ＰＬＣＫをＲＦＡ／Ｄ３０２に出力する。
アナログデジタル変換回路（ＲＦＡ／Ｄ）３０２は、発振信号ＰＬＣＫに基づいて、ＲＦＡＭＰ１０３から入力された信号Ｓ１０３をアナログ信号からデジタル信号に変換して信号Ｓ３０２として出力する。
データ検出回路（ＤＴＤ）３０３は、ＳＬ３０５からの信号Ｓ３０５および信号Ｓ３０２に基づいて、ＥＣＣ３１２による誤り訂正処理に用いられるデータを生成し、信号Ｓ３０３としてＥＣＣ３１２に出力する。
イコライザ（ＥＱ）３０４は、ＲＦＡ／Ｄ３０２からの信号Ｓ３０２を受けて、設定された周波数特性となるように変換処理を行い信号Ｓ３０４として出力する。
スライサ（ＳＬ）３０５は、信号Ｓ３０４を受けて設定された閾値で２値化処理を行い信号Ｓ３０５として出力する。
同期検出回路（ＳＹＣ）３０６は、信号Ｓ３０６を受けて同期信号を検出し、検出結果を示す信号Ｓ３０６をＥＦＭ３０６に出力する。
スライサ（ＳＬ）３０５は、信号Ｓ３０４を受けて設定された閾値で２値化処理を行い信号Ｓ３０５として出力する。
同期検出回路（ＳＹＣ）３０６は、信号Ｓ３０６を受けて同期信号を検出し、検出結果を示す信号Ｓ３０６をＥＦＭ３０６に出力する。
ＥＦＭ（Eight to Fourteen Modulation）復調回路３０７は、信号Ｓ３０６を受けてＥＦＭ復調処理を行い、処理結果を示す信号Ｓ３０７をＦＩＦＯ３１１に出力する。
位相検出回路（ＰＨＤ）３０８は、信号Ｓ３０５に基づいて位相差検出処理を行い処理結果を示す信号Ｓ３０８をＶＣＯＣ３０９に出力する。
ＶＣＯ制御回路（ＶＣＯＣ）３０９は、信号Ｓ３０８に基づいてＶＣＯ３０１の発振周波数を制御するための制御信号Ｓ３０９を出力する。
デジタルアナログ変換回路（Ｄ／Ａ）３１０は、信号Ｓ３０９を受けてデジタル信号からアナログ信号に変換して信号Ｓ３１０としてＶＣＯ３０１に出力する。
ＶＣＯ制御回路（ＶＣＯＣ）３０９は、信号Ｓ３０８に基づいてＶＣＯ３０１の発振周波数を制御するための制御信号Ｓ３０９を出力する。
デジタルアナログ変換回路（Ｄ／Ａ）３１０は、信号Ｓ３０９を受けてデジタル信号からアナログ信号に変換して信号Ｓ３１０としてＶＣＯ３０１に出力する。
バッファ（ＦＩＦＯ）３１１は、ＥＦＭ３０７により復調処理が施された信号Ｓ３０７を一時バッファする回路であり、設定されたタイミングでバッファした信号を信号Ｓ３１１としてＥＣＣ３１２に出力する。
誤り訂正処理回路（ＥＣＣ）３１２は、信号Ｓ３１１を受けて、信号Ｓ３０３に基づいて誤り符号訂正処理を行い、処理結果をＤＭＡ３１３に出力する。
ＥＣＣ３１２は、たとえば誤り訂正処理として、あらかじめ規定された誤り訂正処理方式であるＣＩＲＣ（Cross Interleaved Reed-Solomon code）により行われる。図示しない記録媒体には、このＣＩＲＣによるデータが記録されている。
ＥＣＣ３１２は、たとえば誤り訂正処理として、あらかじめ規定された誤り訂正処理方式であるＣＩＲＣ（Cross Interleaved Reed-Solomon code）により行われる。図示しない記録媒体には、このＣＩＲＣによるデータが記録されている。
ダイレクトメモリ制御回路（ＤＭＡ）３１３は、ＥＣＣ３１２から誤り訂正処理が施された信号をメモリ１２に記憶する。またＤＭＡ３１３は必要に応じてメモリ１２に記憶した信号を読み出して信号Ｓ３１３としてＣＤＤＡ３１４に出力する。
（ＣＤＤＡ）解析部３１４は、ＤＭＡ３１３から出力された信号Ｓ３１３に基づいて、信号Ｓ３１３に含まれる本発明に係るアドレス情報ｄ５、およびＣＲＣに応じて、本発明に係る正誤判定処理等の処理を行い、処理結果を信号Ｓ３１４として出力する。
また、ＣＤＤＡ３１４は、ＣＰＵＩ／Ｆ３１７を介してＣＰＵ１０８とデータ通信を行い、処理結果をＣＰＵ１０８に出力する。
また、ＣＤＤＡ３１４は、ＣＰＵＩ／Ｆ３１７を介してＣＰＵ１０８とデータ通信を行い、処理結果をＣＰＵ１０８に出力する。
光信号変換部（ＯＰ）３１５は、信号Ｓ３１５を受けて、予め規定された方式により、電気信号から光信号に変換するための処理を行い信号Ｓ３１５として出力する。
ＰＣＭインタフェース（ＰＣＭ−Ｉ／Ｆ）３１６は、信号Ｓ３１５を受けてパルス符号変調処理（Pulse Code Modulation）を施して信号Ｓ３１６として出力する。
ＰＣＭインタフェース（ＰＣＭ−Ｉ／Ｆ）３１６は、信号Ｓ３１５を受けてパルス符号変調処理（Pulse Code Modulation）を施して信号Ｓ３１６として出力する。
ＣＰＵインタフェース（Ｉ／Ｆ）３１７は、たとえばＩＣチップ２００上に形成されている構成要素と、ＣＰＵ１０８間でデータ通信を行うためのインタフェースである。
ＣＰＵインタフェース３１７は、図１のＣＰＵインタフェース１３に相当する。
ＣＰＵインタフェース３１７は、図１のＣＰＵインタフェース１３に相当する。
ＰＬＬ回路は、入力された発振信号ＣＫを受けて、入力信号とクロック回路ＣＬＫによる発振信号との位相差を検出し、検出結果に基づいてクロック回路ＣＬＫによる発振信号と同期した発振信号を生成し、ＩＣチップ２００に備えられた各構成要素に出力する。
以上、説明した構成の再生装置１００の動作を説明する。
ピックアップ部１０２より読み出された信号は、ＲＦＡＭＰ１０３に入力され、ＲＦＡＭＰ１０３により増幅処理およびサーボ制御用誤り訂正信号が生成され、デコーダ１０７やサーボ回路１０４に出力される。
ピックアップ部１０２より読み出された信号は、ＲＦＡＭＰ１０３に入力され、ＲＦＡＭＰ１０３により増幅処理およびサーボ制御用誤り訂正信号が生成され、デコーダ１０７やサーボ回路１０４に出力される。
デコーダ１０７では、入力された信号Ｓ１０３は、ＲＦＡ／Ｄ３０２、ＤＴＤ３０３、ＥＱ３０４、ＳＬ３０５、ＳＹＣ３０６、ＥＦＭ復調回路３０７、ＰＨＤ３０８、ＶＣＯＣ３０９、Ｄ／Ａ３１０、ＦＩＦＯ３１１等によりＥＦＭ変換されて、ＥＣＣ３１２に出力される。
ＥＣＣ３１２はその信号Ｓ３１１にＣＩＲＣ処理を施して、ＣＤＤＡ３１４はアドレス情報および誤り訂正信号ＣＲＣに基づいて、アドレス情報の巡回冗長検査処理を行う。
各訂正処理が施された信号はメモリ１０６に格納される。
各訂正処理が施された信号はメモリ１０６に格納される。
ＣＤＤＡ３１４は、随時入力された信号に同期したサブキュー情報（アドレス情報）を格納しており、入力開始からのアドレスの連続性を確認する。
ここでアドレス情報の連続性に関しては、ＣＰＵ１０８から任意に設定することが可能であり設定した回数分連続して誤りが検出された場合に、ＣＰＵＩ／Ｆ３１７を介してＣＰＵ１０８へその旨を示す信号が出力される。
ＣＰＵ１０８は、その信号を受けると、ＣＤＤＣ３１４から誤りが検出されたアドレス情報ｄ５を取得し、通常の読み出し開始指示と同様に再読み出し指示を、ＩＣチップ２００のデコーダ１０７に出力する。
ここでアドレス情報の連続性に関しては、ＣＰＵ１０８から任意に設定することが可能であり設定した回数分連続して誤りが検出された場合に、ＣＰＵＩ／Ｆ３１７を介してＣＰＵ１０８へその旨を示す信号が出力される。
ＣＰＵ１０８は、その信号を受けると、ＣＤＤＣ３１４から誤りが検出されたアドレス情報ｄ５を取得し、通常の読み出し開始指示と同様に再読み出し指示を、ＩＣチップ２００のデコーダ１０７に出力する。
以上、説明したように、ＣＤＤＡ３１４は、アドレス情報および誤り訂正信号ＣＲＣに基づいて、アドレス情報の巡回冗長検査処理を行い、その結果に基づいてアドレス情報の連続性、たとえば設定回数連続してアドレス情報に誤りが検出された場合に、誤りが検出されたアドレス情報をＣＰＵ１０８に出力し、ＣＰＵ１０８がその信号を受けて再読み込み処理を指示するので、例えばＣＰＵ１０８がＥＣＣ３１２にてＣＩＲＣ訂正された結果に基づいて、読み取ったフレーム内の信号が、エラーであるか否かを判断して、エラーであると判断して再読み処理を指示する場合と比べて、ＣＰＵ１０８の処理負荷が小さくなり、また確実に再読み込み処理を行うことができる。
また、ＣＰＵ１０８が常時アドレス情報やエラーが検出されたアドレス情報を保持して、常にデータの誤り訂正処理の結果を監視する場合と比べて、ＣＰＵ１０８の処理負荷が低減する。
なお、本発明は本実施形態に限られるものではなく、任意好適な改変が可能である。
また、本実施形態では再生装置を説明したが、記録機能を有していてもよい。
また、本実施形態では倍速バッファリング再生処理を行ったが、大容量の記憶容量のメモリ１０６を設けて、より高速に記録媒体から読み出して再生処理を行ってもよい。
また、本実施形態では再生装置を説明したが、記録機能を有していてもよい。
また、本実施形態では倍速バッファリング再生処理を行ったが、大容量の記憶容量のメモリ１０６を設けて、より高速に記録媒体から読み出して再生処理を行ってもよい。
１０…ＰＬＬ回路、１１…アナログ／デジタルコンバータ（ＡＤＣ）、１２…位相比較器（ＰＣ）、１３…ＶＣＯ制御用ＣＰＵインタフェース（Ｉ／Ｆ）、１４…ループフィルタ（ＬＦ）、１５…デジタル／アナログコンバータ（ＤＡＣ）、１６…ＶＣＯ、１６１〜１６３…ＶＣＯセル、１６５…分周器、１６４，１６６…マルチプレクサ、１７…ＣＰＵ。
Claims (11)
- 入力信号と電圧制御発振器の発振出力信号との位相とを比較し、上記電圧制御発振器の出力信号を上記入力信号に対して所定の倍数の周波数で発振させる位相同期回路であって、
発振周波数帯が異なる複数の電圧制御発振器と、
上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、
現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、
上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、
上記比較手段での比較結果に基づいて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の上記電圧制御発振器の発振出力信号を選択する制御手段と
を有する位相同期回路。 - 上記複数の電圧制御発振器のうちの上記制御手段で選択された電圧制御発振器の発振出力信号を分周する分周器を有し、
制御手段は、上記比較手段での比較結果に基づいて、上記分周器の分周比を設定可能である
請求項１記載の位相同期回路。 - 上記制御手段は、上記比較手段での比較結果に基づいて、選択した電圧制御発振器の発振出力信号を直接出力するか上記分周器を介して分周した信号を出力するかを選択する
請求項２記載の位相同期回路。 - 上記制御手段は、任意の電圧制御発振器に任意の制御電圧、分周比を与えて当該電圧制御発振器の周波数を計測し、計測値と規定された境界値との比較結果に応じて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の上記電圧制御発振器の発振出力信号を選択し、上記分周器の分周比を選択する
請求項２記載の位相同期回路。 - 上記制御手段は、上記比較手段での比較結果に基づいて、制御電圧を任意の値に設定可能である
請求項１記載の位相同期回路。 - 入力信号と電圧制御発振器の発振出力信号との位相とを比較し、上記電圧制御発振器の出力信号を上記入力信号に対して所定の倍数の周波数で発振させる位相同期回路であって、
上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、
現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、
上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、
上記比較手段での比較結果に基づいて、上記基準制御電圧を任意の値に設定可能な制御手段と
を有する位相同期回路。 - 上記電圧制御発振器の発振出力信号を分周する分周器を有し、
制御手段は、上記比較手段での比較結果に基づいて、上記分周器の分周比を設定可能である
請求項６記載の位相同期回路。 - 上記制御手段は、制御電圧を基準電圧に設定して当該電圧制御発振器の周波数を計測し、計測値が規定された目標範囲内にあるかを判定し、目標範囲外に有る場合には、制御電圧値を変更して、計測値が目標範囲内に入る制御電圧を選択する
請求項６記載の位相同期回路。 - 上記制御手段は、制御電圧を基準電圧に設定して当該電圧制御発振器の周波数を計測し、計測値が規定された目標範囲内にあるかを判定し、目標範囲外に有る場合には、制御電圧値および／または分周比を変更して、計測値が目標範囲内に入る制御電圧を選択する
請求項７記載の位相同期回路。 - 記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換する再生装置であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
上記位相同期回路は、
入力信号と電圧制御発振器の発振出力信号との位相とを比較する位相比較手段と、
位相比較手段の比較結果に応じた制御電圧を生成する制御電圧生成手段と、
上記制御電圧を応じて、出力信号を入力信号に対して所定の倍数の周波数で発振する、発振周波数帯が異なる複数の電圧制御発振器と、
上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、
現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、
上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、
上記比較手段での比較結果に基づいて、複数の電圧制御発振器から同一条件下における要求周波数に近い発振周波数帯の上記電圧制御発振器の発振出力信号を選択する制御手段と、を有する
再生装置。 - 記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換する再生装置であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
上記位相同期回路は、
入力信号と電圧制御発振器の発振出力信号との位相とを比較する位相比較手段と、
位相比較手段の比較結果に応じた制御電圧を生成する制御電圧生成手段と、
上記制御電圧を応じて、出力信号を入力信号に対して所定の倍数の周波数で発振する電圧制御発振器と、
上記電圧制御発振器のあらかじめ基準となる制御電圧と当該基準制御電圧における発振周波数を記憶しておく発振周波数記憶手段と、
現在の制御電圧と発振周波数とを検出する発振周波数検出手段と、
上記発振周波数検出手段で検出された現在の制御電圧と発振周波数の関係と、上記発振周波数記憶手段に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較手段と、
上記比較手段での比較結果に基づいて、上記基準制御電圧を任意の値に設定可能な制御手段と、を有する
再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004252964A JP2006074232A (ja) | 2004-08-31 | 2004-08-31 | 位相同期回路および再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004252964A JP2006074232A (ja) | 2004-08-31 | 2004-08-31 | 位相同期回路および再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006074232A true JP2006074232A (ja) | 2006-03-16 |
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ID=36154401
Family Applications (1)
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| JP2004252964A Pending JP2006074232A (ja) | 2004-08-31 | 2004-08-31 | 位相同期回路および再生装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114970A (ja) * | 2008-11-05 | 2010-05-20 | Meidensha Corp | 蓄電装置の充放電試験システムおよび充放電試験方法 |
| US7786774B2 (en) | 2008-02-14 | 2010-08-31 | Hynix Semiconductor Inc. | Phase synchronization apparatus |
-
2004
- 2004-08-31 JP JP2004252964A patent/JP2006074232A/ja active Pending
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| JP2010114970A (ja) * | 2008-11-05 | 2010-05-20 | Meidensha Corp | 蓄電装置の充放電試験システムおよび充放電試験方法 |
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