KR20120088604A - 열 병렬 싱글-슬로프 아날로그-디지털 변환기를 위한 다이나믹 바이어싱을 갖는 캐스코드 비교기 - Google Patents

열 병렬 싱글-슬로프 아날로그-디지털 변환기를 위한 다이나믹 바이어싱을 갖는 캐스코드 비교기 Download PDF

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Abstract

본 발명은 각각의 제 1 및 제 2 입력 트랜지스터를 통해 제 1 입력 신호 및 제 2 입력 신호를 수신하는 것을 포함할 수 있다. 캐스코드 바이어스 발생기에 의해 발생되는 바이어싱 신호는 제 1 입력 신호를 트랙킹하며, 바이어싱 신호는 제 1 입력 신호에 대해 고정된 오프셋을 갖는다. 바이어싱 신호는 제 1 및 제 2 입력 트랜지스터 각각에 캐스코드될 수 있는 제 1 및 제 2 캐스코드 트랜지스터에 인가될 수 있다.

Description

열 병렬 싱글-슬로프 아날로그-디지털 변환기를 위한 다이나믹 바이어싱을 갖는 캐스코드 비교기{A CASCODED COMPARATOR WITH DYNAMIC BIASING FOR COLUMN PARALLEL SINGLE-SLOPE ADCS}
본 발명의 실시예는 전반적으로 비교기에 관한 것으로, 보다 구체적으로는 열 병렬 싱글-슬로프 아날로그-디지털 변환기(ADCs)를 위한 다이나믹 바이어싱을 갖는 캐스코드 비교기에 관한 것이다.
컴퓨터 및 프로세서의 성능이 더욱 우수해짐에 따라, 디지털 영역에서 더 더욱 많은 신호 처리가 행해지고 있다. 디지털 신호 처리는 입력 데이터를 근사의 리얼 월드(approximate real world) 아날로그 신호로 만들기 위해 실시간으로 수행될 수 있는 복잡한 연산을 수행할 수 있으며, 그렇지 않은 경우에는 이 디지털 데이터가 추후의 처리를 위해 저장될 수 있다. 리얼 월드 신호가 아날로그 신호로 존재하므로, 이들 아날로그 신호는 등가의 디지털 신호로 변환될 필요가 있다.
예컨대 산업 응용 기기에서의 아날로그 제어 신호, 음악의 오디오 신호, 디지털 카메라의 사진 이미지, 및 디지털 비디오 카메라의 비디오 이미지를 변환하기 위해 다수의 응용 기기에서 아날로그-디지털 변환기(ADC)가 이용된다. 대부분의 회로와 마찬가지로, 상이한 한계에 대해 트레이드오프(tradeoff)가 이루어지는 다수의 상이한 타입의 ADC가 존재하며, "플래시" ADC와 같은 일부 ADC는 회로 및 레이아웃 공간이 고가이며, 그에 따라 추가 비트당 2배의 비교기 개수를 요구하므로 해상도가 제한되지만 변환 속도는 매우 빠르다. 램프 ADC와 같은 다른 ADC는 매우 간략하지만 변환 시간이 느리다. 그리고, 해상도가 증가함에 따라, 변환 시간이 증가할 것이다.
이에 따라, 특정 어플리케이션에서는 여러 한계를 고려하고, 어떠한 설계가 그 용도에 가장 적합한지를 결정할 필요가 있다. 그러나, 구체적인 설계를 선정하고 가능하게는 어플리케이션의 설계를 향상시키도록 수정하는 것은 여전히 극복해야할 어떠한 과제를 안고 있다.
고해상도 및 고속 이미징을 위해, 열 병렬 ADC 아키텍처는 CMOS 이미지 센서에서 가장 폭넓게 사용되는 ADC가 되고 있다. CMOS 이미지 센서의 우수한 성능을 달성하기 위한 한 가지 핵심적인 과제는 노이즈 또는 변환된 디지털 데이터에 영향을 주는 다른 오프셋을 감소키는 것이다.
열 병렬 싱글 슬로프 ADC의 경우, 모든 비교기는 열 램프 신호에 접속된다. 이미지에 큰 균일한 영역이 있으며, 많은 비교기는 동일한 픽셀 값을 갖는다. 따라서, 많은 비교기는 입력 램프 신호가 픽셀 전압에 도달할 때와 동일한 시간에 토글링(toggle)할 수 있다. 이러한 토글링 비교기 출력은 입력 램프 신호에 결합할 수 있고 행의 다른 픽셀의 변환에 영향을 줄 수 있는 글리치(glitch)를 생성할 수 있다.
이러한 커플링을 제거하는 방법은 비교기 차동 쌍에 트랜지스터를 캐스코드하는 것이다. 캐스코드된 트랜지스터의 경우, 비교기 출력이 캐스코드 트랜지스터를 토글링할 때 캐스코드 트랜지스터는 입력 트랜지스터의 드레인 전압을 클램핑하기 때문에, 입력 램프 신호에 결합하기 위한 스위칭 신호는 존재하지 않는다. 비교기 입력 회로에 캐스코드를 부가로 인한 문제점은 입력 신호가 일정하지 않고 넓은 전체 스케일 범위를 갖는다는 점이다. 따라서, 최적의 캐스코드 바이어스 전압을 선택하기 어렵다.
종래의 방식 및 통상적인 방식의 추가의 한계 및 단점은 첨부 도면을 참조하여 본 명세서의 나머지 부분에 설명되어 있는 본 발명의 일부 특징을 갖는 이러한 시스템의 비교를 통하여 당해 기술 분야에 익숙한 사람에게는 명백하게 될 것이다.
본 발명의 실시예는 열 병렬 싱글 슬로프 아날로그-디지털 변환기(ADC)를 위한 동적 바이어싱을 갖는 캐스코드 비교기를 제공한다. 본 발명은 각각의 제 1 및 제 2 입력 트랜지스터를 통해 제 1 입력 신호 및 제 2 입력 신호를 수신하는 것을 포함할 수 있다. 캐스코드 바이어스 발생기에 의해 발생되는 바이어싱 신호는 제 1 입력 신호를 트랙킹하며, 바이어싱 신호는 제 1 입력 신호에 대해 고정된 오프셋을 갖는다. 바이어싱 신호는 제 1 및 제 2 입력 트랜지스터 각각에 캐스코드될 수 있는 제 1 및 제 2 캐스코드 트랜지스터에 인가될 수 있다.
제 1 입력 신호는 하향 램핑 전압 신호(downwardly ramping voltage siganls)이고, 제 2 입력 신호는 샘플링된 픽셀 전압이다. 출력 신호는 상기 제 1 입력 신호의 전압 레벨과 상기 제 2 입력 신호의 전압 레벨의 비교에 의존할 수 있다.
비교기가 싱글 엔디드 출력을 갖는, 열 병렬 싱글 슬로프 ADC를 위한 동적 바이어싱을 갖는 캐스코드 비교기에 대한 본 발명의 실시예는, 양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터와, 제 2 PMOS 트랜지스터의 소스 단자와 제 3 PMOS 트랜지스터의 소스 단자에 결합된 제 1 PMOS 트랜지스터의 드레인 단자를 구비할 수 있다. 제 4 PMOS 트랜지스터는 제 2 PMOS 트랜지스터의 드레인 단자에 결합된 소스 단자를 구비할 수 있고, 제 5 PMOS 트랜지스터는 제 3 PMOS 트랜지스터의 드레인 단자에 결합된 소스 단자를 구비할 수 있다.
제 1 NMOS 트랜지스터는 제 4 PMOS 트랜지스터의 드레인 단자에 결합된 드레인 단자를 구비할 수 있고, 제 2 NMOS 트랜지스터는 제 5 PMOS 트랜지스터의 드레인 단자, 제 1 NMOS 트랜지스터의 게이트, 및 제 2 NMOS 트랜지스터의 게이트에 결합된 드레인 단자를 구비할 수 있다. 제 1 NMOS 트랜지스터의 소스 단자와 제 2 NMOS 트랜지스터의 소스 단자는 접지에 결합될 수 있다.
출력 단자를 갖는 캐스코드 바이어스 발생기는 제 4 PMOS 트랜지스터의 게이트와 제 5 PMOS 트랜지스터의 게이트에 결합될 수 있다. 캐스코드 바이어스 발생기의 입력 단자는 제 1 입력 램프 신호를 수신할 수 있다.
또한, 바이어싱 신호는 제 1 PMOS 트랜지스터의 게이트 단자에 인가될 수 있고, 제 2 입력 램프 신호는 제 2 PMOS 트랜지스터의 게이트 단자에 인가될 수 있다. 입력 픽셀 신호는 제 3 PMOS 트랜지스터의 게이트 단자에 인가될 수 있고, 캐스코드 바이어스 발생기에 의해 발생되는 캐스코드 바이어싱 신호는 제 4 PMOS 트랜지스터의 게이트 단자와 제 5 PMOS 트랜지스터의 게이트 단자에 인가될 수 있다. 입력 램프 신호에 대해 실질적으로 고정된 전압에 의해 오프셋된 캐스코드 바이어싱 신호는 입력 램프 신호를 트랙킹할 수 있다. 출력 신호는 제 4 PMOS 트랜지스터의 드레인 단자가 제 1 NMOS 트랜지스터의 드레인 단자에 결합되는 노드에 있을 수 있다.
비교기가 차동 출력을 갖는, 열 병렬 싱글 슬로프 ADC를 위한 동적 바이어싱을 갖는 캐스코드 비교기에 대한 본 발명의 실시예는, 양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터와, 제 2 PMOS 트랜지스터 및 제 3 PMOS 트랜지스터 각각의 소스 단자에 결합된 제 1 PMOS 트랜지스터의 드레인 단자를 구비할 수 있다. 소스 단자를 갖는 제 4 PMOS 트랜지스터는 제 2 PMOS 트랜지스터의 드레인 단자에 결합될 수 있고, 제 2 PMOS 트랜지스터는 제 3 PMOS 트랜지스터의 드레인 단자에 결합된 소스 단자를 구비할 수 있다.
제 1 NMOS 트랜지스터는 제 4 PMOS 트랜지스터의 드레인 단자, 제 1 NMOS 트랜지스터의 게이트 단자, 제 2 NMOS 트랜지스터의 드레인 단자, 및 제 3 NMOS 트랜지스터의 게이트 단자에 결합된 드레인 단자를 구비할 수 있다. 제 4 NMOS 트랜지스터는 제 5 PMOS 트랜지스터의 드레인 단자, 제 4 NMOS 트랜지스터의 게이트 단자, 제 3 NMOS 트랜지스터의 드레인 단자, 및 상기 제 2 NMOS 트랜지스터의 게이트 단자에 결합된 드레인 단자를 구비할 수 있다.
제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 3 NMOS 트랜지스터, 및 제 4 NMOS 트랜지스터의 각각의 소스 단자는 접지에 결합된다. 캐스코드 바이어스 발생기는 제 4 PMOS 트랜지스터의 게이트 단자와 제 5 PMOS 트랜지스터의 게이트 단자에 결합된 출력 단자를 구비할 수 있다.
또한, 바이어싱 신호는 제 1 PMOS 트랜지스터의 게이트 단자에 인가될 수 있다. 제 1 입력 램프 신호는 제 2 PMOS 트랜지스터의 게이트 단자에 인가될 수 있고, 입력 픽셀 신호는 제 3 PMOS 트랜지스터의 게이트 단자에 인가될 수 있으며, 제 2 입력 램프 신호는 캐스코드 바이어스 발생기의 입력 단자에 인가될 수 있다. 캐스코드 바이어스 발생기에 의해 발생된 캐스코드 바이어싱 신호는 제 4 PMOS 트랜지스터의 게이트 단자와 상기 제 5 PMOS 트랜지스터의 게이트 단자에 인가될 수 있다.
제 1 입력 램프 신호로부터 실질적으로 고정된 전압에 의해 오프셋된 캐스코드 바이어싱 신호는 제 1 입력 램프 신호를 트랙킹할 수 있다. 제 1 차동 출력 신호는 제 1 및 제 2 NMOS 트랜지스터의 드레인 단자가 결합된 노드에 있을 수 ㅇ있고, 제 2 차동 출력 신호는 제 3 및 제 4 NMOS 트랜지스터의 드레인 단자가 결합된 노드에 있을 수 있다.
열 병렬 싱글 슬로프 ADC를 위한 동적 바이어싱을 갖는 캐스코드 비교기에 대한 본 발명의 실시예는, 캐스코드 바이어스 발생기를 포함할 수 있으며, 캐스코드 바이어스 발생기는 양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터와, 제 2 PMOS 트랜지스터의 소스 단자와 제 3 PMOS 트랜지스터의 소스 단자에 결합된 제 1 PMOS 트랜지스터의 드레인 단자를 포함할 수 있다.
제 1 NMOS 트랜지스터는 제 2 PMOS 트랜지스터의 드레인 단자와 상기 제 2 PMOS 트랜지스터의 게이트 단자에 결합된 드레인 단자를 구비한다. 캐스코드 바이어스 발생기는 제 3 PMOS 트랜지스터의 드레인 단자와 제 2 NMOS 트랜지스터의 게이트에 결합된 드레인 단자를 구비한 제 2 NMOS 트랜지스터를 포함할 수 있다. 제 1 NMOS 트랜지스터의 소스 단자와 제 2 NMOS 트랜지스터의 소스 단자는 접지에 결합될 수 있다.
제 1 바이어싱 신호는 제 1 PMOS 트랜지스터의 게이트 단자에 인가되고, 입력 램프 신호는 제 3 PMOS 트랜지스터의 게이트 단자에 인가되며, 제 2 바이어싱 신호는 제 1 NMOS 트랜지스터의 게이트 단자에 인가된다.
캐스코드 바이어싱 신호인 출력 신호는 제 2 PMOS 트랜지스터의 드레인 단자가 제 2 PMOS 트랜지스터의 게이트 단자와 제 1 NMOS 트랜지스터의 드레인 단자에 결합된 노드에 있을 수 있다. 입력 램프 신호에 대해 실질적으로 고정된 전압에 의해 오프셋된 출력 신호는 입력 램프 신호를 트랙킹할 수 있다.
본 발명의 예시 실시예의 세부구성뿐만 아니라, 본 발명의 이러한 장점, 양태 및 신규 특징과 다른 장점, 양태 및 신규 특징은 이하의 상세한 설명 및 첨부 도면으로부터 더욱 완전하게 이해될 것이다.
도 1은 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 열 병렬 아날로그-디지털 변환기를 위한 일례의 시스템의 블록도이다.
도 3은 본 발명의 실시예와 함께 이용될 수 있는 일례의 비교기 아키텍처 의 블록도이다.
도 4A는 본 발명의 실시예에 따른 캐스코드 바이어스 발생기와 함께 일례의 싱글 엔디드 출력 캐스코드 비교기의 개략도이다.
도 4B는 본 발명의 실시예에 따른 캐스코드 바이어스 발생기와 함께 일례의 차동 출력 캐스코드 비교기의 개략도이다.
도 5는 본 발명의 실시예에 따른 일례의 다이나믹 바이어싱 회로의 개략도이다.
이하에서는 본 발명의 요지가 당업자에 의해 용이하게 구현될 수 있도록 본 발명의 실시예를 첨부 도면을 참조하여 상세하게 설명한다.
본 발명의 특정 실시예는 열 병렬 싱글 슬로프 아날로그-디지털 변환기(ADC)를 위한 다이나믹 바이어싱을 갖는 캐스코드 비교기를 위한 방법 및 시스템에서 찾을 수 있다.
도 1은 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환 및 디지털-아날로그 변환을 위한 일례의 시스템의 블록도이다. 도 1을 참조하면, ADC(110), 프로세서(120) 및 제어 로직(130)을 포함하는 입력 데이터 처리를 위한 회로의 일부분이 도시되어 있다.
ADC(110)는 입력 아날로그 신호, 예컨대 비디오 이미지 센서(도 1에 도시하지 않음)로부터의 픽셀 신호를 등가의 디지털 신호로 변환한다. ADC(110)에 의해 출력된 디지털 신호는 프로세서(120)에 의해 추가로 처리될 수 있다. 프로세서(120)는 예컨대 ADC 어레이(110)로부터의 디지털 신호를 MPEG1, MPEG2 또는 MPEG4와 같은 표준 비디오 포맷으로 압축하기 위해 디지털 신호 처리 방법을 이용할 수 있다. 프로세서(120)는 또한 코드가 저장될 수 있는 메모리 블록(122)을 포함할 수 있다. 이 코드는 예컨대 디지털 신호 처리와 같은 다양한 기능을 수행하는 프로세서(120)에 의해 실행될 수 있다. 메모리 블록(122)은 또한 ADC(110)로부터의 디지털 신호 및/또는 ADC(110)로부터의 디지털 신호의 처리에서 비롯되는 디지털 신호를 저장하기 위해 이용될 수 있다.
제어 로직(130)은 ADC(110)와 같은 다양한 모듈을 위한 클록, 제어 및 인에이블 신호와 명령을 발생하는 회로를 포함할 수 있다. 예컨대, 제어 로직(130)은 클록 신호가 연속적으로 작동하지는 않는(not continuously running) ADC(110) 내에서의 카운팅을 위해 사용되는 클록 신호(CLK)를 발생할 수 있다. 작동 클록(running clock)은 펄스를 포함하는 한편, 비작동 클록(non-running clock)은 로우 상태 또는 하이 상태 중의 하나에 있다. 제어 로직(130)은 ADC(110) 내의 카운터를 특정의 일부 시간 동안 카운팅할 수 있도록 인에이블시키는 인에이블 신호를 또한 출력할 수 있으며, 또한 리셋 신호들을 출력할 수 있다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 일례의 열 병렬 아날로그-디지털 변환기 구성의 블록도이다. 도 2를 참조하면, 픽셀 어레이(200) 및 ADC 어레이(210)가 도시되어 있다. 픽셀 어레이(200)는 픽셀 소자(201) 및 스위칭 소자(202)를 포함할 수 있다. 픽셀 소자(201)는 예컨대 픽셀 소자(201)에 의해 검출된 광의 양에 비례하는 전압을 출력하는 적합한 회로를 포함할 수 있다. 픽셀 소자(201)는 입사광의 특정 파장에 민감할 것이다. ADC 어레이(210)는 예컨대 각각의 ADC 소자(211)가 픽셀 소자(201)의 열에 대응하는 ADC 소자(211)의 어레이를 포함할 수 있다. ADC 소자(211)의 출력은 메모리 블록(212)에 저장될 수 있다. ADC 소자(211)는 예컨대 비교기 소자(도시하지 않음) 및 카운터(도시하지 않음)를 포함할 수 있다.
동작 시에, 예컨대 제어 로직(130)으로부터의 적합한 제어 신호에 의해 스위칭 소자(202)가 적절하게 개방 및 폐쇄되어, 특정 픽셀 소자(201)로부터의 출력 전압이 ADC 어레이(210)에 보내질 수 있다. 이에 따라, 각각의 열(Column_1 내지 Column_m)에 대해, 모든 행(Row_1 내지 Row_n)에서의 단지 하나의 특정 스위치 소자(202)만이 폐쇄되어, 대응하는 픽셀 소자(201)로부터의 출력 전압이 ADC 어레이(210)에 스캔 시간 동안 보내질 수 있다. 따라서, 오직 하나의 픽셀만이 열에 대해 선택될 때 해당 픽셀 전압이 대응하는 ADC 소자(211)에 보내질 수 있다.
열(Column_1 내지 Column_m) 내의 픽셀 소자(201) 중의 하나로부터의 출력 전압이 대응하는 ADC 소자(211)에 의해 등가의 디지털 값으로 변환될 수 있다. 그러나, 복수의 ADC 소자(211)가 있으므로, 각각의 ADC 소자(211)는 각각의 ADC 소자(211)가 소정의 입력에 대해 유사한 디지털 값을 출력하도록 교정될 필요가 있을 것이다. 이러한 교정은 예컨대 행 주사 시간(row scan time) 동안 한 번 또는 프레임 동안 한 번과 같이 주기적으로 행해질 수도 있다. 교정을 위한 구체적인 기간은 설계 및/또는 구현 방법에 좌우될 수 있다.
도 3은 본 발명의 실시에와 함께 이용될 수 있는 일례의 비교기 아키텍처의 블록도이다. 도 3을 참조하면, ADC 소자(211)에 이용된 비교기 소자와 유사하게 될 수 있는 비교기 소자(300)가 도시되며, 비교기 소자(300)는 비교기(310), 커플링 캐패시터(C1 및 C2) 및 스위칭 소자(SW1 및 SW2)를 포함한다.
동작 시, 스위칭 소자(SW1 및 SW2)는 예컨대 제어 로직(130)으로부터의 명령에 의해 폐쇄되어 알고 있는 상태로 비교기(310)의 입력을 리셋할 수 있다. 그 후, 스위칭 소자(SW1 및 SW2)는 개방되고, 입력 신호(PXL 및 RMP)가 인가될 수 있다. 입력 신호(PXL)는 한 픽셀로부터의 전압이 될 수 있고, 입력 신호(RMP)는 하향 슬로핑 전압 신호가 될 수 있다.
일반적으로, 입력 신호(RMP)는 입력 신호(PXL)보다 높은 초기 전압 레벨에 있을 수 있다. 따라서, 비교기(310)의 출력 신호(Cmp_out)는 비확정(deasserted)될 수 있다. 그러나, 입력 신호(RMP)가 전압이 감소함에 따라, 입력 신호(RMP)의 레벨이 입력 레벨(RXL)의 레벨에 교차하는 지점이 있을 수 있다. 입력 신호(RMP)가 더 감소하여 입력 신호(RMP)가 입력 신호(PXL)처럼 보다 낮게 됨에 따라, 비교기는 출력 신호(Cmp_out)를 확정(assert)할 수 있다. 출력 신호(Cmp_out)는 예를 들어 비교기 소자(300)에 대응하는 카운터에 보내 질 수 있다. 카운터는 예컨대 비교기 소자(300)와 동일한 ADC 소자(211)의 일부가 될 수 있다. 제어 로직(130)은 아날로그 입력 신호의 최종 등가 디지털 값을 제공하는데 이용될 수 있는 여러 신호를 제어할 수 있다. 비교기(310)가 상보 출력을 갖는 경우, 출력 신호(Cmp_out)에 대해 반대 전압 레벨을 갖는 출력 신호(Cmp_out_n)가 될 수 있다. 예를 들어, 출력 신호(Cmp_out)가 하이 전압 레벨에 있을 때, 출력 신호(Cmp_out_n)은 로우 전압 레벨에 있을 수 있으며, 또한, 그 반대로 될 수도 있다.
도 4A는 본 발명의 실시예에 따라, 캐스코드 바이어스 발생기와 함께 일례의 싱글 엔디드 출력 캐스코드 비교기의 개략도이다. 도 4A를 참조하면, 비교기(310)를 대신하여 사용될 수 있는 캐스코드 비교기(400)에 대한 일례의 개략도가 도시되어 있다.
비교기(400)는 캐스코드 바이어스 발생기(410), PMOS 트랜지스터(420, 421, 422, 423 및 424) 및 NMOS 트랜지스터(425 및 426)를 포함한다. PMOS 트랜지스터(420)의 소스 단자는 전압 공급원(V+)에 결합되고, PMOS 트랜지스터(420)의 드레인 단자는 PMOS 트랜지스터(421 및 422)의 소스 단자에 결합된다. 입력 신호(VBP)는 PMOS 트랜지스터(420)를 바이어스하는데 이용될 수 있기 때문에, PMOS 트랜지스터(420)는 전류 소스가 될 수 있다.
PMOS 트랜지스터(421)의 드레인 단자는 PMOS 트랜지스터(423)의 소스 단자에 결합되고, PMOS 트랜지스터(422)의 드레인 단자는 PMOS 트랜지스터(424)의 소스 단자에 결합된다. 입력 신호(VRMP)는 PMOS 트랜지스터(421)의 게이트 단자에 결합될 수 있고, 입력 신호(VPXL)는 PMOS 트랜지스터(422)의 게이트 단자에 결합될 수 있다. 입력 신호(VPXL)는 예컨대 입력 픽셀 어레이(200)내의 픽셀 소자(201)로부터의 픽셀 전압이 될 수 있다. 입력 신호(VRMP)는 고전압에서 저전압 레벨로 램핑하는 시변 전압이 될 수 있다.
PMOS 트랜지스터(423)의 드레인 단자는 NMOS 트랜지스터(425)의 드레인 단자에 결합되고, PMOS 트랜지스터(424)의 드레인 단자는 NMOS 트랜지스터(426)의 드레인 단자에 결합된다. 바이어싱 신호(VCASC)는 PMOS 트랜지스터(423 및 424)의 게이트 단자에 인가될 수 있다. 이에 따라, 바이어싱 신호(VCASC)는 캐스코드 PMOS 트랜지스터(423 및 424)에 동일한 바이어싱 전압을 제공할 수 있다.
NMOS 트랜지스터(425 및 426)의 게이트 단자는 서로 결합될 수 있고, PMOS 트랜지스터(424) 및 NMOS 트랜지스터(426)의 드레인 단자에 결합될 수 있다. NMOS 트랜지스터(425 및 426)의 소스 단자는 접지에 결합될 수 있다. 이에 따라, NMOS 트랜지스터(426)는 다이오드 구성으로 될 수 있다. PMOS 트랜지스터(423)의 드레인 단자가 NMOS 트랜지스터(425)의 드레인 단자에 결합된 노드에서의 전압은 비교기(400)의 출력 신호인 VOUT가 될 수 있다. VOUT는 도 1에서 Cmp_Out에 대응될 수 있다.
캐스코드 바이어스 발생기(410)는 바이어싱 신호(VCASC)를 발생하기 위해 적합한 회로를 포함할 수 있다. 바이어싱 신호(VCASC)는 오프셋을 이용하여 예컨대 입력 신호(VRMP)와 같은 입력 신호를 트랙킹할 수 있고, 바이어싱 신호(VCASC)는 캐스코드 PMOS 트랜지스터(423 및 424)에 보내질 수 있다. 이에 따라, 캐스코드 PMOS 트랜지스터(423 및 424)가 캐스코드 바이어스 발생기에 의해 출력된 바이어싱 신호(VCASC)로부터 동일한 바이어싱 전압에 의해 바이어싱되고, 캐스코드 PMOS 트랜지스터(423 및 424)는 입력 신호(VRMP)의 레벨과 무관하게 유사한 작동 특성을 가질 수 있다.
동작시, 입력 신호(VBP)는 PMOS 트랜지스터(420)에 인가되어 PMOS 트랜지스터(420)는 PMOS 트랜지스터(421, 422, 423 및 424)와 NMOS 트랜지스터(425 및 426)에 전류를 제공할 수 있다. PMOS 트랜지스터(423 및 424)가 고정된 게이트 전압(VCASC)으로 바이어스되면, PMOS 트랜지스터(421 및 422)의 VSD(소스-드레인 전압)은 입력 신호(VRMP)가 입력 신호(VPXL)의 서로 다른 전압 레벨에서 교차할 때 서로 다르게 될 수 있다. 이에 따라, PMOS 트랜지스터(421 및 422)의 동작 특성은 입력 신호(VPXL)의 서로 다른 입력 레벨에서 변화할 수 있고, 이는 출력 신호(VOUT)에 의해 부정확한 출력으로 이어질 수 있다.
그러나, 본 발명의 여러 실시예는 입력 신호(VRMP)를 기준으로서 이용할 수 있으며, 캐스코드 바이어스 발생기(410)는 약간의 오프셋을 입력 신호(VRMP)에 제공하여 바이어싱 신호(VCASC)를 발생할 수 있다. 바이어싱 신호(VCASC)는 캐스코드 PMOS 트랜지스터(423 및 424)의 게이트 단자에 전달될 수 있다. 그러므로, 입력 신호(VRMP) 및 바이어싱 신호(VCASC)는 고정된 오프셋에 의해 분리된 실질적으로 동일한 램프 신호이다. 이에 따라, PMOS 트랜지스터(421 및 422), 즉 비교기 입력 쌍의 VSD는 입력 신호(VRMP)의 전압 레벨에 무관하게 일정하게 될 수 있다. 이에 따라, PMOS 트랜지스터(421 및 422)의 동작 특성은 입력 신호(RMP)의 전압 레벨과 무관하게 동일하게 될 것이다.
도 4B는 본 발명의 실시예에 따라, 일례의 차동 입력 캐스코드 비교기의 개략도이다. 도 4B를 참조하면, 캐스코드 비교기(450)에 대한 일례의 개략도가 도시되어 있으며, 이는 비교기(310)를 대신하여 이용될 수 있다.
캐스코드 비교기(450)는 출력부를 제외하고 캐스코드 비교기(400)와 유사하게 될 수 있다. 이에 따라, 캐스코드 비교기(4510)는 캐스코드 바이어스 발생기(410), PMOS 트랜지스터(420, 421, 422, 423 및 424), 및 NMOS 트랜지스터(425 및 426)를 포함할 수 있다. 부가적으로, 캐스코드 비교기(450)는 NMOS 트랜지스터(427 및 428)를 포함한다.
PMOS 트랜지스터(420)의 소스 단자는 전압 공급원(V+)에 결합되고, PMOS 트랜지스터(420)의 드레인 단자는 PMOS 트랜지스터(421 및 422)의 소스 단자에 결합된다. 입력 신호(VBP)는 PMOS 트랜지스터(420)의 게이트 단자에 인가될 수 있다. 입력 신호(VBP)는 PMOS 트랜지스터(420)를 바이어스하는데 이용될 수 있기 때문에, PMOS 트랜지스터(420)는 전류원이 될 수 있다.
PMOS 트랜지스터(421)의 드레인 단자는 PMOS 트랜지스터(423)의 소스 단자에 결합되고, PMOS 트랜지스터(422)의 드레인 단자는 PMOS 트랜지스터(424)의 소스 단자에 결합된다. 입력 신호(VRMP)는 PMOS 트랜지스터(421)의 게이트 단자에 결합될 수 있고, 입력 신호(VPXL)는 PMOS 트랜지스터(422)의 게이트 단자에 결합될 수 있다. 입력 신호(VPXL)는 예컨대 입력 픽셀 어레이(200)내의 픽셀 소자(201)로부터의 픽셀 전압이 될 수 있다. 입력 신호(VRMP)는 고전압에서 저전압 레벨로 램핑하는 시변 전압이 될 수 있다.
PMOS 트랜지스터(423)의 드레인 단자는 NMOS 트랜지스터(425)의 드레인 단자, NMOS 트랜지스터(425)의 게이트 단자, NMOS 트랜지스터(427)의 드레인 단자, 및 NMOS 트랜지스터(428)의 게이트 단자에 결합된다. PMOS 트랜지스터(424)의 드레인 단자는 NMOS 트랜지스터(426)의 드레인 단자, NMOS 트랜지스터(426)의 게이트 단자, NMOS 트랜지스터(428)의 드레인 단자, 및 NMOS 트랜지스터(427)의 게이트 단자에 결합된다. NMOS 트랜지스터(425, 426, 427 및 428)의 소스 단자는 접지에 결합될 수 있다. 이에 따라, NMOS 트랜지스터(425 및 426)는 다이오드 구성으로 될 수 있다.
바이어싱 신호(VCASC)는 PMOS 트랜지스터(423 및 424)의 게이트 단자에 인가될 수 있다. 이에 따라, 바이어싱 신호(VCASC)는 캐스코드 PMOS 트랜지스터(423 및 424)에 동일한 바이어싱 전압을 제공할 수 있다. NMOS 트랜지스터(425)의 드레인 단자에서의 전압은 비교기(400)의 출력 신호인 VOUT+가 될 수 있고, VOUT+ 및 VOUT-는 도 3에서 Cmp_Out 및 Cmp_Out_n에 대응될 수 있다.
캐스코드 바이어스 발생기(410)는 바이어싱 신호(VCASC)를 발생하기 위해 적합한 회로를 포함할 수 있다. 바이어싱 신호(VCASC)는 오프셋을 이용하여 예컨대 입력 신호(VRMP)와 같은 입력 신호를 트랙킹할 수 있고, 바이어싱 신호(VCASC)는 캐스코드 PMOS 트랜지스터(423 및 424)에 보내질 수 있다. 이에 따라, 캐스코드 PMOS 트랜지스터(423 및 424)가 캐스코드 바이어스 발생기에 의해 출력된 바이어싱 신호(VCASC)로부터 동일한 바이어싱 전압에 의해 바이어싱될 수 있기 때문에, 캐스코드 PMOS 트랜지스터(423 및 424)는 입력 신호(VRMP)의 레벨과 무관하게 유사한 작동 특성을 가질 수 있다.
동작시, 입력 신호(VBP)는 PMOS 트랜지스터(420)에 인가되어 PMOS 트랜지스터(420)는 PMOS 트랜지스터(421, 422, 423 및 424)와 NMOS 트랜지스터(425, 426, 427 및 428)에 전류를 제공할 수 있다. PMOS 트랜지스터(423 및 424)가 고정된 게이트 전압(VCASC)으로 바이어스되면, PMOS 트랜지스터(421 및 422)의 VSD(소스-드레인 전압)은 입력 신호(VRMP)가 입력 신호(VPXL)의 서로 다른 전압 레벨에서 입력 신호(VPXL)를 교차할 때 서로 다르게 될 수 있다. 이에 따라, PMOS 트랜지스터(421 및 422)의 동작 특성은 입력 신호(VPXL)의 서로 다른 입력 레벨에서 변화할 수 있고, 이는 출력 신호(VOUT+ 및VOUT-)에 의해 부정확한 출력으로 이어질 수 있다.
그러나, 본 발명의 여러 실시예는 입력 신호(VRMP)를 기준으로서 이용할 수 있으며, 캐스코드 바이어스 발생기(410)는 일부 오프셋을 입력 신호(VRMP)에 제공하여 바이어싱 신호(VCASC)를 발생할 수 있다. 바이어싱 신호(VCASC)는 캐스코드 PMOS 트랜지스터(423 및 424)의 게이트 단자에 전달될 수 있다. 그러므로, 입력 신호(VRMP) 및 바이어싱 신호(VCASC)는 고정된 오프셋에 의해 분리된 실질적으로 동일한 램프 신호이다. 이에 따라, PMOS 트랜지스터(421 및 422), 즉 비교기 입력 쌍의 VSD는 입력 신호(RMP)의 전압 레벨에 무관하게 일정하게 될 수 있다. 이에 따라, PMOS 트랜지스터(421 및 422)의 동작 특성은 입력 신호(RMP)의 전압 레벨과 무관하게 동일하게 될 것이다.
도 5는 본 발명의 실시예에 따라, 일례의 다이나믹 바이어싱 회로의 개략도이다. 도 5를 참조하면, 예컨대 캐스코드 바이어스 발생기(410)와 유사하게 될 수 있는 캐스코드 바이어스 발생기(500)에 대한 일례의 개략도가 도시되어 있다.
캐스코드 바이어스 발생기(500)는 PMOS 트랜지스터(510, 511 및 512), 및 NMOS 트랜지스터(513 및 514)를 포함한다. PMOS 트랜지스터(510)의 소스 단자는 전압 공급원(V+)에 결합되고, PMOS 트랜지스터(510)의 드레인 단자는 PMOS 트랜지스터(511 및 512)의 소스 단자에 결합된다. PMOS 트랜지스터(510, 511 및 512)가 서로 결합된 노드에서의 전압은 공통 전압(VC)으로서 지칭될 수 있다. 입력 신호(VBP)는 PMOS 트랜지스터(510)의 게이트 단자에 인가될 수 있다. 입력 신호(VBP)는 예컨대 PMOS 트랜지스터(420)를 바이어스 하기 위해 이용되는 것과 동일한 입력 신호(VBP)일 수 있고, 또한 PMOS 트랜지스터(510)를 바이어스하는데 이용될 수 있기 때문에, PMOS 트랜지스터(510)는 전류원이 될 수 있다.
PMOS 트랜지스터(511)의 드레인 단자는 PMOS 트랜지스터(511)의 게이트 단자에 결합되고, 또한, NMOS 트랜지스터(513)의 드레인 단자에 결합된다. 이에 따라, PMOS 트랜지스터(511)는 다이오드로서 구성될 수 있다. PMOS 트랜지스터(511)의 드레인 단자가 NMOS 트랜지스터(513)의 드레인 단자에 결합된 노드에서의 전압은 캐스코드 바이어스 발생기(500)의 출력 신호인 바이어싱 신호(VCASC)가 될 수 있다.
PMOS 트랜지스터(512)의 드레인 단자는 NMOS 트랜지스터(514)의 드레인 단자와 NMOS 트랜지스터(514)의 게이트 단자에 결합된다. 이에 따라, NMOS 트랜지스터(514)는 다이오드로서 구성될 수 있다. 입력 신호(RMP)는 PMOS 트랜지스터(512)의 게이트 단자에 공급될 수 있다. NMOS 트랜지스터(513 및 514)의 소스 단자는 접지에 결합된다. 입력 신호(VBN)는 NMOS 트랜지스터(513)의 게이트 단자에 공급될 수 있다. 입력 신호(VBN)는 바이어싱 신호가 될 수 있기 때문에 NMOS 트랜지스터(513)는 전류 싱크가 될 수 있다.
동작시, PMOS 트랜지스터(510) 및 NMOS 트랜지스터(513)는 바이어싱 신호(VBP 및 VBN)에 의해 각각 바이어싱될 수 있다. 입력 신호(RMP)는 비교기(400)에 인가된 동일한 입력 신호(RMP)가 될 수 있다. 입력 신호(RMP)가 변경될 수 있기 때문에, 공통 전압(VC)은 VGS_512의 오프셋으로 입력 신호(RMP)의 전압을 트랙킹하며, 이는 PMOS 트랜지스터(512)의 게이트-소스 전압이다.
공통 전압(VC)이 또한 PMOS 트랜지스터(511)의 소스 단자에 인가되기 때문에, 바이어싱 신호(VCASC)의 전압 또한 VGS_512 - VGS_511의 오프셋으로 입력 신호(RMP)의 전압을 트랙킹하며, VGS_511은 PMOS 트랜지스터(511)의 게이트-소스 전압이다. PMOS 트랜지스터(511)의 폭-길이(W/L) 비율을 조정함으로써, VGS_511 > VGS_512가 되는데, 즉 바이어싱 신호(VCASC)의 전압 레벨이 소망의 전압에 의해 입력 신호(RMP)의 전압 레벨보다 낮게 될 수 있다. 소망의 전압은 예컨대 비교기(400)내의 캐스코드 PMOS 트랜지스터(423 및 424)를 적당히 바이어스하여 결정된 전압이 될 수 있다.
PMOS 트랜지스터(510)가 고정된 전류(I)를 공급하기 때문에, NMOS 트랜지스터(513)가 고정 전류(I/2)를 싱크하면, PMOS 트랜지스터(510)의 나머지 전류(I/2)는 PMOS 트랜지스터(512) 및 NMOS 트랜지스터(514)를 통해 흘러야 한다. 입력 신호(RMP)가 변경함에 따라, NMOS 트랜지스터(514)의 다이오드 접속은 바이어싱 신호(VCASC)가 존재하는 출력 노드를 충전/방전할 수 있도록 일부 다이나믹 전류로 하여금 PMOS 트랜지스터(511)로부터/로 조정하도록 할 수 있다. 그러나, 이전에 설명한 것처럼, 여러 트랜지스터 간의 전류 관계는 바이어싱 신호(VCASC)가 입력 신호(RMP)를 항상 트랙킹하도록 보장한다.
비록 본 발명의 여러 실시예를 설명하였지만, 본 발명은 이에 한정하지 않는다. 예를 들어, 특정 트랜지스터가 NMOS 트랜지스터가 되고 다른 트랜지스터가 PMOS 트랜지스터가 되는 것으로 설명하였지만, 이들 특정 트랜지스터는 상이한 형태로 변경하여 본 발명의 여러 실시예의 원하는 기능들을 수행하도록 할 수 있다. 부가적으로, 여러 다른 회로가 본 발명의 여러 실시예로서 설계될 수 있다.
본 발명을 특정 실시예를 참조하여 설명하였지만, 당해 기술 분야에 익숙한 사람이라면 본 발명의 범위로부터 일탈하지 않고서도 다양한 변경이 이루어질 수 있고 등가물로 대체될 수도 있다는 것을 이해할 것이다. 또한, 본 발명의 범위에서 벗어나지 않고서도 본 발명의 교시에 특별한 상황 또는 소재를 채용하는 다수의 변형도 가능할 것이다. 따라서, 본 발명은 개시된 특정 실시예로 한정되지 않고, 첨부된 청구범위의 범위 내에 있는 모든 실시예를 포함할 것이다.

Claims (24)

  1. 신호를 처리하기 위한 방법으로서,
    각각의 제 1 및 제 2 입력 트랜지스터를 통해 제 1 입력 신호 및 제 2 입력 신호를 수신하는 단계;
    상기 제 1 및 제 2 입력 신호를 고정된 오프셋으로 트랙킹하는 바이어싱 신호를 발생하는 제 3 입력 신호를 수신하는 단계; 및
    상기 제 1 및 제 2 입력 트랜지스터에 각각 캐스코드되는 제 1 및 제 2 캐스코드 트랜지스터에 상기 바이어싱 신호를 인가하는 단계를 포함하는 신호 처리 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 3 입력 신호는 하향 램핑 전압 신호(downwardly ramping voltage siganls)인, 신호 처리 방법.
  3. 제 1 항에 있어서,
    상기 제 2 입력 신호는 샘플링된 픽셀 전압인, 신호 처리 방법.
  4. 제 1 항에 있어서,
    출력 신호는 상기 제 1 입력 신호의 전압 레벨과 상기 제 2 입력 신호의 전압 레벨의 비교에 따르는, 신호 처리 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터는 PMOS 트랜지스터인, 신호 처리 방법.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 캐스코드 트랜지스터는 PMOS 트랜지스터인, 신호 처리 방법.
  7. 신호를 처리하기 위한 시스템으로서,
    제 1 입력 신호 및 제 2 입력 신호를 각각 수신하도록 인에이블되는 제 1 입력 트랜지스터 및 제 2 입력 트랜지스터;
    제 1 입력 트랜지스터 및 제 2 입력 트랜지스터에 각각 캐스코드되는 제 1 캐스코드 트랜지스터 및 제 2 캐스코드 트랜지스터; 및
    제 3 입력 신호를 수신하도록 인에이블되고, 상기 제 1 입력 신호를 고정된 오프셋으로 트랙킹하는 바이어싱 신호를 발생하는 캐스코드 바이어스 발생기를 포함하고,
    상기 바이어스 신호는 상기 제 1 캐스코드 트랜지스터 및 제 2 캐스코드 트랜지스터의 게이트 단자에 인가되는, 신호 처리 시스템.
  8. 제 7 항에 있어서,
    상기 제 1 입력 신호는 하향 램핑 전압 신호인, 신호 처리 시스템.
  9. 제 7 항에 있어서,
    상기 제 2 입력 신호는 샘플링된 픽셀 전압인, 신호 처리 시스템.
  10. 제 7 항에 있어서,
    출력 신호는 상기 제 1 입력 신호의 전압 레벨과 상기 제 2 입력 신호의 전압 레벨의 비교에 따르는, 신호 처리 시스템.
  11. 제 7 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터는 PMOS 트랜지스터인, 신호 처리 시스템.
  12. 제 7 항에 있어서,
    상기 제 1 및 제 2 캐스코드 트랜지스터는 PMOS 트랜지스터인, 신호 처리 시스템.
  13. 신호를 처리하기 위한 회로로서,
    양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터;
    제 2 PMOS 트랜지스터 및 제 3 PMOS 트랜지스터 각각의 소스 단자에 결합된 상기 제 1 PMOS 트랜지스터의 드레인 단자;
    상기 제 2 PMOS 트랜지스터의 상기 드레인 단자에 결합된 소스 단자를 갖는 제 4 PMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 상기 드레인 단자에 결합된 소스 단자를 갖는 제 5 PMOS 트랜지스터;
    상기 제 4 PMOS 트랜지스터의 드레인 단자에 결합된 드레인 단자를 갖는 제 1 NMOS 트랜지스터;
    상기 제 5 PMOS 트랜지스터의 드레인 단자, 상기 제 1 NMOS 트랜지스터의 게이트, 및 상기 제 2 NMOS 트랜지스터의 게이트에 결합된 드레인 단자를 갖는 제 2 NMOS 트랜지스터;
    접지에 결합된 상기 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터의 각각의 소스 단자; 및
    상기 제 4 PMOS 트랜지스터의 게이트 단자와 상기 제 5 PMOS 트랜지스터의 게이트 단자에 결합된 출력 단자를 갖는 캐스코드 바이어스 발생기를 포함하는 신호 처리 회로.
  14. 제 13 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트 단자에는 바이어싱 신호가 인가되고;
    상기 제 2 PMOS 트랜지스터의 게이트 단자에는 제 1 입력 램프 신호가 인가 되며;
    상기 제 3 PMOS 트랜지스터의 게이트 단자에는 입력 픽셀 신호가 인가되고;
    상기 캐스코드 바이어스 발생기의 입력 단자에는 제 2 입력 램프 신호가 인가되며; 그리고,
    상기 제 4 PMOS 트랜지스터의 게이트 단자와 상기 제 5 PMOS 트랜지스터의 게이트 단자에는 상기 캐스코드 바이어스 발생기에 의해 발생된 캐스코드 바이어싱 신호가 인가되는, 신호 처리 회로.
  15. 제 14 항에 있어서,
    상기 제 1 입력 램프 신호로부터 실질적으로 고정된 전압에 의해 오프셋된 상기 캐스코드 바이어싱 신호는 상기 제 1 입력 램프 신호를 트랙킹하는, 신호 처리 회로.
  16. 제 13 항에 있어서,
    상기 제 4 PMOS 트랜지스터의 드레인 단자가 상기 제 1 NMOS 트랜지스터의 드레인 단자에 결합되는 노드에는 출력 신호가 있는, 신호 처리 회로.
  17. 신호를 처리하기 위한 회로로서,
    양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터;
    제 2 PMOS 트랜지스터 및 제 3 PMOS 트랜지스터 각각의 소스 단자에 결합된 상기 제 1 PMOS 트랜지스터의 드레인 단자;
    상기 제 2 PMOS 트랜지스터의 상기 드레인 단자에 결합된 소스 단자를 갖는 제 4 PMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 상기 드레인 단자에 결합된 소스 단자를 갖는 제 5 PMOS 트랜지스터;
    상기 제 4 PMOS 트랜지스터의 드레인 단자, 제 1 NMOS 트랜지스터의 게이트 단자, 제 2 NMOS 트랜지스터의 드레인 단자, 및 제 3 NMOS 트랜지스터의 게이트 단자에 결합된 드레인 단자를 갖는 제 1 NMOS 트랜지스터;
    상기 제 5 PMOS 트랜지스터의 드레인 단자, 제 4 NMOS 트랜지스터의 게이트 단자, 상기 제 3 NMOS 트랜지스터의 드레인 단자, 및 상기 제 2 NMOS 트랜지스터의 게이트 단자에 결합된 드레인 단자를 갖는 제 4 NMOS 트랜지스터;
    접지에 결합된 상기 제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터, 상기 제 3 NMOS 트랜지스터, 및 상기 제 4 NMOS 트랜지스터의 각각의 소스 단자; 및
    상기 제 4 PMOS 트랜지스터의 게이트 단자 및 상기 제 5 PMOS 트랜지스터의 게이트 단자에 결합된 출력 단자를 갖는 캐스코드 바이어스 발생기를 포함하는 신호 처리 회로.
  18. 제 17 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트 단자에는 바이어싱 신호가 인가되고;
    상기 제 2 PMOS 트랜지스터의 게이트 단자에는 제 1 입력 램프 신호가 인가 되며;
    상기 제 3 PMOS 트랜지스터의 게이트 단자에는 입력 픽셀 신호가 인가되고;
    상기 캐스코드 바이어스 발생기의 입력 단자에는 제 2 입력 램프 신호가 인가되며; 그리고,
    상기 제 4 PMOS 트랜지스터의 게이트 단자와 상기 제 5 PMOS 트랜지스터의 게이트 단자에는 상기 캐스코드 바이어스 발생기에 의해 발생된 캐스코드 바이어싱 신호가 인가되는, 신호 처리 회로.
  19. 제 18 항에 있어서,
    상기 제 1 입력 램프 신호로부터 실질적으로 고정된 전압에 의해 오프셋된 상기 캐스코드 바이어싱 신호는 상기 제 1 입력 램프 신호를 트랙킹하는, 신호 처리 회로.
  20. 제 17 항에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터의 드레인 단자가 결합된 노드에는 제 1 차동 출력 신호가 있고, 상기 제 3 및 제 4 NMOS 트랜지스터의 드레인 단자가 결합된 노드에는 제 2 차동 출력 신호가 있는, 신호 처리 회로.
  21. 신호를 처리하기 위한 회로로서,
    양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터;
    제 2 PMOS 트랜지스터의 소스 단자 및 제 3 PMOS 트랜지스터의 소스 단자에 결합된 상기 제 1 PMOS 트랜지스터의 드레인 단자;
    상기 제 2 PMOS 트랜지스터의 드레인 단자 및 상기 제 2 PMOS 트랜지스터의 게이트 단자에 결합된 드레인 단자를 갖는 제 1 NMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 드레인 단자 및 제 2 NMOS 트랜지스터의 게이트에 결합된 드레인 단자를 갖는 제 2 NMOS 트랜지스터; 및
    접지에 결합된 상기 제 1 NMOS 트랜지스터의 소스 단자 및 제 2 NMOS 트랜지스터의 소스 단자를 포함하는 신호 처리 회로.
  22. 제 21 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트 단자에는 제 1 바이어싱 신호가 인가되고;
    상기 제 3 PMOS 트랜지스터의 게이트 단자에는 제 1 입력 램프 신호가 인가 되며; 그리고,
    상기 제 1 NMOS 트랜지스터의 게이트 단자에는 제 2 바이어싱 신호가 인가되는, 신호 처리 회로.
  23. 제 21 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 드레인 단자가 상기 제 2 PMOS 트랜지스터의 게이트 단자와 상기 제 1 NMOS 트랜지스터의 드레인 단자에 결합된 노드에는 출력 신호가 있는, 신호 처리 회로
  24. 제 23 항에 있어서,
    상기 입력 램프 신호로부터 실질적으로 고정된 전압에 의해 오프셋된 상기 출력 신호는 상기 입력 램프 신호를 트랙킹하는, 신호 처리 회로.
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