JPS63117503A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野）。

本発明は差動増幅回路に係り、特に差動入力・差動出力
型の差動増幅回路に関する。

（従来の技術） 差動増幅回路は一般的に直流ゲインが高いこと、ボール
やゼロ点の周波数が高いこと（すなわち位相特性が良い
こと）が要求される。直流ゲインを高くするには、差動
トランジスタ対の負荷に使用する電流源の出力インピー
ダンスを高くしたり、相互コンダンクタンス（ｇｍ　）
を高くすればよい。また、位相特性は回路を完全に対称
とすることにより良好となることが知られている。

このため、差動増幅回路を差動入力型にした場合は、出
力も差動出力型として、回路を対称にすることが望まし
い。このように差動入力・差動出力型に構成した場合に
は、トランジスタの特性のばらつき等により、差動トラ
ンジスタ対の負荷である２つの電流源の電流値の和が、
差動トランジスタ対の注入電極（ソースまたはエミッタ
）に共通に接続された電流源の電流値と異なっていると
、出力電位はダイナミックレンジの上限または下限の電
位となってしまい、正常な動作が得られなくなるという
問題がある。

この聞届を解決するために、第３図に示すような構成の
差動入力・差動出力型差動増幅回路が提案されている。

これは文献：　ＩＥＥＥ　５ｏｌｉｄ　５ｔａｔｅＣ１
ｒｃｕｉｔ　ｖｏｌ、５ｃ−１９，Ｎｏ、８．Ｄｅｃｅ
ｍｂｅｒ　１９８４．ｐ、４９３Ｆ１ｇ、ＬＬに記載さ
れた積分回路として動作する差動増幅回路であり、出力
端子６，７である差動トランジスタ対３．４のドレイン
の電位を、非飽和領域で、すなわち抵抗素子として動作
するトランジスタ１０．１１のゲートにそれぞれフィー
ドバックしていることが特徴である。トランジスタ１０
゜１１は差動トランジスタ対のドレイン負荷としての電
流源を構成するトランジスタ８．９のソース抵抗となり
、そのゲート電位の変化による抵抗値の変化によって、
トランジスタ８，９．１９で構成される力、レントミラ
ー回路の入出力電流比（トランジスタ１９のドレイン電
流とトランジスタ８゜９のドレイン電流との比）を変化
させる。トランジスタ１０．１１のゲートには出力端子
６，７の電位（トランジスタ３．４のドレイン電位）が
フィードバックされているため、トランジスタの特性に
ばらつきがあっても、出力端子６．７の電位はトランジ
スタ１８の電位（この場合、接地電位）に近づくように
制御され、ダイナミックレンジの上限または下限の電位
になるようなことはなく、正常動作が保証される。なお
、出力端子６，７間に接続されたコンデンサ２５は積分
用コンデンサである。

ところで、第３図の差動増幅回路における直流ゲインは
、トランジスタ３（または４）の出力インピーダンスと
その負荷としての電流源のトランジスタ８（または９）
の出力インピーダンスとの並列合成インピーダンスと、
トランジスタの相互コンダクタンスｇｍとの積になる。

この場合、−般にはトランジスタ３（または４）の出力
インピーダンスよりトランジスタ８（または９）の出力
インピーダンスの方が低く、上記の並列合成インピーダ
ンスはこの低い方のトランジスタ８（またはり）の出力
インピーダンスによりほぼ決定されてしまう。

電流源の出力インピーダンスを高くするには、その電流
源のトランジスタのソースまたはエミッタ側に抵抗を挿
入す、ればよいが、その抵抗で電圧ドロップが生じるの
で、その分だけ電源電圧を高くしなければならないとい
う問題が発生する。

なお、第３図において電流源のトランジスタ８゜９のソ
ースに接続されているトランジスタ１０゜１１は、トラ
ンジスタ８．９のソース抵抗としては働かない。これは
トランジスタ８，９のドレインからトランジスタ１０．
１１のゲートへのフィードバックの結果、節点Ｑ（トラ
ンジスタ１０゜１１のドレイン）の電位はほぼ一定電位
、すなわち交流的に接地電位となり、節点Ｑから電源ｖ
ＤＤ側を見たインピーダンスはほぼ零となるためである
。

（発明が解決しようとする問題点） このように、従来の技術では高い電源電圧を必要とする
ことなく、差動トランジスタ対の負荷としての電流源の
出力インピーダンスを高くすることができず、直流ゲイ
ンの増大を図る上で障害となっていた。

本発明は差動トランジスタ対の負荷として使用される電
流源のトランジスタの注入電極（ソースまたはエミッタ
）と電源との間に接続された出力電位安定化のためのト
ランジスタを交流的に抵抗値の高い固定抵抗として働か
せることにより、電源電圧の増大を必要とせずに、直流
ゲインを高めることができる差動増幅回路を提供するこ
とを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明に係る差動増幅回路は、差動トランジスタ対の第
１および第２の負荷電流源のトランジスタの注入電極と
、電源との間にそれぞれ接続された第１および第２の抵
抗素子のトランジスタの制御電極に２つの出力端子の中
点電位をフィードバックするフィードバック手段を備え
たことを特徴とする。

（作用） 本発明においては、差動トランジスタ対の各々の集電電
極、すなわち２つの出力端子の中点電位が第１および第
２の抵抗素子の制御電極にフィードバックされる結果、
この中点電位は一定に保たれる。従って、トランジスタ
の特性のばらつき等により出力端子の電位がダイナミッ
クレンジの上限または下限の電位になるようなことはな
く、安定な動作が得られる。

また、このフィードバック制御により、定常状態におい
ては第１および第２の抵抗素子のトランジスタの制御電
極はほぼ一定電位（出力端子の中点電位）に保たれるた
め、第１および第２の抵抗素子は交流的に固定抵抗とし
て働き、差動トランジスタ対の負荷電流源の出力インピ
ーダンスを増大させる。第１および第２の抵抗素子は通
常の抵抗素子と異なり、フィードバックのかかった一種
の電流源であって、交流的には固定抵抗であるが、直流
抵抗は低いので、ここでの電圧ドロップは小さい。従っ
て、電流源の出力インピーダンスの増大により直流ゲイ
ンが高くなるにもかかわらず、電源電圧を特に高くする
必要はない。

（実施例） 第１図は本発明の一実施例に係る差動増幅回路を示した
ものである。入力端子１，２には入力信号Ｖｉｎが差動
人力（平衡信号）の形で印加される。差動トランジスタ
対３．４はこの例ではＮチャネルＭＯＳ）ランジスタで
あり、そのゲート（制御電極）は入力端子１，２にそれ
ぞれ接続され、ソース（注入電極）は共通電流源を構成
するＮチャネルＭＯＳトランジスタ５のドレインに接続
されている。トランジスタ５のソースは負電源−ＶＤＤ
に接続されている。

差動トランジスタ対３，４のドレイン（集電電極）は出
力端子６．７および負荷としてのＰチャネルＭＯＳ）−
ランジスタ８，９のドレインに接続されている。トラン
ジスタ８，９のソースは第１および第２の抵抗素子とし
てのＰチャネルＭＯＳトランジスタ１０．１１のドレイ
ンにそれぞれ接続されている。トランジスタ１０．１１
は非飽和領域動作することによって、抵抗素子として働
く。

トランジスタ１０．１１のソースは正電源＋”ＤＤに接
続されている。

差動トランジスタ対３，４のドレイン、すなわち出力端
子６，７にはさらにＰチャネルＭＯＳトランジスタ１２
．１３のゲートが接続されている。

トランジスタ１２．１３はドレインが負電源−ＶＤＤに
接続され、ソースが電流源１４．１５をそれぞれ介して
正電源＋ＶＤＤに接続されることによってソースフォロ
ワからなる第１および第２のバッファを構成している。

これら第１および第２のバッファの出力端であるトラン
ジスタ１２゜１３のソースに第１および第２の分圧素子
としての抵抗１６．１７の一端が接続されている。これ
らの抵抗１６．１７の他端は共通に接続され、この節点
Ｐは第１および第２の抵抗素子としてのトランジスタ１
０．１１のゲートに接続されている。

すなわち、トランジスタ１２．１３と電流源１４゜１５
による第１および第２のバッファと、抵抗１６．１７に
よる第１および第２の分圧素子とにより、トランジスタ
３，４．のドレイン電位の中点、すなわち出力端子６，
７の出力電位の中点電位が節点Ｐに検出され、その中点
電位が第１および第２の抵抗素子であるトランジスタ１
０．１１のゲ−トにフィードバックされる。

一方、正電源＋Ｖ　と負電源−ｖＤＤとの間にＮＤ チャネルＭＯＳトランジスタ１８．１９およびＰチャネ
ルＭＯＳ）ランジスタ２０．２１が直列に接続され、さ
らに抵抗２３およびＰチャネルＭＯＳ）ランジスタ２４
が直列に接続されている。

トランジスタ２１は電流源を構成し、このトランジスタ
２１および共通電流源のトランジスタ５のゲートに端子
２２から電流値を決定する制御電圧ｖ　ｃｏｎｔが印加
される。トランジスタ１９はダイオード接続され、トラ
ンジスタ８，９と共にカレントミラー回路を構成する。

トランジスタ２０もダイオード接続されているが、これ
はトランジスタ１９のゲートの直流電位をトランジスタ
８，９のゲートの直流電位を合せるためのレベルシフト
用である。トランジスタ１８は第１および第２の抵抗素
子のトランジスタ１０．１１に対応して設けられたもの
で、抵抗２３およびトランジスタ２４によってバイアス
されている。

このように構成された差動増幅回路においては、出力端
子６，７の中点電位が節点Ｐ１すなわち抵抗素子である
トランジスタ１０．１１のゲートにフィードバックされ
、中点電位が上昇すれば節点ＰとＶＤＤとの電位差が小
さくなり、中点電位が下降すれば節点ＰとＶＤＤとの電
位差を大きくするように動作する。この結果として、入
力信号Ｖｉｎが差動で入力され、かつ出力信号ｖ　ｏｕ
ｔが差動で出力されている限り、中点電位はトランジス
タの特性のばらつきによらず一定に保たれる。従って、
出力端子６，７の電位はダイナミックレンジの上限また
は下限の電位になったりすることはなく、常に安定な動
作が得られる。

また、定常状態では出力端子６．７中点電位が一定に保
たれることにより、節点Ｐの電位もほぼ一定に保たれる
ので、トランジスタ１０．１１は交流的に固定抵抗、す
なわち電流源８．９のソース抵抗として働く。従って、
トランジスタ８．９の出力インピーダンス（ドレイン側
から見たインピーダンス）が高くなるので、この出力イ
ンピーダンスとトランジスタ３．４の出力インピーダン
スの並列合成インピーダンスと相互コンダクタンスｇｏ
ｔとの積である直流ゲインが増大する。

また、トランジスタ１０．１１は一種の電流源であり、
通常の抵抗と違ってインピーダンスが大きい反面、直流
電圧の電圧ドロップが小さいので、その電圧ドロップを
補うために電源＋ＶＤＤ’−ＶＤＤの電圧を高くする必
要はない。

第２図は本発明の他の実施例の差動増幅回路を示したも
ので、出力端子６．７の中点電位を検出してトランジス
タ１０．１１のゲートにフィードバックする手段の構成
が第１図と異なっている。

すなわち、この実施例では差動トランジスタ対３．４と
ゲートおよびソースをそれぞれ共通に接続したＮチャネ
ルＭＯＳトランジスタ２６．２７を設け、これらのトラ
ンジスタ２６．２７のドレインを共通に接続して、この
共通ドレインから差動トランジスタ対３，４のドレイ°
ンの中点の電位、すなわち出力端子６，７の中点電位を
取出して、第１および第２の抵抗素子としてのトランジ
スタ１０．１１のゲートにフィードバックしている。

なお、トランジスタ２６．２７の共通ドレインは、差動
トランジスタ対３，４の負荷としての電流源のトランジ
スタ８．９とゲートおよびソースを共通に接続したＰチ
ャネルＭＯＳトランジスタ２８゜２９の共通ドレインに
接続されている。この実施例の構成によっても、第１図
の実施例と同様の効果が得られることは明らかである。

本発明は上記実施例に限定されるものではなく、要旨を
逸脱しない範囲で種々変形して実施することが可能であ
る。例えば第１図および第２図において、点線で示すよ
うに出力端子６，７間にコンデンサ２５を接続すれば、
積分回路を構成することができる。また、第１図の実施
例においてトランジスタ１２．１３によるソースフォロ
ワの負荷である電流源１４．１５は抵抗であっても構わ
ない。また、実施例ではトランジスタとしてＭＯＳトラ
ンジスタ（ＦＥＴ）を用いたが、バイポーラトランジス
タを用いてもよく、またＭＯＳトランジスタとバイポー
ラトランジスタの混成回路としてもよい。

［発明の効果〕 本発明によれば、差動トランジスタ対の負荷である電流
源トランジスタの集電電極と電源との間に挿入した出力
電位安定化のためのトランジスタの制御電極に出力端子
の中点電位をフィードバックすることにより、高い電源
電圧を必要とすることなく、直流ゲインを増大できる差
動増幅回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る差動増幅回路の構成図
、第２図は本発明の他の実施例に係る差動増幅回路の構
成図、第３図は従来の差動増幅回路の構成図である。 １．２・・・入力端子、３．４・・・差動トランジスタ
対、５・・・共通電流源、６，７・・・出力端子、８，
９・・・第１および第２の負荷電流源、１０．１１・・
・第１および第２の抵抗素子、１２．１３・・・第１お
よび第２のバッファ、１６．１７・・・分圧素子、２６
゜２７・・・第２の差動トランジスタ対。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (3)

【特許請求の範囲】
1. （１）制御電極が２つの入力端子にそれぞれ接続され、
   集電電極が２つの出力端子にそれぞれ接続された差動ト
   ランジスタ対と、この差動トランジスタ対の注入電極に
   共通に接続された共通電流源と、集電電極が前記差動ト
   ランジスタ対の各々の集電電極にそれぞれ接続されたト
   ランジスタからなる第１および第２の負荷電流源と、こ
   れら第１および第２の負荷電流源のトランジスタの注入
   電極に集電電極がそれぞれ接続され、注入電極が電源に
   接続されたトランジスタからなる第１および第２の抵抗
   素子と、前記２つの出力端子の中点電位を検出して、前
   記第１および第２の抵抗素子を構成するトランジスタの
   制御電極にフィードバックするフィードバック手段とを
   備えたことを特徴とする差動増幅回路。
2. （２）フィードバック手段は、前記２つの出力端子の電
   位をそれぞれ検出する第１および第２のバッファと、こ
   れら第１および第２のバッファの出力端に各一端が接続
   され、他端が前記第１および第２の抵抗素子を構成する
   トランジスタの制御電極に共通に接続された第１および
   第２の分圧素子とを含むものであることを特徴とする特
   許請求の範囲第１項記載の差動増幅回路。
3. （３）フィードバック手段は、制御電極が前記２つの入
   力端子にそれぞれ接続され、注入電極が前記共通電流源
   に接続され、集電電極が共通に接続された第２の差動ト
   ランジスタ対と、この第２の差動トランジスタ対の集電
   電極から前記２つの出力端子の中点電位を取出すもので
   あることを特徴とする特許請求の範囲第１項記載の差動
   増幅回路。