JP6805192B2

JP6805192B2 - 電流検出回路

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Publication number: JP6805192B2
Application number: JP2018018737A
Authority: JP
Inventors: 浩吉野
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-02-06
Filing date: 2018-02-06
Publication date: 2020-12-23
Anticipated expiration: 2038-02-06
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Description

本実施形態は、電流検出回路に関する。

従来、ＭＯＳトランジスタのソース・ドレイン電圧を用いて負荷電流を検出する技術が開示されている。

ＭＯＳトランジスタは、その寄生ダイオードにより、ドレイン電流の値が同じでもその流れる方向によってソース・ドレイン電圧が異なる。この為、ＭＯＳトランジスタの電圧とド電流の対応関係が電流の向きによって変わり、直線性が保たれない。負荷に供給される電流の向きに応じて電流検出回路を切換える試みが行われているが、電流検出回路の構成が複雑になりコストアップとなる。ＭＯＳトランジスタに流れるドレイン電流の向きが変わった場合でも、ドレイン電流を容易に精度良く検出できる電流検出回路が望まれる。

特開２０１２−１８２９２１号公報特開２０１１−２２３３０９号公報

一つの実施形態は、ＭＯＳトランジスタのドレイン電流の向きが変わった場合でもドレイン電流を容易に精度良く検出することが出来る電流検出回路を提供することを目的とする。

一つの実施形態によれば、電流検出回路は、第１と第２の入力端を備え、前記第１と第２の入力端の間の電圧差に応じた第１及び第２の差動出力電流を出力する差動増幅回路を有する。前記第１の差動出力電流に応答して第１の検出電流を出力すると共に、前記第２の入力端への経路を形成する第１の帰還回路を有する。前記第２の差動出力電流に応答して第２の検出電流を出力すると共に、前記第１の入力端への経路を形成する第２の帰還回路を有する。負荷に出力電流を供給する第１導電型の出力ＭＯＳトランジスタに順方向のドレイン電流が流れる状態における前記出力ＭＯＳトランジスタのソース・ドレイン電圧に応じた電圧を前記出力ＭＯＳトランジスタのソースと前記第２の入力端との間に生じさせる第１導電型の第１のＭＯＳトランジスタを有する。前記出力ＭＯＳトランジスタに逆方向のドレイン電流が流れる状態における前記出力ＭＯＳトランジスタのソース・ドレイン電圧に応じた電圧を前記出力ＭＯＳトランジスタのドレインと前記第１の入力端との間に生じさせる第１導電型の第２のＭＯＳトランジスタを有する。

図１は、第１の実施形態の電流検出回路の構成を示す図である。図２は、第１の実施形態の電流検出回路の動作を説明する為の図である。図３は、電流検出回路が設けられるモータ駆動装置の構成を示す図である。図４は、モータ駆動装置を流れる励磁電流と出力ＭＯＳトランジスタを流れる電流の向きとの関係を説明する為の図である。図５は、第２の実施形態の電流検出回路の構成を示す図である。図６は、第２の実施形態の電流検出回路の動作を説明する為の図である。図７は、第２の実施形態の電流検出回路のシミュレーション結果を示す図である。図８は、第３の実施形態の電流検出回路の構成を示す図である。図９は、第３の実施形態の電流検出回路のシミュレーション結果を示す図である。

以下に添付図面を参照して、実施形態にかかる電流検出回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は第１の実施形態の電流検出回路の構成図である。以下の各実施形態において対応する構成には同一の符号を付し、重複した記載は必要な場合にのみ行う。

本実施形態の電流検出回路１０は、例えばＮＭＯＳ出力トランジスタＭ２００に流れるドレイン電流を検出する。ＮＭＯＳトランジスタＭ２００は、共通接続端３０と接地端子３２間に接続され、共通接続端３０に接続された負荷４００に出力電流を供給する。電流検出回路１０は、非反転入力端（＋）と反転入力端（−）を有する差動増幅回路Ｇ２０１を有する。差動増幅回路Ｇ２０１は、非反転入力端（＋）と反転入力端（−）間に印加される電圧差に応じた差動出力電流Ｉ１、Ｉ２を出力する。非反転入力端（＋）は、入力端子１４に接続され、反転入力端（−）は、入力端子１７に接続される。

差動増幅回路Ｇ２０１の第１の差動出力電流Ｉ１がゲートに供給されるＮＭＯＳトランジスタＭ２０７を有する。ＮＭＯＳトランジスタＭ２０７のソースは、入力端子１７に接続され、ドレインは出力端子５０に接続されている。すなわち、ＮＭＯＳトランジスタＭ２０７は、差動出力電流に応答して、出力端子５０から検出電流ＩＯＵＴ＿Ｐを出力すると共に、反転入力端（−）への経路を形成する帰還回路を構成する。

入力端子１７と接地端子３２間に、ＮＭＯＳトランジスタＭ２０５を有する。ＮＭＯＳトランジスタＭ２０５のソースは、接地端子３２に接続され、ドレインは入力端子１７及びＮＭＯＳトランジスタＭ２０７のソースに接続される。ＮＭＯＳトランジスタＭ２０５は、ＮＭＯＳトランジスタＭ２０７と共にソースフォロワ回路を構成する。

ＮＭＯＳトランジスタＭ２０７のゲートと接地端子３２間にコンデンサＣ２０１を有する。差動出力電流がコンデンサＣ２０１に供給される。コンデンサＣ２０１は、位相補償用のコンデンサであり、位相遅れ補償を施して発振の発生を防止する。

ＮＭＯＳトランジスタＭ２０７により反転入力端（−）への帰還経路を形成することで、差動増幅回路Ｇ２０１は、入力端（＋）と入力端（−）間の電圧を等しくする動作を行う。すなわち、非反転入力端（＋）側に正の電圧が印加され、かつ、ＮＭＯＳトランジスタＭ２０７がオン状態となった時に、非反転入力端（＋）と反転入力端（−）間は、イマジナリショート（仮想ショート）の状態になる。

第２の差動出力電流Ｉ２がゲートに供給されるＮＭＯＳトランジスタＭ２０９を有する。ＮＭＯＳトランジスタＭ２０９のソースは、入力端子１４に接続され、ドレインは出力端子５１に接続されている。すなわち、ＮＭＯＳトランジスタＭ２０９は、差動出力電流に応答して出力端子５１から検出電流ＩＯＵＴ＿Ｎを出力すると共に、非反転入力端（＋）への経路を形成する帰還回路を構成する。

ＮＭＯＳトランジスタＭ２０９のゲートと接地端子３２間にコンデンサＣ２０２を有する。差動出力電流がコンデンサＣ２０２に供給される。コンデンサＣ２０２は、コンデンサＣ２０１と同様に、位相補償用のコンデンサである。

共通接続端３０と入力端子１４間に、ＮＭＯＳトランジスタＭ３００を有する。ＮＭＯＳトランジスタＭ３００のドレインは、共通接続端３０に接続され、ソースは、入力端子１４に接続される。

図２は、第１の実施形態の電流検出回路１０の動作を説明する為の図である。図２（Ａ）は、例えば、負荷４００から電流が供給され、ＮＭＯＳ出力トランジスタＭ２００に順方向のドレイン電流が流れる場合の動作を示す。

ＮＭＯＳ出力トランジスタＭ２００に順方向のドレイン電流が流れる状態の時、差動増幅回路Ｇ２０１の非反転入力端（＋）側に正の電圧が印加され、差動出力電流によってＮＭＯＳトランジスタＭ２０７がオン状態となる。この時、ＮＭＯＳトランジスタＭ２０９はオフとなる。この為、図２（Ａ）においては、ＮＭＯＳトランジスタＭ２０９とコンデンサＣ２０２は省略している。

ＮＭＯＳトランジスタＭ３００のゲートには電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＭ３００がオンした状態を示している。ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ２０５は、ゲートには各々電源電圧ＶＤＤが印加される。従って、ＮＭＯＳトランジスタＭ２０５とＮＭＯＳ出力トランジスタＭ２００は、カレントミラー回路を構成する。

ＮＭＯＳトランジスタＭ２０７は、差動増幅回路Ｇ２０１の反転入力端（−）への帰還回路を構成する為、非反転入力端（＋）と反転入力端（−）間はイマジナリショート（仮想ショート）となる。

非反転入力端（−）の電圧は、ＮＭＯＳトランジスタＭ２０５のソース・ドレイン電圧である。反転入力端（＋）の電圧は、ＮＭＯＳ出力トランジスタＭ２００のソース・ドレイン電圧からＮＭＯＳトランジスタＭ３００のソース・ドレイン電圧を引いた電圧となる。ＮＭＯＳトランジスタＭ３００を介して非反転入力端（＋）に供給される電流は無視できる為、ＮＭＯＳトランジスタＭ３００による電圧降下は無視出来る。従って、ＮＭＯＳ出力トランジスタＭ２００のソース・ドレイン電圧に等しい電圧が非反転入力端（＋）に印加される。

結果として、非反転入力端（＋）には、ＮＭＯＳ出力トランジスタＭ２００のソース・ドレイン電圧が印加され、反転入力端（−）には、ＮＭＯＳトランジスタＭ２０５のソース・ドレイン電圧が印加される。

非反転入力端（＋）と反転入力端（−）間はイマジナリショートとなる為、ＮＭＯＳ出力トランジスタＭ２００のソース・ドレイン電圧とＮＭＯＳトランジスタＭ２０５のソース・ドレイン電圧が等しくなる。

ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ２０５のソース・ドレイン電圧が等しくなる為、ＮＭＯＳトランジスタＭ２０５はＮＭＯＳ出力トランジスタＭ２００のドレイン電流を、ＮＭＯＳ出力トランジスタＭ２００との寸法比に応じて精度良く出力する。

ＮＭＯＳトランジスタＭ２０５とＮＭＯＳ出力トランジスタＭ２００の寸法比を、例えば１対１０００に設定されているとすると、ＮＭＯＳトランジスタＭ２０５には、ＮＭＯＳ出力トランジスタＭ２００の１／１０００倍のドレイン電流が流れる。換言すれば、反転入力端（−）へ流れ込む電流は無視できるため、ＮＭＯＳトランジスタＭ２０７のドレイン電流を検出することにより、ＮＭＯＳ出力トランジスタ２００のドレイン電流の１／１０００倍の電流を検出することが出来る。

尚、この検出動作の構成は、ＮＭＯＳ出力トランジスタＭ２００のオン抵抗に順方向のドレイン電流によって生じたソース・ドレイン電圧に等しい電圧をＮＭＯＳトランジスタＭ２０５のソース・ドレイン電圧として発生させ、ＮＭＯＳトランジスタＭ２０５のオン抵抗によって電流に変換してソースフォロワ回路を構成するＮＭＯＳトランジスタＭ２０７から出力させる構成と捉えることが出来る。ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ２０５の抵抗比によって、ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ２０７から出力される電流の比を設定することが出来る。

図２（Ｂ）は、例えば、負荷４００に電流が供給され、ＮＭＯＳ出力トランジスタＭ２００に逆方向のドレイン電流が流れる状態を示す。

ＮＭＯＳ出力トランジスタＭ２００に逆方向のドレイン電流が流れる状態の時、差動出力電流によってＮＭＯＳトランジスタＭ２０９がオン状態となる。この時、ＮＭＯＳトランジスタＭ２０７はオフとなる。この為、図２（Ｂ）においては、ＮＭＯＳトランジスタＭ２０７とコンデンサＣ２０１は省略している。

ＮＭＯＳトランジスタＭ３００のゲートには電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＭ３００がオンした状態を示している。ＮＭＯＳトランジスタＭ２０９により非反転入力端（＋）への帰還経路を形成することで、差動増幅回路Ｇ２０１は、非反転入力端（＋）と反転入力端（−）間の電圧を等しくする動作を行う。すなわち、非反転入力端（＋）と反転入力端（−）間は、イマジナリショートの状態になる。

反転入力端（−）の電圧は、ＮＭＯＳトランジスタＭ２０５のソース・ドレイン電圧となる。ＮＭＯＳトランジスタＭ２０５を流れる電流は無視できる為、反転入力端（−）は仮想接地となる。非反転入力端（＋）と反転入力端（−）間はイマジナリショートとなる為、非反転入力端（＋）の電位は接地電位となる。この為、実質的にＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ３００は、ゲートに電源電圧ＶＤＤが印加されるカレントミラー回路を構成する。

ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ３００のソースは実質的に共通接続であり、ドレインも共通接続される為、ＮＭＯＳ出力トランジスタＭ２００のソース・ドレイン電圧とＮＭＯＳトランジスタＭ３００のソース・ドレイン電圧は等しくなる。

ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ３００のソース・ドレイン電圧が等しくなる為、ＮＭＯＳトランジスタＭ３００はＮＭＯＳ出力トランジスタＭ２００のドレイン電流を、ＮＭＯＳ出力トランジスタＭ２００との寸法比に応じて精度良く出力する。

ＮＭＯＳトランジスタＭ３００とＮＭＯＳ出力トランジスタＭ２００の寸法比は、例えば１対１０００に設定されているとすると、ＮＭＯＳトランジスタＭ３００には、ＮＭＯＳ出力トランジスタＭ２００の１／１０００倍のドレイン電流が流れる。

換言すれば、非反転入力端（＋）へ流れ込む電流は無視できるため、ＮＭＯＳトランジスタＭ２０９のドレイン電流を検出することにより、ＮＭＯＳ出力トランジスタ２００を流れる逆方向のドレイン電流の１／１０００倍の電流を検出することが出来る。

尚、この検出動作の構成は、ＮＭＯＳ出力トランジスタＭ２００のオン抵抗に逆方向のドレイン電流によって生じるソース・ドレイン電圧に等しい電圧をＮＭＯＳトランジスタＭ３００のソース・ドレイン電圧として発生させ、ＮＭＯＳトランジスタＭ３００のオン抵抗によって電流に変換してソースフォロワ回路を構成するＮＭＯＳトランジスタＭ２０９から出力させる構成と捉えることが出来る。ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ３００の抵抗比によって、ＮＭＯＳ出力トランジスタＭ２００とＮＭＯＳトランジスタＭ２０９から出力される電流の比を設定することが出来る。

ＮＭＯＳ出力トランジスタＭ２００、ＮＭＯＳトランジスタＭ２０５及びＭ３００は、線形領域で動作させることが好ましい。線形領域で動作させることにより、各トランジスタＭ２００、Ｍ２０５、及びＭ３００の寸法比による電流比の設定が容易になる。例えば、各トランジスタＭ２００、Ｍ２０５、及びＭ３００のゲートに印加される電圧を調整することで、各トランジスタＭ２００、Ｍ２０５、及びＭ３００を線形領域で動作させることが出来る。

本実施形態によれば、ＮＭＯＳ出力トランジスタＭ２００に流れる順方向と逆方向のドレイン電流を、例えば、１／１０００倍の電流比で精度良く検出することが出来る。また、差動増幅回路Ｇ２０１は、両方のドレイン電流の検出において共用される為、電流検出回路が簡素化され、コストの低減を図ることが出来る。

例えば、１／１０００倍の電流比でＮＭＯＳ出力トランジスタＭ２００のドレイン電流をＮＭＯＳトランジスタＭ３００、Ｍ２０５を用いて検出する場合には、その電流比に応じてＮＭＯＳトランジスタＭ３００、Ｍ２０５のサイズを縮減することが出来る。この為、電流検出回路１０の回路サイズの低減が図られ、コストの軽減を図ることが出来る。

図３は、電流検出回路１０が設けられるモータ駆動装置の構成図である。モータ駆動装置は、電源端子３６と接地端子３７を有する。電源端子３６には、電圧ＶＭを供給する電源４０が接続される。

電源端子３６と接地端子３７間には、ＰＭＯＳ出力トランジスタＭ２０３とＮＭＯＳ出力トランジスタＭ２０２のソース・ドレイン路が直列に接続される。同じく、ＰＭＯＳ出力トランジスタＭ２０４とＮＭＯＳ出力トランジスタＭ２０１のソース・ドレイン路が直列に接続される。

共通接続点３５と３３の間には、励磁コイル３４が接続される。励磁電流を励磁コイル３４に供給して発生した磁界によってモータのロータ（図示せず）を回転させる。ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２及びＰＭＯＳ出力トランジスタＭ２０３、Ｍ２０４は、励磁コイル３４に励磁電流を供給するＨスイッチを構成する。

共通接続点３３と３５は、電流検出回路１０に接続される。電流検出回路１０は、共通接続点３３に接続される端子１２と、共通接続点３５に接続される端子１３を備える。端子１２、１３を選択的に端子１４に接続するスイッチ１５、１６を有する。スイッチ１５、１６の切換は、ＰＷＭ制御回路２０からの制御信号Ｓ１、Ｓ２によって制御される。電流検出回路１０の基本構成は第１の実施形態の構成と同じであるが、電流検出の対象となるＭＯＳ出力トランジスタＭ２０１、Ｍ２０２を切換える構成を有する。端子１４は、アナログ処理部１０Ａに接続される。アナログ処理部１０Ａは、例えば、既述した差動増回路Ｇ２０１、ＮＭＯＳトランジスタＭ２０７、Ｍ２０９、及び、コンデンサＣ２０１、Ｃ２０２を有する構成が対応する。

電流検出回路１０の検出電流の情報は、ＰＷＭ制御回路２０に供給される。ＰＷＭ制御回路２０は、オン／オフを制御するＰＷＭ信号Ｐ０〜Ｐ４を、アナログ処理部１０Ａ及び各ＭＯＳ出力トランジスタＭ２０１〜Ｍ２０４のゲートに供給する。ＰＷＭ制御回路２０は、電流検出回路１０からの検出電流の情報に応じて、各出力ＭＯＳトランジスタＭ２０１〜Ｍ２０４のオン時間を制御して励磁コイル３４に供給される電流値を増減させ、モータ（図示せず）の駆動モードを切替える制御を行う。

図４は、図３のモータ駆動装置に流れる電流の状態を説明する為の図である。図４（Ａ）は、ＰＭＯＳ出力トランジスタ２０３とＮＭＯＳ出力トランジスタＭ２０１がオン状態となり、電源端子３６から、ＰＭＯＳ出力トランジスタＭ２０３を介して励磁コイル３４に電流が流れる状態を示す。例えば、チャージ制御の状態と呼ばれる。この場合には、ＮＭＯＳ出力トランジスタＭ２０１には、ドレインからソースに順方向のドレイン電流が流れる。

図４（Ｂ）は、ＰＭＯＳ出力トランジスタ２０４とＮＭＯＳ出力トランジスタＭ２０２がオン状態となり、接地端子３７から、ＮＭＯＳ出力トランジスタＭ２０２を介して励磁コイル３４に電流が流れる状態を示す。この状態は、励磁コイル３４に蓄積されたエネルギーを放出させる制御の状態であり、例えば、ディスチャージ制御の状態と呼ばれる。この場合には、ＮＭＯＳ出力トランジスタＭ２０２には、ソースからドレインに逆方向のドレイン電流が流れる。

各ＭＯＳ出力トランジスタＭ２０１〜Ｍ２０４は、ソースと基板を接続する構成を有している。この為、各ＭＯＳ出力トランジスタＭ２０１〜Ｍ２０４は寄生ダイオード（図示せず）を有する。例えば、ＮＭＯＳ出力トランジスタＭ２０１とＭ２０２には、ソースをアノード領域、ドレインをカソード領域とする寄生ダイオードが各々のソース・ドレイン路に並列に接続される。この為、各々のＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２に逆方向の電流が流れる状態の時に、この寄生ダイオードが並列の電流路を形成する。

この為、ドレイン電流の方向によって、ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２のソース・ドレイン電圧は、ドレイン電流の値が同じであっても異なる電圧となる。従って、ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２のオン抵抗分で発生する電圧を監視するのみでは、負荷電流として流れる励磁電流を精度良く検出することが出来ない。

（第２の実施形態）
図５は、第２の実施形態の電流検出回路の構成図である。本実施形態の電流検出回路１０は、図３に示す電流検出回路１０として用いることが出来、モータ駆動装置におけるＮＭＯＳ出力トランジスタＭ２０１とＭ２０２のドレイン電流を検出することが出来る構成である。

図５の電流検出回路１０は、差動増幅回路Ｇ２０１の差動出力電流Ｉ１がゲートに供給されるＮＭＯＳトランジスタＭ２０７を有する。ＮＭＯＳトランジスタＭ２０７のソースは、差動増幅回路Ｇ２０１の反転入力端（−）が接続される入力端子１７に接続されている。すなわち、ＮＭＯＳトランジスタＭ２０７は、差動出力電流に応答して検出電流ＩＯＵＴ＿Ｐを出力すると共に、反転入力端（−）への経路を形成する帰還回路を構成する。

ＮＭＯＳトランジスタＭ２０７のゲート・ソース間にソース・ドレイン路が接続されるＮＭＯＳトランジスタＭ２１７を有する。ＮＭＯＳトランジスタＭ２１７のゲートは、ＮＭＯＳトランジスタＭ２０７に供給される差動出力電流Ｉ１とは異なる差動出力電流Ｉ２の供給を受ける。

差動出力電流が供給されるコンデンサＣ２０１を有する。コンデンサＣ２０１は、位相補償用のコンデンサである。位相遅れ補償を施して、正帰還状態になることによる発振の発生を防止している。

電流検出回路１０は、差動出力電流がゲートに供給されるＮＭＯＳトランジスタＭ２０９を有する。ＮＭＯＳトランジスタＭ２０９のソースは、差動増幅回路Ｇ２０１の非反転入力端（＋）が接続される入力端子１４に接続される。すなわち、ＮＭＯＳトランジスタＭ２０９は、差動出力電流に応答して検出電流ＩＯＵＴ＿Ｎを出力すると共に、非反転入力端（＋）への経路を形成する帰還回路を構成する。

ＮＭＯＳトランジスタＭ２０９のゲート・ソース間にソース・ドレイン路が接続されるＮＭＯＳトランジスタＭ２１９を有する。ＮＭＯＳトランジスタＭ２１９のゲートは、ＮＭＯＳトランジスタＭ２０９に供給される差動出力電流Ｉ２とは異なる差動出力電流Ｉ１の供給を受ける。

差動出力電流が供給されるコンデンサＣ２０２を有する。コンデンサＣ２０２は、位相補償用のコンデンサである。位相遅れ補償を施して、正帰還状態になることによる発振の発生を防止している。

入力端子１７と接地端子３２間には、ＮＭＯＳトランジスタＭ２０５のソース・ドレイン路が接続される。共通接続端３３と入力端子１４間には、ＮＭＯＳトランジスタＭ２０６のソース・ドレイン路が接続される。また、共通接続端３５と入力端子１４間には、ＮＭＯＳトランジスタＭ２０８のソース・ドレイン路が接続される。

ＮＭＯＳトランジスタＭ２０７、Ｍ２０９、Ｍ２１７及びＭ２１９の基板電極は接地される。ＮＭＯＳトランジスタＭ２１７とＭ２１９のソースと基板電極を接続した構成の場合に形成される寄生ダイオード（図示せず）による電流経路の発生を防止し、動作の安定性を図っている。

本実施形態においては、各ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２のゲートには、ＰＷＭ制御回路２０からの制御信号Ｐ１、Ｐ２が供給される。例えば、チャージ制御の場合には、制御信号Ｐ１により、ＮＭＯＳトランジスタＭ２０１がオンとなる。この時、ゲートに制御信号Ｓ１が印加されたＮＭＯＳトランジスタＭ２０６がオンとなる。

かかる制御によって、共通接続端３３は入力端子１４に接続される。ＮＭＯＳトランジスタＭ２０１に順方向の電流が流れる状態を検出する構成においては、ＮＭＯＳトランジスタＭ２０６は、図３のスイッチ１５の役割を果たす。

ＮＭＯＳ出力トランジスタＭ２０１の順方向の電流を検出する構成の場合には、ＮＭＯＳ出力トランジスタＭ２０２、Ｍ２０８は、制御信号Ｐ２とＳ２によりオフ状態となる。ＮＭＯＳトランジスタＭ２０５は、ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２に流れる電流を検出するいずれの状態の場合にも、信号Ｐ０によりオンしている。

ＮＭＯＳ出力トランジスタＭ２０１に順方向のドレイン電流が流れる状態においては、図２（Ａ）に示す構成で説明した動作となる。すなわち、差動出力電流Ｉ１によって、ＮＭＯＳトランジスタＭ２０７がオンとなり、検出電流ＩＯＵＴ＿Ｐが出力される。この動作状態の場合には、ＮＭＯＳ出力トランジスタＭ２０１が、図２（Ａ）におけるＮＭＯＳ出力トランジスタＭ２００に相当する。

ＮＭＯＳトランジスタＭ２１９にも差動出力電流が供給され、ＮＭＯＳトランジスタＭ２１９はオンとなる。これにより、ＮＭＯＳトランジスタＭ２０９は、ゲート・ソース間がシャントされ、オフとなる。

ＮＭＯＳ出力トランジスタＭ２０２に逆方向の電流が流れる状態においては、図２（Ｂ）に示す構成で説明した動作となる。ＮＭＯＳ出力トランジスタＭ２０２の逆方向の電流を検出する構成の場合には、ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０６は、制御信号Ｐ１とＳ１によりオフ状態となり、ＮＭＯＳトランジスタＭ２０８は制御信号Ｓ２によりオンとなる。

差動出力電流Ｉ２によって、ＮＭＯＳトランジスタＭ２０９がオンとなり、検出電流ＩＯＵＴ＿Ｎが出力される。この動作状態の場合には、ＮＭＯＳ出力トランジスタＭ２０２が、図２（Ｂ）におけるＮＭＯＳ出力トランジスタＭ２００に相当する。

この時、ＮＭＯＳトランジスタＭ２１７にも差動出力電流が供給され、ＮＭＯＳトランジスタＭ２１７はオンとなる。これにより、ＮＭＯＳトランジスタＭ２０７は、ゲート・ソース間がシャントされ、オフとなる。

本実施形態は、検出電流ＩＯＵＴ＿Ｐ、ＩＯＵＴ＿Ｎを出力するＮＭＯＳトランジスタＭ２０７、Ｍ２０９のゲート・ソース間をシャントするＮＭＯＳトランジスタＭ２１７、Ｍ２１９を備える。ＮＭＯＳトランジスタＭ２０７とＭ２０９の動作が切換わる際に、ＮＭＯＳトランジスタＭ２１７、Ｍ２１９によりＮＭＯＳトランジスタＭ２０７とＭ２０９のゲート・ソース間を交互にシャントすることで、ＮＭＯＳトランジスタＭ２０７とＭ２０９の切換え動作を確実に行うことが出来る。

ＮＭＯＳトランジスタＭ２０７、Ｍ２０９、Ｍ２１７、Ｍ２１９の基板電極は接地される。基板電極を接地することにより、ＮＭＯＳトランジスタＭ２１７、Ｍ２１９の寄生ダイオードによる電流経路の形成を防ぎ、回路動作を安定させることが出来る。

図６は、第２の実施形態の電流検出回路１０の動作を説明する為の図である。図６（Ａ）は、ＮＭＯＳ出力トランジスタＭ２０１に順方向のドレイン電流が流れる状態、すなわち、チャージ制御の状態における電流検出の動作を説明する為の図である。チャージ状態の負荷電流ＩＬＯＡＤを４０１で示す。図３のスイッチ１５に対応するＮＭＯＳトランジスタＭ２０６が制御信号Ｓ１によりオンした状態である。尚、各ＭＯＳトランジスタＭ２０１、Ｍ２０５、Ｍ２０６のゲートに供給される電源電圧ＶＤＤは、制御信号Ｐ１、Ｐ０、Ｓ１として供給される。

ＮＭＯＳ出力トランジスタＭ２０１に順方向のドレイン電流が流れる状態の時、ＮＭＯＳトランジスタＭ２０６をオンさせることで、非反転入力端（＋）側に正の電圧が印加され、差動出力電流によってＮＭＯＳトランジスタＭ２０７がオン状態となる。この時、図５に示すＮＭＯＳトランジスタＭ２０９はオフとなる為、図６（Ａ）においては、ＮＭＯＳトランジスタＭ２０９、ＮＭＯＳトランジスタＭ２１９、及びコンデンサＣ２０２は省略している。

ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０５は、ソースが共通接続され、ゲートには、電源電圧ＶＤＤが印加される。従って、ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０５は、カレントミラー回路を構成する。この為、ＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０５には、その寸法比に応じたドレイン電流が流れる。

例えば、ＮＭＯＳトランジスタＭ２０５とＮＭＯＳ出力トランジスタＭ２０１の寸法比が、１対１０００に設定された場合、ＮＭＯＳトランジスタＭ２０５には、ＮＭＯＳ出力トランジスタＭ２０１の１／１０００倍のドレイン電流が流れる。換言すれば、差動増幅回路Ｇ２０１へ流れ込む電流は、無視できるため、ＮＭＯＳトランジスタＭ２０７のドレイン電流を検出することにより、ＮＭＯＳ出力トランジスタ２０１のドレイン電流の１／１０００倍の電流を検出することが出来る。

図６（Ｂ）は、ＮＭＯＳ出力トランジスタＭ２０２に逆方向の電流が流れる状態、すなわち、ディスチャージ制御の状態における電流検出を行う動作を説明する為の図である。ディスチャージの状態の負荷電流ＩＬＯＡＤを４０２で示す。図３のスイッチ１６に相当するＮＭＯＳトランジスタＭ２０８が制御信号Ｓ２によりオンした状態である。尚、各トランジスタのゲートに供給される電源電圧ＶＤＤは、制御信号Ｓ２、Ｐ０、Ｐ２として供給される。

差動出力電流に応答するＮＭＯＳトランジスタＭ２０９により非反転入力端（＋）への帰還回路を形成することで、差動増幅回路Ｇ２０１は、非反転入力端（＋）と反転入力端（−）間の電圧を等しくする動作を行う。すなわち、非反転入力端（＋）と反転入力端（−）間は、イマジナリショートの状態になる。

この為、ＮＭＯＳ出力トランジスタＭ２０２、Ｍ２０５のソースは実質的に共通接続の状態となり、ゲートには、電源電圧ＶＤＤが印加された構成となる。これにより、ＮＭＯＳ出力トランジスタＭ２０２、Ｍ２０５は、カレントミラー回路を構成する。この為、ＮＭＯＳトランジスタＭ２０２、Ｍ２０５には、その寸法比に応じたドレイン電流が流れる。

例えば、ＮＭＯＳトランジスタＭ２０５とＮＭＯＳ出力トランジスタＭ２０２の寸法比が１対１０００に設定された場合には、ＮＭＯＳトランジスタＭ２０５には、ＮＭＯＳ出力トランジスタＭ２０２の１／１０００倍のドレイン電流が流れる。換言すれば、反転入力端（−）へ流れ込む電流は、無視できるため、ＮＭＯＳトランジスタＭ２０９のドレイン電流を検出することにより、ＮＭＯＳ出力トランジスタ２０２のドレイン電流の１／１０００倍の電流を検知することが出来る。

本実施形態によれば、差動増幅回路Ｇ２０１に接続するＮＭＯＳ出力トランジスタＭ２０１、Ｍ２０２を切換えることで、モータ駆動装置の制御状態に応じて、ＮＭＯＳ出力トランジスタＭ２０１の順方向のドレイン電流と、ＮＭＯＳ出力トランジスタＭ２０２の逆方向のドレイン電流を、差動出力電流に応答するＮＭＯＳトランジスタＭ２０７、Ｍ２０９から検出電流ＩＯＵＴ＿Ｐ、ＩＯＵＴ＿Ｎとして検出することが出来る。

差動増幅回路Ｇ２０１は、順方向、逆方向、いずれの方向の電流検出において共通に用いられる。この為、電流検出回路の構成が簡略化され、コストの低減を図ることが出来る。また、共通の差動増幅回路Ｇ２０１を用いる為、オフセット電圧の調整が容易である。

図７は、第２の実施形態の電流検出回路１０のシミュレーション結果を示す図である。負荷電流を横軸に示し、検出電流を縦軸に示す。検出電流ＩＯＵＴ＿Ｎを一点鎖線１００で示し、検出電流ＩＯＵ＿Ｐを実線１０１で示す。

負荷電流が負の状態、すなわち、ＮＭＯＳ出力トランジスタＭ２０２に逆方向の電流が流れる状態から負荷電流が正の状態、すなわち、ＮＭＯＳ出力トランジスタＭ２０１に順方向の電流が流れる状態への移行に伴い、検出電流ＩＯＵＴ＿ＮからＩＯＵＴ＿Ｐへ移行する。

（第３の実施形態）
図８は、第３の実施形態の電流検出回路の構成図である。図８においては、図５に示すＮＭＯＳトランジスタＭ２０１、Ｍ２０２、Ｍ２０５及びＭ２０６を省略している。

本実施形態においては、差動増幅回路Ｇ２０１は、差動対を構成するＰＭＯＳトランジスタＭ３０１、Ｍ３０２を有する。ＰＭＯＳトランジスタＭ３０１、Ｍ３０２のソースは、バイアス電流源５２に接続される。ＰＭＯＳトランジスタ３０１のゲートは、入力端子１４に接続され、ＰＭＯＳトランジスタ３０２のゲートは、入力端子１７に接続される。すなわち、ＰＭＯＳトランジスタＭ３０１のゲートが、非反転入力端（＋）となり、ＰＭＯＳトランジスタＭ３０２のゲートが反転入力端（−）となる。

ＰＭＯＳトランジスタＭ３０１のドレインは、ＮＭＯＳトランジスタＭ３０３、Ｍ３０４、Ｍ３０５のゲートに接続される。ＮＭＯＳトランジスタＭ３０３〜Ｍ３０５のソースは接地される。ＮＭＯＳトランジスタＭ３０３〜Ｍ３０５は、カレントミラー回路を構成する。

ＰＭＯＳトランジスタＭ３０２のドレインは、ＮＭＯＳトランジスタＭ３０８、Ｍ３０９、Ｍ３１０のゲートに接続される。ＮＭＯＳトランジスタＭ３０８〜Ｍ３１０のソースは接地される。ＮＭＯＳトランジスタＭ３０８〜Ｍ３１０は、カレントミラー回路を構成する。

ＮＭＯＳトランジスタＭ３０５のドレインは、ＰＭＯＳトランジスタＭ３１１のドレインとゲートに接続される。ＰＭＯＳトランジスタＭ３１１のゲートは、ＰＭＯＳトランジスタ３１２のゲートに接続され、ＰＭＯＳトランジスタＭ３１１とＭ３１２のソースには電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＭ３１１とＭ３１２はカレントミラー回路を構成する。ＰＭＯＳトランジスタＭ３１１とＭ３１２の寸法比は、１：１に設定される。すなわち、ＰＭＯＳトランジスタＭ３１１のドレイン電流に等しい電流がＰＭＯＳトランジスタＭ３１２のドレインに流れる。

ＮＭＯＳトランジスタＭ３０９のドレインは、ＰＭＯＳトランジスタＭ３０７のドレインとゲートに接続される。ＰＭＯＳトランジスタＭ３０６のゲートは、ＰＭＯＳトランジスタ３０７のゲートに接続され、ＰＭＯＳトランジスタＭ３０６とＭ３０７のソースには電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＭ３０６とＭ３０７はカレントミラー回路を構成する。ＰＭＯＳトランジスタＭ３０６とＭ３０７の寸法比は、１：１に設定される。すなわち、ＰＭＯＳトランジスタＭ３０７のドレイン電流に等しい電流がＰＭＯＳトランジスタＭ３０６のドレインに流れる。

ＮＭＯＳトランジスタＭ３０４には、ＰＭＯＳトランジスタＭ３０１のドレイン電流に等しい電流が流れ、ＰＭＯＳトランジスタＭ３０６にはＰＭＯＳトランジスタＭ３０２のドレイン電流に等しい電流が流れる。従って、ＮＭＯＳトランジスタＭ３０４とＰＭＯＳトランジスタＭ３０６の接続点から出力される電流Ｉ１は、ＰＭＯＳトランジスタＭ３０１とＭ３０２のドレイン電流の差分電流であり、第１の差動出力電流となる。電流Ｉ１に応答して、ＮＭＯＳトランジスタＭ２０７は、非反転入力端１４の電位が高い時に正となる検出電流ＩＯＵＴ＿Ｐを出力する。

ＮＭＯＳトランジスタＭ３１０には、ＰＭＯＳトランジスタＭ３０２のドレイン電流に等しい電流が流れ、ＰＭＯＳトランジスタＭ３１２には、ＰＭＯＳトランジスタＭ３０１のドレイン電流に等しい電流が流れる。従って、ＮＭＯＳトランジスタＭ３１０とＰＭＯＳトランジスタＭ３１２の接続点から出力される電流Ｉ２は、ＰＭＯＳトランジスタＭ３０１とＭ３０２のドレイン電流の差分電流であり、第２の差動出力電流となる。電流Ｉ２に応答して、ＮＭＯＳトランジスタＭ２０９は、反転入力端１７の電位が高い時に正となる検出電流ＩＯＵＴ＿Ｎを出力する。

すなわち、差動増幅回路Ｇ２０１は、入力端子１４、１７に供給される電圧に応じた差動出力電流Ｉ１、Ｉ２を出力し、ＮＭＯＳトランジスタＭ２０７とＭ２０９に供給する。

ＮＭＯＳトランジスタＭ２０７のゲート・ソース間には、ＮＭＯＳトランジスタＭ２１７のソース・ドレイン路に加え、ダイオード接続のＮＭＯＳトランジスタＭ３１３が接続される。同様に、ＮＭＯＳトランジスタＭ２０９のゲート・ソース間には、ＮＭＯＳトランジスタＭ２１９のソース・ドレイン路に加え、ダイオード接続のＮＭＯＳトランジスタＭ３１４が接続される。

ＮＭＯＳトランジスタＭ３１３とＭ３１４は、夫々、ＮＭＯＳトランジスタＭ２０７とＭ２０９のゲート・ソース間に一定のバイアス電圧を与える。すなわち、ＮＭＯＳトランジスタＭ２１７がオンしてゲート・ソース間をシャントする状態の時に、ＮＭＯＳトランジスタＭ３１３が順方向降下電圧（ＶＦ）による一定のバイアス電圧を与える。このバイアス電圧により、ＮＭＯＳトランジスタＭ２０７にアイドリング電流が流れる。例えば、１００ｎＡ程度のアイドリング電流が設定される。

同様に、ＮＭＯＳトランジスタＭ２１９がオンしてゲート・ソース間をシャントする状態の時に、ＮＭＯＳトランジスタＭ３１４が、順方向降下電圧（ＶＦ）による一定のバイアス電圧を与える。これにより、ＮＭＯＳトランジスタＭ２０９にアイドリング電流が流れる。

アイドリング電流を流す構成にすることで、ＮＭＯＳトランジスタＭ２０７、Ｍ２０９の応答性を高め、差動出力電流に応答して検出電流を出力するＮＭＯＳトランジスタＭ２０７とＭ２０９の切換え動作を円滑に行うことが出来る。

図９は、第３の実施形態の電流検出回路１０のシミュレーション結果を示す図である。負荷電流を横軸に示し、検出電流を縦軸に示す。検出電流ＩＯＵＴ＿Ｎを一点鎖線１０３で示し、検出電流ＩＯＵ＿Ｐを実線１０４で示す。アイドリング電流を破線１０５で示す。

負荷電流が負の状態、すなわち、ＮＭＯＳ出力トランジスタＭ２０２に逆方向のドレイン電流が流れる状態から負荷電流が正の状態、すなわち、ＮＭＯＳ出力トランジスタＭ２０１に順方向のドレイン電流が流れる状態への移行に伴い、検出電流ＩＯＵＴ＿ＮからＩＯＵＴ＿Ｐへ移行する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０電流検出回路、１５及び１６スイッチ、３４励磁コイル、Ｍ２０１及びＭ２０２ＮＭＯＳ出力トランジスタ、Ｍ２０３及びＭ２０４ＰＭＯＳ出力トランジスタ、Ｇ２０１差動増幅回路。

Claims

第１と第２の入力端を備え、前記第１と第２の入力端の間の電圧差に応じた第１及び第２の差動出力電流を出力する差動増幅回路と、
前記第１の差動出力電流に応答して第１の検出電流を出力すると共に、前記第２の入力端への経路を形成する第１の帰還回路と、
前記第２の差動出力電流に応答して第２の検出電流を出力すると共に、前記第１の入力端への経路を形成する第２の帰還回路と、
負荷に出力電流を供給する第１導電型の出力ＭＯＳトランジスタに順方向のドレイン電流が流れる状態における前記出力ＭＯＳトランジスタのソース・ドレイン電圧に応じた電圧を前記出力ＭＯＳトランジスタのソースと前記第２の入力端との間に生じさせる第１導電型の第１のＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタに逆方向のドレイン電流が流れる状態における前記出力ＭＯＳトランジスタのソース・ドレイン電圧に応じた電圧を前記出力ＭＯＳトランジスタのドレインと前記第１の入力端との間に生じさせる第１導電型の第２のＭＯＳトランジスタと、
を具備することを特徴とする電流検出回路。
前記第１及び第２のＭＯＳトランジスタは、前記出力ＭＯＳトランジスタに対し、縮減されたサイズを有することを特徴とする請求項１に記載の電流検出回路。
前記第１の帰還回路は、
前記第２の入力端に接続されるソースと、前記第１の検出電流を出力するドレインを有する第１導電型の第３のＭＯＳトランジスタを備え、
前記第２の帰還回路は、
前記第１の入力端に接続されるソースと、前記第２の検出電流を出力するドレインを有する第１導電型の第４のＭＯＳトランジスタを具備することを特徴とする請求項１または２に記載の電流検出回路。
前記第３のＭＯＳトランジスタのゲート・ソース間にソース・ドレイン路が接続される第１導電型の第５のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのゲート・ソース間にソース・ドレイン路が接続される第１導電型の第６のＭＯＳトランジスタを具備することを特徴とする請求項３に記載の電流検出回路。
出力電流を負荷に供給する第１導電型の第１の出力ＭＯＳトランジスタと、
出力電流を前記負荷に供給する第１導電型の第２の出力ＭＯＳトランジスタと、
第１と第２の入力端を有し、前記第１と第２の入力端の間の電圧差に応じた差動出力電流を出力する差動増幅回路と、
前記第１と第２の出力ＭＯＳトランジスタのソースにソースが接続され、ドレインが前記第２の入力端に接続される第１導電型の第３のＭＯＳトランジスタと、
前記第１の出力ＭＯＳトランジスタがオンの時に、前記第１の出力ＭＯＳトランジスタのドレインを前記第１の入力端に接続する第１導電型の第４のＭＯＳトランジスタと、
前記第２の出力ＭＯＳトランジスタがオンの時に、前記第２の出力ＭＯＳトランジスタのドレインを前記第１の入力端に接続する第１導電型の第５のＭＯＳトランジスタと、
前記第１の出力ＭＯＳトランジスタがオンの時の前記差動増幅回路の差動出力電流に応答して第１の検出電流を出力すると共に、前記第２の入力端への経路を形成する第１の帰還回路と、
前記第２の出力ＭＯＳトランジスタがオンの時の前記差動出力電流に応答して第２の検出電流を出力すると共に、前記第１の入力端への経路を形成する第２の帰還回路と、
を具備することを特徴とする電流検出回路。