CN113885650B - 带隙基准源电路 - Google Patents

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CN113885650B CN202111210771.XA CN202111210771A CN113885650B CN 113885650 B CN113885650 B CN 113885650B CN 202111210771 A CN202111210771 A CN 202111210771A CN 113885650 B CN113885650 B CN 113885650B
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Abstract

本申请涉及半导体集成电路制造技术领域，具体涉及一种带隙基准源电路。所述带隙基准源电路包括：基准源输出电路，所述基准源输出电路包括偏置端PB和输出端OUT，所述输出端OUT用于输出基准电压；运算放大电路，所述运算放大电路连接所述基准源输出电路的偏置端PB，用于给所述偏置端PB提供偏置电压，所述偏置电压用于控制所述基准源输出电路的启动；电流镜电路，所述电流镜电路连接所述运算放大电路的尾电流输出端，所述尾电流输出端能够输出运放尾电流I5；运放尾电流调节电路，所述运放尾电流调节电路连接在所述带隙基准源电路的输出端OUT与所述电流镜电路之间，用于根据所述输出端OUT输出的基准电压的大小，调节所述运放尾电流I5的大小。

Description

带隙基准源电路
技术领域
本申请涉及半导体集成电路制造技术领域，具体涉及一种带隙基准源电路。
背景技术
基准源电路跟随电源启动电路的启动信号产生基准电压和基准电流，能够为其他模块提供稳定的参考电压和参考电流，因此被广泛应用于集成电路中。
相关技术中的基准源电路所形成的偏置电流固定，若该偏置电流较小则使得该基准源电路的启动速度较慢，若该偏置电流较大则使得基准源电路功率放大器的运放增益小，难以协调该基准源电路的启动速度和运放增益。
发明内容
本申请提供了一种带隙基准源电路，可以解决相关技术中难以协调该基准源电路的启动速度和运放增益的问题。
为了解决背景技术中所述的技术问题，本申请提供一种带隙基准源电路，所述带隙基准源电路包括：
基准源输出电路，所述基准源输出电路包括偏置端PB和输出端OUT，所述输出端OUT用于输出基准电压；
运算放大电路，所述运算放大电路连接所述基准源输出电路的偏置端PB，用于给所述偏置端PB提供偏置电压，所述偏置电压用于控制所述基准源输出电路的启动；
电流镜电路，所述电流镜电路连接所述运算放大电路的尾电流输出端，所述尾电流输出端能够输出运放尾电流I5；
运放尾电流调节电路，所述运放尾电流调节电路连接在所述带隙基准源电路的输出端OUT与所述电流镜电路之间，用于根据所述输出端OUT输出的基准电压的大小，调节所述运放尾电流I5的大小。
可选地，所述电流镜电路包括第一电流镜支路和第二电流镜支路；
所述第一电流镜支路上用于形成基准电流IREF；
所述第二电流镜支路用于按照电流复制比值复制所述基准电流IREF，形成所述运放尾电流I5；
所述运放尾电流调节电路用于根据所述输出端OUT输出的基准电压的大小，控制所述电流复制比值，从而调节所述运放尾电流的大小。
可选地，所述第一电流镜支路包括第一MOS管M1和电流源IA，所述第一MOS管M1的漏极连接所述电流源IA的输出端，所述第一MOS管M1的漏极与第一MOS管M1的栅极相连，所述第一MOS管M1的源极接地；所述基准电流IREF流经所述电流源IA；
所述第二电流镜支路包括第二MOS管M2，所述第二MOS管M2的漏极连接所述运算放大电路的尾电流输出端，所述第二MOS管M2的栅极与所述第一MOS管M1的栅极相连，所述第二MOS管M2的源极接地；
所述运放尾电流调节电路包括第三MOS管M3和第四MOS管M4，所述第三MOS管M3的栅极连接所述第一MOS管M1漏极，所述第三MOS管M3的源极接地；所述第四MOS管M4的源极和漏极分别连在所述第三MOS管M3的栅极和漏极，所述第四MOS管M4的栅极连接所述带隙基准源电路的输出端OUT；
所述第四MOS管M4的源极和漏极的通断，控制所述第三MOS管M3是否接入所述第一电流镜支路中。
可选地，所述输出端OUT输出的基准电压为高电平时，所述第四MOS管M4的源极和漏极导通，使得所述第三MOS管M3的导电沟道接入所述第一电流镜支路中，使得所述第一电流镜支路具有第一导电沟道长宽比；
所述输出端OUT输出的基准电压为低电平时，所述第四MOS管M4的源极和漏极不导通，所述第三MOS管M3的导电沟道不接入所述第一电流镜支路中，使得所述第一电流镜支路具有第二导电沟道长宽比；
所述第一导电沟道长宽比大于所述第二导电沟道长宽比。
可选地，所述第一导电沟道长宽比为所述第一MOS管M1的导电沟道的宽长比与所述第三MOS管M3的导电沟道的宽长比之和；
所述第二导电沟道长宽比为所述第一MOS管M1的导电沟道的宽长比。
可选地，所述第二MOS管M2的导电沟道的宽长比大于所述第一MOS管M1的导电沟道的宽长比。
可选地，所述第一MOS管M1的导电沟道的宽长比与所述第三MOS管M3的导电沟道的宽长比之和，等于所述第二MOS管M2的导电沟道的宽长比。
可选地，所述运算放大电路包括：第五MOS管M5、第六MOS管M6、第七MOS管M7和第八MOS管M8；
所述第五MOS管M5和所述第七MOS管M7串联形成第一差分放大支路，第一控制电压A通过控制所述第七MOS管M7的通断以控制所述第一差分放大支路是否导通；
所述第五MOS管M5与所述第七MOS管M7相连节点连接所述基准源输出电路的偏置端PB，用于给所述偏置端PB提供偏置电压；
所述第六MOS管M6和所述第八MOS管M8串联形成第二差分放大支路，第二控制电压B通过控制所述第六MOS管M6的通断以控制所述第二差分放大支路是否导通；
所述第六MOS管M6和所述第八MOS管M8的相连节点连接与所述第八MOS管M8的栅极和所述第五MOS管M5的栅极；
所述第六MOS管M6的电流输出电极和所述第七MOS管M7的电流输出电极相连，作为所述尾电流输出端。
可选地，所述基准源输出电路包括：第一电流路径、第二电流路径和第三电流路径，
所述第一电流路径、第二电流路径和第三电流路径的控制端均连接所述偏置端PB，所述偏置电压用于控制所述第一电流路径、第二电流路径和第三电流路径的导通；
第一三极管Q1的发射极与所述第一电流路径的输出端相连，形成第一节点，所述第一节点的电压为第一控制电压A；
第二三极管Q2的发射极通过第一电阻R1与所述第二电流路径的输出端相连，形成第二节点，所述第二节点B与地端之间连接第二电阻R2，所述第二节点的电压为第二控制电压B；
所述第一三极管Q1的基极与所述第二三极管Q2的基极相连并接地；
第三电阻R3的一端与所述第三电流路径的输出端相连形成所述带隙基准源电路的输出端OUT，所述第三电阻R3的另一端接地。
本申请技术方案，至少包括如下优点：本申请提供的带隙基准源电路，当带隙基准源电路未启动时，该输出端OUT输出的基准电压为低电平，低电平的基准电压，能够使得尾电流输出端输出的运放尾电流I5其电流值较大。运放尾电流I5越大，运算放大电路输出给偏置端PB的偏置电压的运放带宽和压摆率越大，从而能够使得基准源输出电路更快地启动。
当带隙基准源电路启动后，该输出端OUT输出的基准电压为高电平，高电平的基准电压，能够使得尾电流输出端输出的运放尾电流I5其电流值较小，从而能够使得在带隙基准源电路在启动后的正常工作期间，不会增加额外的功耗。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请一实施例提供的带隙基准源电路结构框图；
图2示出了图1基础上，包括一种实施例电流镜电路的带隙基准源电路结构框图；
图3示出了图1和图2基础上的带隙基准源电路原理图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一实施例提供的带隙基准源电路结构框图，从图1中可以看出，该带隙基准源电路包括：基准源输出电路110、运算放大电路120、电流镜电路130和运放尾电流调节电路140。
该基准源输出电路110包括偏置端PB和输出端OUT，所述输出端OUT用于输出基准电压。
该运算放大电路120连接所述基准源输出电路110的偏置端PB，用于给所述偏置端PB提供偏置电压。
电流镜电路130，所述电流镜电路130连接所述运算放大电路120的尾电流输出端，所述尾电流输出端能够输出运放尾电流I5。
运放尾电流调节电路140，所述运放尾电流调节电路140连接在所述带隙基准源电路110的输出端OUT与所述电流镜电路130之间，用于根据所述输出端OUT输出的基准电压的大小，调节所述运放尾电流I5的大小。
当带隙基准源电路未启动时，该输出端OUT输出的基准电压为低电平，低电平的基准电压，能够使得尾电流输出端输出的运放尾电流I5其电流值较大。运放尾电流I5越大，运算放大电路120输出给偏置端PB的偏置电压的运放带宽和压摆率越大，从而能够使得基准源输出电路更快地启动。
当带隙基准源电路启动后，该输出端OUT输出的基准电压为高电平，高电平的基准电压，能够使得尾电流输出端输出的运放尾电流I5其电流值较小，从而能够使得在带隙基准源电路在启动后的正常工作期间，不会增加额外的功耗。
图2示出了图1基础上，包括一种实施例电流镜电路的带隙基准源电路结构框图。
从图2中可以看出，该电流镜电路130包括第一电流镜支路131和第二电流镜支路132。
所述第一电流镜支路131上用于形成基准电流IREF。
所述第二电流镜支路132用于按照电流复制比值复制所述基准电流IREF，形成所述运放尾电流I5。该运放尾电流I5从运算放大电路120的尾电流输出端输出。
所述运放尾电流调节电路140用于根据所述输出端OUT输出的基准电压的大小，控制所述电流复制比值，从而调节所述运放尾电流的大小。
当带隙基准源电路未启动时，该输出端OUT输出的基准电压为低电平，低电平的基准电压能够使得第二电流镜支路132按照第一电流复制比值K1复制所述基准电流IREF，形成具有第一电流值C1的运放尾电流I5，第一电流值C1＝K1×IREF。
当带隙基准源电路启动时，该输出端OUT输出的基准电压为高电平，高电平的基准电压能够使得第二电流镜支路132按照第二电流复制比值K2复制所述基准电流IREF，形成具有第二电流值C2的运放尾电流I5，第二电流值C2＝K2×IREF。
该第一电流复制比值K1大于第二电流复制比值K2，从而当带隙基准源电路未启动时，能够使得尾电流输出端输出的运放尾电流I5具有较大的第一电流值C1，以提高基准源输出电路启动速度；从而当带隙基准源电路启动后，能够使得尾电流输出端输出的运放尾电流I5具有较小的第二电流值C2，以避免在带隙基准源电路在启动后的正常工作期间增加额外的功耗。
图3示出了图1和图2基础上的带隙基准源电路原理图。
从图3中可以看出，该第一电流镜支路131包括第一MOS管M1和电流源IA。第一MOS管M1的漏极连接所述电流源IA的输出端，该电流源IA的输入端连接工作电源VDD。所述第一MOS管M1的漏极与第一MOS管M1的栅极相连，所述第一MOS管M1的源极接地GND；所述基准电流IREF流经所述电流源IA。
所述第二电流镜支路132包括第二MOS管M2，所述第二MOS管M2的漏极连接所述运算放大电路120的尾电流输出端，所述第二MOS管M2的栅极与所述第一MOS管M1的栅极相连，所述第二MOS管M2的源极接地GND。
所述运放尾电流调节电路140包括第三MOS管M3和第四MOS管M4，所述第三MOS管M3的栅极连接所述第一MOS管M1漏极，所述第三MOS管M3的源极接地GND；所述第四MOS管M4的源极和漏极分别连在所述第三MOS管M3的栅极和漏极，所述第四MOS管M4的栅极连接所述带隙基准源电路的输出端OUT。
所述第四MOS管M4的源极和漏极的通断，控制所述第三MOS管M3是否接入所述第一电流镜支路中。
所述第三MOS管M3是否接入所述第一电流镜支路决定所述电流复制比值为第一电流复制比值K1还是为第二电流复制比值K2。
当所述输出端OUT输出的基准电压为高电平时，所述第四MOS管M4的源极和漏极导通，使得所述第三MOS管M3的导电沟道接入所述第一电流镜支路131中，使得所述第一电流镜支路131具有第一导电沟道长宽比，使得上述电流复制比值为第一电流复制比值K1。
所述输出端OUT输出的基准电压为低电平时，所述第四MOS管M4的源极和漏极不导通，所述第三MOS管M3的导电沟道不接入所述第一电流镜支路131中，使得所述第一电流镜支路131具有第二导电沟道长宽比，使得上述电流复制比值为第二电流复制比值K2。所述第一导电沟道长宽比大于所述第二导电沟道长宽比。
所述第一导电沟道长宽比为所述第一MOS管M1的导电沟道的宽长比与所述第三MOS管M3的导电沟道的宽长比之和；所述第二导电沟道长宽比为所述第一MOS管M1的导电沟道的宽长比。
可选地，所述第二MOS管M2的导电沟道的宽长比大于所述第一MOS管M1的导电沟道的宽长比。所述第一MOS管M1的导电沟道的宽长比与所述第三MOS管M3的导电沟道的宽长比之和，等于所述第二MOS管M2的导电沟道的宽长比。
继续参照图3，所述运算放大电路120包括：第五MOS管M5、第六MOS管M6、第七MOS管M7和第八MOS管M8。
所述第五MOS管M5和所述第七MOS管M7串联形成第一差分放大支路，第一控制电压A通过控制所述第七MOS管M7的通断以控制所述第一差分放大支路是否导通。
所述第五MOS管M5与所述第七MOS管M7相连节点连接所述基准源输出电路的偏置端PB，用于给所述偏置端PB提供偏置电压。
所述第六MOS管M6和所述第八MOS管M8串联形成第二差分放大支路，第二控制电压B通过控制所述第六MOS管M6的通断以控制所述第二差分放大支路是否导通。
所述第六MOS管M6和所述第八MOS管M8的相连节点连接与所述第八MOS管M8的栅极和所述第五MOS管M5的栅极。
所述第六MOS管M6的电流输出电极和所述第七MOS管M7的电流输出电极相连，作为所述尾电流输出端。
继续参照图3，所述基准源输出电路110包括：第一电流路径111、第二电流路径112和第三电流路径113。
所述第一电流路径111、第二电流路径112和第三电流路径113的控制端均连接所述偏置端PB，偏置端PB的偏置电压用于控制所述第一电流路径、第二电流路径和第三电流路径的导通。
第一三极管Q1的发射极与所述第一电流路径111的输出端相连，形成第一节点，所述第一节点的电压为第一控制电压A。
第二三极管Q2的发射极通过第一电阻R1与所述第二电流路径112的输出端相连，形成第二节点，所述第二节点B与地端之间连接第二电阻R2，所述第二节点的电压为第二控制电压B。
所述第一三极管Q1的基极与所述第二三极管Q2的基极相连并接地。
第三电阻R3的一端与所述第三电流路径113的输出端相连形成所述带隙基准源电路的输出端OUT，所述第三电阻R3的另一端接地。
其中，所述第一电流路径111包括第九MOS管M9，该第九MOS管M9的源极为所述第一电流路径111的输入端，连接工作电源VDD，该第九MOS管M9的漏极为该第一电流路径111的输出端，该第九MOS管M9的栅极为第一电流路径111的控制端，连接基准源输出电路110的偏置端PB。
其中，所述第二电流路径112包括第十MOS管M10，该第十MOS管M10的源极为所述第二电流路径112的输入端，连接工作电源VDD，该第十MOS管M10的漏极为该第二电流路径112的输出端，该第十MOS管M10的栅极为第二电流路径112的控制端，连接基准源输出电路110的偏置端PB。
其中，所述第三电流路径113包括第十一MOS管M11，该第十一MOS管M11的源极为所述第三电流路径113的输入端，连接工作电源VDD，该第十一MOS管M11的漏极为该第三电流路径113的输出端，该第十一MOS管M11的栅极为第三电流路径113的控制端，连接基准源输出电路110的偏置端PB。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (8)

1.一种带隙基准源电路，其特征在于，所述带隙基准源电路包括：
基准源输出电路，所述基准源输出电路包括偏置端PB和输出端OUT，所述输出端OUT用于输出基准电压；
运算放大电路，所述运算放大电路连接所述基准源输出电路的偏置端PB，用于给所述偏置端PB提供偏置电压，所述偏置电压用于控制所述基准源输出电路的启动；
电流镜电路，所述电流镜电路连接所述运算放大电路的尾电流输出端，所述尾电流输出端能够输出运放尾电流I5；
运放尾电流调节电路，所述运放尾电流调节电路连接在所述带隙基准源电路的输出端OUT与所述电流镜电路之间，用于根据所述输出端OUT输出的基准电压的大小，调节所述运放尾电流I5的大小；
所述电流镜电路包括第一电流镜支路和第二电流镜支路；
所述第一电流镜支路上用于形成基准电流IREF；
所述第二电流镜支路用于按照电流复制比值复制所述基准电流IREF，形成所述运放尾电流I5；
所述运放尾电流调节电路用于根据所述输出端OUT输出的基准电压的大小，控制所述电流复制比值，从而调节所述运放尾电流的大小。
2.如权利要求1所述的带隙基准源电路，其特征在于，
所述第一电流镜支路包括第一MOS管M1和电流源IA，所述第一MOS管M1的漏极连接所述电流源IA的输出端，所述第一MOS管M1的漏极与第一MOS管M1的栅极相连，所述第一MOS管M1的源极接地；所述基准电流IREF流经所述电流源IA；
所述第二电流镜支路包括第二MOS管M2，所述第二MOS管M2的漏极连接所述运算放大电路的尾电流输出端，所述第二MOS管M2的栅极与所述第一MOS管M1的栅极相连，所述第二MOS管M2的源极接地；
所述运放尾电流调节电路包括第三MOS管M3和第四MOS管M4，所述第三MOS管M3的栅极连接所述第一MOS管M1漏极，所述第三MOS管M3的源极接地；所述第四MOS管M4的源极和漏极分别连在所述第三MOS管M3的栅极和漏极，所述第四MOS管M4的栅极连接所述带隙基准源电路的输出端OUT；
所述第四MOS管M4的源极和漏极的通断，控制所述第三MOS管M3是否接入所述第一电流镜支路中。
3.如权利要求2所述的带隙基准源电路，其特征在于，所述输出端OUT输出的基准电压为高电平时，所述第四MOS管M4的源极和漏极导通，使得所述第三MOS管M3的导电沟道接入所述第一电流镜支路中，使得所述第一电流镜支路具有第一导电沟道长宽比；
所述输出端OUT输出的基准电压为低电平时，所述第四MOS管M4的源极和漏极不导通，所述第三MOS管M3的导电沟道不接入所述第一电流镜支路中，使得所述第一电流镜支路具有第二导电沟道长宽比；
所述第一导电沟道长宽比大于所述第二导电沟道长宽比。
4.如权利要求3所述的带隙基准源电路，其特征在于，所述第一导电沟道长宽比为所述第一MOS管M1的导电沟道的宽长比与所述第三MOS管M3的导电沟道的宽长比之和；
所述第二导电沟道长宽比为所述第一MOS管M1的导电沟道的宽长比。
5.如权利要求2至4任一项权利要求所述的带隙基准源电路，其特征在于，所述第二MOS管M2的导电沟道的宽长比大于所述第一MOS管M1的导电沟道的宽长比。
6.如权利要求2至4任一项权利要求所述的带隙基准源电路，其特征在于，所述第一MOS管M1的导电沟道的宽长比与所述第三MOS管M3的导电沟道的宽长比之和，等于所述第二MOS管M2的导电沟道的宽长比。
7.如权利要求1所述的带隙基准源电路，其特征在于，所述运算放大电路包括：第五MOS管M5、第六MOS管M6、第七MOS管M7和第八MOS管M8；
所述第五MOS管M5和所述第七MOS管M7串联形成第一差分放大支路，第一控制电压A通过控制所述第七MOS管M7的通断以控制所述第一差分放大支路是否导通；
所述第五MOS管M5与所述第七MOS管M7相连节点连接所述基准源输出电路的偏置端PB，用于给所述偏置端PB提供偏置电压；
所述第六MOS管M6和所述第八MOS管M8串联形成第二差分放大支路，第二控制电压B通过控制所述第六MOS管M6的通断以控制所述第二差分放大支路是否导通；
所述第六MOS管M6和所述第八MOS管M8的相连节点连接与所述第八MOS管M8的栅极和所述第五MOS管M5的栅极；
所述第六MOS管M6的电流输出电极和所述第七MOS管M7的电流输出电极相连，作为所述尾电流输出端。
8.如权利要求1所述的带隙基准源电路，其特征在于，
所述基准源输出电路包括：第一电流路径、第二电流路径和第三电流路径，
所述第一电流路径、第二电流路径和第三电流路径的控制端均连接所述偏置端PB，所述偏置电压用于控制所述第一电流路径、第二电流路径和第三电流路径的导通；
第一三极管Q1的发射极与所述第一电流路径的输出端相连，形成第一节点，所述第一节点的电压为第一控制电压A；
第二三极管Q2的发射极通过第一电阻R1与所述第二电流路径的输出端相连，形成第二节点，所述第二节点B与地端之间连接第二电阻R2，所述第二节点的电压为第二控制电压B；
所述第一三极管Q1的基极与所述第二三极管Q2的基极相连并接地；
第三电阻R3的一端与所述第三电流路径的输出端相连形成所述带隙基准源电路的输出端OUT，所述第三电阻R3的另一端接地。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114564069A (zh) * 2022-03-11 2022-05-31 北京国科天迅科技有限公司 基准电流产生电路和电流模式逻辑电路
CN117277973B (zh) * 2023-11-22 2024-05-24 厦门科塔电子有限公司 一种负反馈放大器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106647914A (zh) * 2017-02-08 2017-05-10 上海华虹宏力半导体制造有限公司 线性稳压器
CN107153440A (zh) * 2017-05-27 2017-09-12 上海华虹宏力半导体制造有限公司 带隙基准源的启动电路
CN108073218A (zh) * 2016-11-08 2018-05-25 中芯国际集成电路制造(上海)有限公司 运算放大器电路及带隙基准源
CN112034924A (zh) * 2020-08-10 2020-12-04 唯捷创芯(天津)电子技术股份有限公司 一种自适应快速响应的ldo电路及其芯片

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4327615B2 (ja) * 2004-01-26 2009-09-09 Ｎｅｃエレクトロニクス株式会社 演算増幅回路
JP4789136B2 (ja) * 2005-04-07 2011-10-12 ルネサスエレクトロニクス株式会社 演算増幅器
DE102010007771B4 (de) * 2010-02-12 2011-09-22 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zum Erzeugen einer krümmungskompensierten Bandabstandsreferenzspannung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108073218A (zh) * 2016-11-08 2018-05-25 中芯国际集成电路制造(上海)有限公司 运算放大器电路及带隙基准源
CN106647914A (zh) * 2017-02-08 2017-05-10 上海华虹宏力半导体制造有限公司 线性稳压器
CN107153440A (zh) * 2017-05-27 2017-09-12 上海华虹宏力半导体制造有限公司 带隙基准源的启动电路
CN112034924A (zh) * 2020-08-10 2020-12-04 唯捷创芯(天津)电子技术股份有限公司 一种自适应快速响应的ldo电路及其芯片

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