CN212032037U - 一种恒流源电路和电源 - Google Patents
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Abstract
本实用新型提供了一种恒流源电路和电源，涉及电子技术领域。所述恒流源电路包括：基准电流单元，用于产生基准电流；所述基准电流单元包括：第一晶体管、第二晶体管、第一电阻和第二电阻，所述第一电阻和所述第二电阻对所述第一晶体管的栅源电压进行分压，所述第一电阻的阻值小于所述第二电阻的阻值；所述第一晶体管的漏极与所述第二晶体管的栅极连接，所述第一晶体管的栅极与所述第二晶体管的源极之间通过所述第二电阻连接，所述第一晶体管的源极接地，所述第一电阻的一端接地，另一端与所述第二晶体管的源极连接；以及镜像单元，用于将所述基准电流单元产生的基准电流镜像输出，以降低对电源电压的要求。
Description
技术领域
本实用新型涉及电子技术领域，具体而言，涉及一种恒流源电路和电源。
背景技术
恒流源电路广泛应用在模拟电路中，恒流源电路主要有两种作用，一个作用是作为负载，因为恒流源电路的交流输出电阻大，有利于提高放大器的增益；另一个作用是提供偏置电流。在电路中，恒流源电路起了一个大电阻的作用，但不消耗过多的电压余度。但是，在一般的恒流源电路中，是无法达到理想恒流源的状态的，恒流源电路的输出电流和输出电阻会受到电源电压和负载等因素变化的影响。
现有的恒流源电路正常工作需要的电源电压是与电路元件的基本参数有关，其下限受电路拓扑和元件参数制约。而电源电压的增大会对电流源的性能产生不良影响。例如，标准威尔逊恒流源中，为了改善标准电流镜的性能，而在基准电流生成部分引入了两个MOS管来稳定电流，从而使整个电路所需的电压源的电压下限较基本电流镜就会有较大幅度的增大，而需要的电源电压过大影响恒流源电路的性能。
实用新型内容
本实用新型解决的问题是现有的恒流源电路需要的电源电压较大。
为解决上述问题，本实用新型提供一种恒流源电路，包括：
基准电流单元，用于产生基准电流；
所述基准电流单元包括：第一晶体管、第二晶体管、第一电阻和第二电阻，所述第一电阻和所述第二电阻对所述第一晶体管的栅源电压进行分压，所述第一电阻的阻值小于所述第二电阻的阻值；
所述第一晶体管的漏极与所述第二晶体管的栅极连接，所述第一晶体管的栅极与所述第二晶体管的源极之间通过所述第二电阻连接，所述第一晶体管的源极接地，所述第一电阻的一端接地，另一端与所述第二晶体管的源极连接；以及
镜像单元，用于将所述基准电流单元产生的基准电流镜像输出。
由于电源电压受第一晶体管的栅源电压和第二晶体管的漏源电压的影响，本公开通过所述第一电阻和所述第二电阻对所述第一晶体管的栅源电压进行分压，并且所述第一电阻的阻值小于所述第二电阻的阻值，以减小第一电阻的电压值。通过将第二晶体管的源极连接在所述第一电阻和第二电阻之间，所述第一电阻与所述第二晶体管组成串联电路，通过减小第一电阻的电压，从而降低了对电源电压的要求。
可选地，所述镜像单元包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；
所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的源极共同连接电源电压，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的栅极共同连接在一起，所述第三晶体管的漏极连接输出端，所述第四晶体管的漏极与所述第一晶体管的漏极连接；所述第五晶体管的漏极与所述第二晶体管的漏极连接，所述第五晶体管的栅极与漏极连接，所述第六晶体管的漏极与所述第一晶体管的栅极连接。
可选地，所述第二电阻和所述第一电阻的阻值比值范围为1/1～10/1。
可选地，所述恒流源电路正常工作的最低的电源电压大于1.84V。
可选地，所述第一晶体管的沟道宽长比小于所述第二晶体管的沟道宽长比。
可选地，所述第一晶体管和第二晶体管的极性相同，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的极性相同，所述第一晶体管和所述第三晶体管的极性相反。
可选地，所述恒流源电路包括启动电路，以启动所述基准电流单元、所述镜像单元正常工作。
可选地，所述镜像单元还包括第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的漏极与电源电压连接，所述第七晶体管的栅极与所述第三晶体管的栅极连接，所述第八晶体管的栅极与所述第九晶体管的栅极连接，所述第八晶体管的漏极与所述第二晶体管的源极、所述第一电阻的一端共同连接，所述第八晶体管的源极和所述第九晶体管的源极都接地，所述第九晶体管的栅漏极连接，所述第七晶体管的漏极与所述第九晶体管的漏极连接。
可选地，所述恒流源电路还包括：第三对称晶体管、第四对称晶体管、第五对称晶体管、第六对称晶体管和第三电阻，所述第三晶体管的漏极与所述第三对称晶体管的源极连接，所述第三对称晶体管的漏极连接输出端；所述第四晶体管的漏极与所述第四对称晶体管的源极连接，所述第五晶体管的漏极与所述第五对称晶体管的源极连接，所述第六晶体管的漏极与所述第六对称晶体管的源极连接，所述第三对称晶体管、第四对称晶体管、第五对称晶体管和第六对称晶体管的栅极共同连接；
所述第五晶体管的栅极与所述第五对称晶体管的漏极连接，并通过所述第三电阻与第二晶体管的漏极连接；所述第六对称晶体管的漏极与第一晶体管的栅极、第二电阻的一端共同连接；所述第四对称晶体管的漏极与所述第一晶体管的漏极、所述第二晶体管的栅极连接。
本实用新型还公开了一种电源，包括上述所述的恒流源电路。
本实用新型的电源与恒流源电路对于现有技术所具有的有益效果相同，在此不再赘述。
附图说明
图1为示例性的威尔逊恒流源电路结构示意图；
图2为与图1对应的VDD-Id的伏安特性曲线示意图；
图3为本实用新型实施例的恒流源的电路结构示意图；
图4为与图3对应的VDD-Id的伏安特性曲线示意图；
图5为本实用新型另一实施例的恒流源的电路结构示意图；
图6为本实用新型又一实施例恒流源电路的电路结构示意图。
具体实施方式
现有技术公开了一种恒流源电路，图1为示例性的威尔逊恒流源电路结构示意图，具体的电路连接如图1所示，恒流源电路由PMOS管、NMOS管和电阻组成，PMOS管包括PM0′～PM2′，PM0′、PM1′和PM2′的源极都与电源电压VDD连接，PM0′、PM1′和PM2′栅极连接在一起，PM2′的栅漏极相连，PM0′的漏极接输出端。NMOS管包括NM1′～NM2′，NM1′的栅极与NM2′的源极连接，NM1′的源极接地，NM1′的漏极与NM2′的栅极连接，并共同与PM1′的漏极连接，电阻R1′的一端与NM1′的栅极、NM2′的源极连接，R1′的另一端接地，NM2′的漏极与PM0′的栅极、PM2′的漏极连接。
NM1′、NM2′以及R1′形成一个负反馈结构，用来稳定电流，PM0′、PM1′和PM2′用于产生镜像电流。通过NM1′和R1′支路的电流经过NM2′流入PM2′，以流过PM2′的电流为基准电流，将PM2′的电流镜像到PM1′，经过PM1′的电流流入NM1′，从而反过来使得NM1′正常工作，PM2′的电流镜像到PM0′，最后通过PM0′的漏极输出电流，从而得到输出电流Io满足公式：Io＝n*Vgs.NM1′/R1′，其中Io为输出电流，NM1′的栅源电压为Vgs.NM1，n为所述PM0′的沟道宽长比与PM2′的沟道宽长比的比值，R1′为电阻阻值。
PM2′的栅漏连接在一起，使得PM2′的栅源电压Vgs.PM2和漏源电压Vds.PM2相等，即Vgs.PM2′＝Vds.PM2′，所以PM2′是工作在饱和区，PM0′、PM1′的电流以PM2′的电流为基准电流，镜像于PM2′，所以PM0′、PM1′也是工作在饱和区。同时，NM1′、NM2′都应当工作在饱和区。从而，在电流源电路的工作状态下，所有场效应晶体管均工作在饱和区。
为了使电路正常工作，即都工作在饱和区，则电源电压需要满足下面的条件：
VDD＞Vgs.NM1′+Vds.NM2′+Vgs.PM2′ (式1)
其中，VDD为电源电压，Vgs.NM1′为NM1′的栅源电压，Vds.NM2′为NM2′的漏源电压，Vgs.PM2′为PM2′的栅源电压。
通过上述的威尔逊恒流源电路图，对应得到如图2所示的VDD-Id的伏安特性曲线图，其中横坐标VDD代表电源电压值，纵坐标Id代表输出电流值，当VDD的电压值落在1.9～2.8V范围时，NM1′工作在线性区，对应的电流值范围为0～10uA；当VDD的电压值大于2.8V时，NM1′工作在饱和区，对应的输出电流值为10uA；当NM1′处于饱和区时，NM1′才能正常工作，则此时电源电压的值需要大于2.8V。
为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。
本实用新型公开了一种恒流源电路，所述恒流源电路包括基准电流单元和镜像单元，所述基准电流单元用于产生基准电流，所述镜像单元用于将所述分压单元产生的稳定电流镜像输出。所述基准电流单元包括：第一晶体管NM1、第二晶体管NM2、第一电阻R1和第二电阻R2，所述第一电阻R1和所述第二电阻R2对所述第一晶体管NM1的栅源电压进行分压，所述第一电阻R1的阻值小于所述第二电阻R2的阻值；所述第一晶体管NM1的漏极与所述第二晶体管NM2的栅极连接，所述第一晶体管NM1的栅极与所述第二晶体管NM2的源极之间通过所述第二电阻R2连接，所述第一晶体管NM1的源极接地，所述第一电阻R1的一端接地，另一端与所述第二晶体管NM2的源极连接。
由于电源电压受第一晶体管的栅源电压和第二晶体管的漏源电压的影响，本公开通过所述第一电阻和所述第二电阻对所述第一晶体管的栅源电压进行分压，并且所述第一电阻的阻值小于所述第二电阻的阻值，以减小第一电阻的电压值。通过将第二晶体管的源极连接在所述第一电阻和第二电阻之间，所述第一电阻与所述第二晶体管组成串联电路，通过减小第一电阻的电压，从而降低了对电源电压的要求。
具体地，所述镜像单元包括第三晶体管PM0、第四晶体管PM1、第五晶体管PM2和第六晶体管PM3，所述第三晶体管PM0、第四晶体管PM1、第五晶体管PM2和第六晶体管PM3的源极共同连接电源电压，所述第三晶体管PM0、第四晶体管PM1、第五晶体管PM2和第六晶体管PM3的栅极共同连接在一起，所述第三晶体管PM0的漏极连接输出端，所述第四晶体管PM1的漏极与所述第一晶体管NM1的漏极连接；所述第五晶体管PM2的漏极与所述第二晶体管NM2的漏极连接，所述第五晶体管PM2的栅极与漏极连接，所述第六晶体管PM3的漏极与所述第一晶体管NM1的栅极连接。
其中，所述第一晶体管和第二晶体管的极性相同，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的极性相同，所述第一晶体管和所述第三晶体管的极性相反。例如，第一晶体管和第二晶体管都是NMOS管，所述第三晶体管、第四晶体管、第五晶体管和第六晶体管都是PMOS管，由于PMOS和NMOS的对偶性，电路中的PMOS和NMOS可以互换。
更具体地，图3为本实用新型实施例的恒流源的电路结构图，如图3所示，其中，第一晶体管、第二晶体管分别对应NM1～NM2，第三晶体管～第六晶体管分别对应PM0～PM3。本实用新型公开了一种恒流源电路，包括PMOS管PM0～PM3、NMOS管NM1～NM2和电阻R1～R2，具体地电路连接为：所述NM1的栅极与所述R2的一端连接，所述R2的另一端与所述NM2的源极连接，所述R2和所述NM2的源极共同连接至所述R1的一端，所述R1的另一端接地，所述NM1的漏极与所述NM2的栅极连接，所述NM1的源极接地；所述PM0、PM1、PM2和PM3的源极连接同一电源电压，所述PM0、PM1、PM2、PM3的栅极连接在一起，PM0的漏极接输出端，所述NM1的漏极和所述NM2的栅极共同连接至所述PM1的漏极，所述NM1的栅极与所述R2的一端共同连接至PM3的漏极；所述NM2的漏极与所述PM2的漏极连接。其中，需要说明的，PM0～PM2与PM0′～PM2′，NM1′～NM2′与NM1～NM2，R1′与R1，可以是一样的，也可以略有调整。
NM1、R1、R2形成电路的基准电路，并且在NM2的参与下形成一个负反馈环路，用以稳定电流。通常情况下，R1、R2中流动的电流应当是稳定的，若电源的电压升高或其他原因导致支路的电流增大，则R1，R2上的压降将升高，从而导致Vgs.NM1的电压升高，进而NM1的漏极电压，即NM2的栅极电压下降；R1的电压升高，即NM2的源极电压升高；以上两点将导致NM2的栅源驱动电压Vgs.NM2下降，致使其输出电流下降，即PM2的电流下降；因PM1和PM3是镜像PM2的电流，因此该两路电流也会跟随下降，从而抑制了电流的增加。反之亦然，若电源电压下降导致支路电流下降，该结构同样会抑制电流的下降,从而达到稳定电流的目的。
PM0、PM1、PM2和PM3用于镜像电流，以PM2为基准电路，PM3、PM1和PM0都是PM2的镜像电流。得到的输出电流Io满足公式：Io＝n*Vgs.NM1/(R1+R2)，其中，Vgs.NM1为NM1的栅源电压，R1、R2为电阻值，n为所述PM0的沟道宽长比和PM3的沟道宽长比的比值。
对于PM1至PM4，由于PM2的栅极和漏极连接在一起，Vgs.PM2＝Vds.PM2，所以PM2的工作状态是在饱和区，由于PM1、PM2、PM3的栅极都是连接在一起，PM1、PM2、PM3的源极都连接电源电压VDD，形成电流镜产生镜像电流，PM1、PM2和PM3均满足VDS都小于VGS，所以PM0、PM1和PM3都工作在饱和区的状态。同时，NM1、NM2都应当工作在饱和区。
为了使所有的PMOS管、NMOS管处在正常的工作状态，即都工作在饱和区，则电源电压需要满足：
VDD＞VR1+Vds.NM2+Vgs.PM2 (式2)
其中，VDD为电源电压，VR1为R1两端的电压，Vds.NM2为NM2的漏源电压，Vgs.PM2为PM2的栅源电压。
将式2与现有技术的式1相比，改进前电源电压要满足式1，改进后的电源电压要满足式2，将式1和式2相减：
ΔVDD＝Vgs.NM1-VR1； (式3)
本公开电路正常工作所需要的电源电压要比现有技术中的电源电压低Vgs.NM1-VR1，其中Vgs.NM1为了使NM1导通至少应当大于NM1管的阈值电压，而VR1是R1两端的电压，可以通过调整R1和R2的比值来调节，由于R1和R2串联共同分担Vgs.NM1,所以只要控制R1小于R2就可以使VR1变得很小，从而使式3的左边变成一个相当可观的数值。也就是说，改进后的恒流源电路对电源电压的要求减小了。
从另一个角度来理解本实用新型的技术思路，参考图1，现有威尔逊电流源的NM1′和NM2′与R1′共同组成了负反馈的电路部分，让整个电路工作得更加稳定，但是这样一来，在NM1′、NM2′、PM1′压降通路上对电源电压提升了至少一个NM2′阈值电压的要求。所以，本公开的有益效果从这个角度理解，相当于NM2通过一个R2的反向压降将引入NM2进行负反馈时提升的Vgs.NM2通过R2的逆向压降给“还”了回去，从而降低了电源电压的要求。
为了更好的理解本公开，结合附图4，如图4为本实用新型的恒流源电路对应得到的VDD-Id的伏安特性曲线图，其中横坐标VDD代表电源电压值，纵坐标Id代表输出电流值，在相同的电路工艺与环境下，当VDD的电压值在1.4～1.84V时，NM1工作在线性区，对应的电流值范围为(0～10uA)；当VDD的电压值大于1.84V时，NN1工作在饱和区，对应的电流值为10uA；当NM1处于饱和区时，NM1才能正常工作，则此时电源电压的值需要大于1.84V，相比于现有技术降低了接近1V的电源电压。
更具体地，对于R1和R2值的选择，R2/R1的比值落在1/1～10/1的范围对于本公开来说效果较好,当R2/R1的值越大，R1上的压降越低，即需要的工作电源电压也就越低，所以在选择的时候一般会选择R2/R1的比值会比较大，但是R2/R1的值也不能无限大，因为当R2/R1的值大到一定程度时，需要的工作电压也不会减少得多了，即电源电压获得的益处随比值的增加边际效益递减，即使R2/R1的比值再大，工作的电源电压改变也只是很小，相反，还会带来其他的不良影响，这样不利于电路的设计。其次，R2/R1的值不能太大同时考虑到工艺带来的影响，在工艺上，比值悬殊的两个电阻容易将电路制备工艺的工艺误差放大，导致电路输出误差增加，即R1和R2的电阻的差距太大会导致整个电路的稳定性不好，输出电路一致性不好。因此，在考虑到与工作电压的关系以及工艺方面的影响，R2/R1的比值例如为4/1、6/1、8/1的值是效果是比较好的，当R2/R1的比值为4/1时，R1上的压降低，此时工作需要的电源电压也比较低，R1和R2电阻的差值也不是很大，这样既可以使得工作的电源电压较小，同时又保证了整个电路的稳定性；当R2/R1的比值为8/1时，R1上的压降更低了，此时工作需要的电源电压也非常低。
其中，所述第一晶体管NM1的沟道宽长比小于所述第二晶体管NM2的沟道宽长比。可选地，NM1的沟道宽长分别为W＝5u,L＝8u,,NM 2的沟道宽长分别为W＝5u,L＝1.2u。
所述恒流源电路还包括启动电路，以启动所述基准电流单元、所述镜像单元正常工作。该电路未提及启动电路的设计，但实际工作中要添加的启动电路。
图5为本实用新型另一实施例的恒流源电路结构图，如图5所示，本实用新型还公开了一种恒流源的另外一实施例，其中，第一晶体管、第二晶体管分别对应NM1～NM2，第三晶体管～第六晶体管分别对应PM0～PM3，第七晶体管对应PM4,第八晶体管和第九晶体管分别对应NM3和NM4。具体地，所述恒流源包括PMOS管PM0～PM4，NMOS管NM1～NM4以及电阻R1～R2，具体的电路连接关系为：所述PM0、PM1、PM2、PM3和PM4的源极连接同一电源电压，所述PM0、PM1、PM2、PM3和PM4的栅极连接在一起，PM0的漏极连接输出端。所述NM1的栅极与所述R2的一端连接，所述R2的另一端与所述NM3的漏极、NM2的源极共同连接，所述R2的一端、NM3的漏极以及所述NM2的源极共同连接至所述R1的一端，所述NM1的漏极与所述NM2的栅极连接，所述NM1的源极、R1的另一端接地。所述NM3的栅极与所述NM4的栅极连接，所述NM3的源极与所述NM4的源极接地，所述NM4的栅级与所述NM4的漏极连接。所述NM1的漏极与所述NM2的栅极共同连接到所述PM1的漏极，所述NM1的栅极与所述R2的一端共同连接到所述PM3的漏极，所述NM2的漏极与所述PM2的漏极连接，所述NM4的漏极与所述PM4的漏极连接。
其中，NM1、NM2、NM3和NM4都是工作在饱和区，PM0、PM1、PM2、PM3和PM4都是工作在饱和区的状态。由于PM2的栅极和漏极连接在一起，得出Vgs.PM2＝Vds.PM2，所以PM2的工作状态是在饱和区的状态，由于PM1、PM2、PM3、PM4的栅极都是连接在一起，PM1、PM2、PM3、PM4的源极都连接电源电压VDD，产生镜像电流，PM1、PM2、PM3和PM4的VDS都小于VGS，所以PM1、PM2、PM3和PM4都工作在饱和区的状态。恒流源电路经过NM2，进入到PM2，而PM4镜像于PM2，产生的电流经过NM4，NM4镜像于NM3，从而流过R1的电流和流过R2的电流相等。由于NM4的栅极和漏极连接在一起，Vgs.NM2＝Vds.NM2，NM4工作在饱和状态，而NM3的VDS大于VGS，所以NM3也是工作在饱和状态。最后得出的电源电压满足VDD＞VR1+Vds.NM2+Vgs.PM2。
本实用新型的技术方案相对于现有技术，经过将本实用新型的VDD与现有技术所使用的VDD进行对比，得到ΔVDD＝Vgs.NM1-VR1，可知该电路对电源电压的要求减小了。另外，本电路中NM2的电流值完全流过NM3，所以R2中的电流与R1中的电流也完全一致，这种电路的设计更为规整，有助于后期电路调整与规划。
本实施例的第一晶体管、第二晶体管分别对应NM1、NM2，第三晶体管～第六晶体管分别对应PM0～PM3，第三对称晶体管～第六对称晶体管分别对应PM0C～PM3C，图6为本实用新型又一实施例恒流源电路的电路结构示意图，如图6所示，具体地电路连接为：所述NM1的栅极与所述R2的一端连接，所述R2的另一端与所述NM2的源极连接，所述R2和所述NM2的源极共同连接至所述R1的一端，所述R1的另一端接地，所述NM1的漏极与所述NM2的栅极连接，所述NM1的源极接地；所述PM0、PM1、PM2和PM3的源极连接同一电源电压，所述PM0、PM1、PM2、PM3的栅极连接在一起，PM0的漏极与PM0C的源极连接，PM0C的漏极接输出端；PM0C、PM1C、PM2C、PM3C的栅极连接在一起，PM1C的源极与PM1的漏极连接，PM3C的源极与PM3的漏极连接，PM2C的源极与PM2的漏极连接；PM0、PM1、PM2和PM3的栅极连接到PM2C的漏极，PM2C的漏极一端与R3的一端连接，另一端与NM2的漏极连接，所述NM1的漏极和所述NM2的栅极共同连接至所述PM1C的漏极，所述NM1的栅极与所述R2的一端共同连接至PM3C的漏极。本实用新型还公开了以第一实施例的PMOS管层叠形成的cascode结构，以增大输出电阻，减少输出电压的变化对电流的影响。
本实用新型还公开了一种电源，包括上述所述的恒流源电路。
本实用新型的电源与恒流源电路对于现有技术所具有的有益效果相同，在此不再赘述。
虽然本公开披露如上，但本公开的保护范围并非仅限于此。本领域技术人员在不脱离本公开的精神和范围的前提下，可进行各种变更与修改，这些变更与修改均将落入本实用新型的保护范围。
Claims (10)
1.一种恒流源电路，其特征在于，包括：
基准电流单元(100)，用于产生基准电流；
所述基准电流单元(100)包括：第一晶体管(NM1)、第二晶体管(NM2)、第一电阻(R1)和第二电阻(R2)，所述第一电阻(R1)和所述第二电阻(R2)对所述第一晶体管(NM1)的栅源电压进行分压，所述第一电阻(R1)的阻值小于所述第二电阻(R2)的阻值；
所述第一晶体管(NM1)的漏极与所述第二晶体管(NM2)的栅极连接，所述第一晶体管(NM1)的栅极与所述第二晶体管(NM2)的源极之间通过所述第二电阻(R2)连接，所述第一晶体管(NM1)的源极接地，所述第一电阻(R1)的一端接地，另一端与所述第二晶体管(NM2)的源极连接；以及
镜像单元(200)，用于将所述基准电流单元(100)产生的基准电流镜像输出。
2.根据权利要求1所述的恒流源电路，其特征在于，所述镜像单元包括第三晶体管(PM0)、第四晶体管(PM1)、第五晶体管(PM2)和第六晶体管(PM3)；
所述第三晶体管(PM0)、第四晶体管(PM1)、第五晶体管(PM2)和第六晶体管(PM3)的源极共同连接电源电压，所述第三晶体管(PM0)、第四晶体管(PM1)、第五晶体管(PM2)和第六晶体管(PM3)的栅极共同连接在一起，所述第三晶体管(PM0)的漏极连接输出端，所述第四晶体管(PM1)的漏极与所述第一晶体管(NM1)的漏极连接；所述第五晶体管(PM2)的漏极与所述第二晶体管(NM2)的漏极连接，所述第五晶体管(PM2)的栅极与漏极连接，所述第六晶体管(PM3)的漏极与所述第一晶体管(NM1)的栅极连接。
3.根据权利要求1所述的恒流源电路，其特征在于，所述第二电阻(R2)和所述第一电阻(R1)的阻值比值范围为1/1～10/1。
4.根据权利要求1所述的恒流源电路，其特征在于，所述恒流源电路正常工作的最低的电源电压大于1.84V。
5.根据权利要求1所述的恒流源电路，其特征在于，所述第一晶体管(NM1)的沟道宽长比小于所述第二晶体管(NM2)的沟道宽长比。
6.根据权利要求2所述的恒流源电路，其特征在于，所述第一晶体管(NM1)和第二晶体管(NM2)的极性相同，所述第三晶体管(PM0)、第四晶体管(PM1)、第五晶体管(PM2)和第六晶体管(PM3)的极性相同，所述第一晶体管(NM1)和所述第三晶体管(PM0)的极性相反。
7.根据权利要求1所述的恒流源电路，其特征在于，所述恒流源电路包括启动电路，以启动所述基准电流单元(100)、所述镜像单元(200)正常工作。
8.根据权利要求2所述的恒流源电路，其特征在于，所述镜像单元还包括第七晶体管(PM4)、第八晶体管(NM3)和第九晶体管(NM4)，所述第七晶体管(PM4)的漏极与电源电压连接，所述第七晶体管(PM4)的栅极与所述第三晶体管(PM0)的栅极连接，所述第八晶体管(NM3)的栅极与所述第九晶体管(NM4)的栅极连接，所述第八晶体管(NM3)的漏极与所述第二晶体管(NM2)的源极、所述第一电阻(R1)的一端共同连接，所述第八晶体管(NM3)的源极和所述第九晶体管(NM4)的源极都接地，所述第九晶体管(NM4)的栅漏极连接，所述第七晶体管(PM4)的漏极与所述第九晶体管(NM4)的漏极连接。
9.根据权利要求2所述的恒流源电路，其特征在于，所述恒流源电路还包括：第三对称晶体管(PM0C)、第四对称晶体管(PM1C)、第五对称晶体管(PM2C)、第六对称晶体管(PM3C)和第三电阻(R3)，所述第三晶体管(PM0)的漏极与所述第三对称晶体管(PM0C)的源极连接，所述第三对称晶体管(PM0C)的漏极连接输出端；所述第四晶体管(PM1)的漏极与所述第四对称晶体管(PM1C)的源极连接，所述第五晶体管(PM2)的漏极与所述第五对称晶体管(PM2C)的源极连接，所述第六晶体管(PM3)的漏极与所述第六对称晶体管(PM3C)的源极连接，所述第三对称晶体管(PM0C)、第四对称晶体管(PM1C)、第五对称晶体管(PM2C)和第六对称晶体管(PM3C)的栅极共同连接；
所述第五晶体管(PM2)的栅极与所述第五对称晶体管(PM2C)的漏极连接，并通过所述第三电阻(R3)与第二晶体管(NM2)的漏极连接；所述第六对称晶体管(PM3C)的漏极与第一晶体管(NM1)的栅极、第二电阻(R2)的一端共同连接；所述第四对称晶体管(PM1C)的漏极与所述第一晶体管(NM1)的漏极、所述第二晶体管(NM2)的栅极连接。
10.一种电源，其特征在于，包括如权利要求1-9任一项所述恒流源电路。
Priority Applications (1)
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|---|---|---|---|
| CN202021107050.7U CN212032037U (zh) | 2020-06-15 | 2020-06-15 | 一种恒流源电路和电源 |
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|---|---|---|---|
| CN202021107050.7U CN212032037U (zh) | 2020-06-15 | 2020-06-15 | 一种恒流源电路和电源 |
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| CN212032037U true CN212032037U (zh) | 2020-11-27 |
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Cited By (1)
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2020
- 2020-06-15 CN CN202021107050.7U patent/CN212032037U/zh not_active Withdrawn - After Issue
Cited By (2)
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| CN111506146A (zh) * | 2020-06-15 | 2020-08-07 | 深圳市美矽微半导体有限公司 | 一种恒流源电路和电源 |
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Address after: 518000 East, floor 4, building 4, Shenzhen Software Park, No. 2, Gaoxin Zhonger Road, Maling community, Yuehai street, Nanshan District, Shenzhen, Guangdong Patentee after: SHENZHEN MEIXI MICRO SEMICONDUCTOR CO.,LTD. Address before: 14F, xinhaofang building, 10188 Shennan Avenue, Nanshan District, Shenzhen, Guangdong 518000 Patentee before: SHENZHEN MEIXI MICRO SEMICONDUCTOR CO.,LTD. |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: A Constant Current Source Circuit and Power Supply Effective date of registration: 20230310 Granted publication date: 20201127 Pledgee: China Construction Bank Co.,Ltd. Shenzhen Branch Pledgor: SHENZHEN MEIXI MICRO SEMICONDUCTOR CO.,LTD. Registration number: Y2023980034588 |
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| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 518000 East, floor 4, building 4, Shenzhen Software Park, No. 2, Gaoxin Zhonger Road, Maling community, Yuehai street, Nanshan District, Shenzhen, Guangdong Patentee after: Shenzhen Meisi Micro Semiconductor Co.,Ltd. Address before: 518000 East, floor 4, building 4, Shenzhen Software Park, No. 2, Gaoxin Zhonger Road, Maling community, Yuehai street, Nanshan District, Shenzhen, Guangdong Patentee before: SHENZHEN MEIXI MICRO SEMICONDUCTOR CO.,LTD. |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20231227 Granted publication date: 20201127 Pledgee: China Construction Bank Co.,Ltd. Shenzhen Branch Pledgor: SHENZHEN MEIXI MICRO SEMICONDUCTOR CO.,LTD. Registration number: Y2023980034588 |
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| AV01 | Patent right actively abandoned |
Granted publication date: 20201127 Effective date of abandoning: 20241011 |