JPH0786842A - カスコード回路 - Google Patents
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- JPH0786842A JPH0786842A JP5226294A JP22629493A JPH0786842A JP H0786842 A JPH0786842 A JP H0786842A JP 5226294 A JP5226294 A JP 5226294A JP 22629493 A JP22629493 A JP 22629493A JP H0786842 A JPH0786842 A JP H0786842A
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】カスコード回路において、最低出力信号電圧が
０．５Ｖ程度まで高出力インピーダンス特性が維持で
き、さらに最低動作電源電圧が２Ｖ程度となり、且つＣ
ＭＯＳプロセスでＩＣ化に適した回路構成を得る。 【構成】入力トランジスタ１のドレイン電位を固定する
ため、ゲート接地されたトランジスタ３と、トランジス
タ４と５を用いたカレントミラー回路及び負荷用電流源
４０で増幅回路を構成する。この増幅回路からの帰還出
力を出力トランジスタ２のゲートに戻す。トランジスタ
３のゲート電位を固定するための電圧発生回路をトラン
ジスタ６と定電流源４１とで構成する。
０．５Ｖ程度まで高出力インピーダンス特性が維持で
き、さらに最低動作電源電圧が２Ｖ程度となり、且つＣ
ＭＯＳプロセスでＩＣ化に適した回路構成を得る。 【構成】入力トランジスタ１のドレイン電位を固定する
ため、ゲート接地されたトランジスタ３と、トランジス
タ４と５を用いたカレントミラー回路及び負荷用電流源
４０で増幅回路を構成する。この増幅回路からの帰還出
力を出力トランジスタ２のゲートに戻す。トランジスタ
３のゲート電位を固定するための電圧発生回路をトラン
ジスタ６と定電流源４１とで構成する。
Description
【０００１】
【産業上の利用分野】本発明はカスコード回路に係わ
り、特に低電圧動作範囲および出力信号振幅が大きくと
れるようにしたカスコード回路に関する。
り、特に低電圧動作範囲および出力信号振幅が大きくと
れるようにしたカスコード回路に関する。
【０００２】
【従来の技術】従来のこの種のカスコード回路には、レ
ギュレーテッド・カスコードとよばれる回路があり、そ
の一例が特開昭５９−１２６０３号公報に記載されてい
る。
ギュレーテッド・カスコードとよばれる回路があり、そ
の一例が特開昭５９−１２６０３号公報に記載されてい
る。
【０００３】図３を参照すると、この公報にブロック図
で例示されたカスコード回路は、出力端子および高位側
電源電位間に接続点Ａを介して直列接続されるトランジ
スタ１および２と、高位側電源電位および低位側電源電
位間に接続点Ｂを介して直列接続されるトランジスタ３
６および３７とを備え、トランジスタ１のゲート電極が
入力端子７０に、トランジスタ３６のゲート電極が接続
点Ａに、トランジスタ２のゲート電極が接続点Ｂにそれ
ぞれ接続され、トランジスタ３７のゲート電極とドレイ
ン電極間には電源ＶＧが接続されて構成されている。
で例示されたカスコード回路は、出力端子および高位側
電源電位間に接続点Ａを介して直列接続されるトランジ
スタ１および２と、高位側電源電位および低位側電源電
位間に接続点Ｂを介して直列接続されるトランジスタ３
６および３７とを備え、トランジスタ１のゲート電極が
入力端子７０に、トランジスタ３６のゲート電極が接続
点Ａに、トランジスタ２のゲート電極が接続点Ｂにそれ
ぞれ接続され、トランジスタ３７のゲート電極とドレイ
ン電極間には電源ＶＧが接続されて構成されている。
【０００４】このカスコード回路は、トランジスタ２お
よび３６からなる増幅回路によって強力な負帰還ループ
をもっているので、トランジスタ２のソース電位はトラ
ンジスタ３６のゲート・ソース間電圧、すなわちゲート
電位で固定される。
よび３６からなる増幅回路によって強力な負帰還ループ
をもっているので、トランジスタ２のソース電位はトラ
ンジスタ３６のゲート・ソース間電圧、すなわちゲート
電位で固定される。
【０００５】そのため、トランジスタ１のゲート電極に
供給される入力電圧によって決まるそのドレイン電流
は、出力端子７１の直流電位の影響をほとんど受けな
い。したがって、出力電流も一定となり、極めて高い出
力インピーダンス特性を有することになる。このことか
ら、本回路を演算増幅器の増幅段に用いれば大きな増幅
度が得られる。
供給される入力電圧によって決まるそのドレイン電流
は、出力端子７１の直流電位の影響をほとんど受けな
い。したがって、出力電流も一定となり、極めて高い出
力インピーダンス特性を有することになる。このことか
ら、本回路を演算増幅器の増幅段に用いれば大きな増幅
度が得られる。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のカスコード回路は、出力端子における動作電圧の下限
値がほぼトランジスタ３６のゲート・ソース間電圧で決
まり、その電圧は通常のＣＭＯＳ（ｃｏｍｐｌｉｍｅｎ
ｔａｒｙ ｍｅｔａｌ ｏｘｉｄ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）プロセスにいて、約１ボルトである。さら
に、動作電圧の下限値はトランジスタ３７の飽和電圧と
トランジスタ２および３６の各々のゲート・ソース間電
圧とを加えたものであり、約２．５ボルトとなる。
のカスコード回路は、出力端子における動作電圧の下限
値がほぼトランジスタ３６のゲート・ソース間電圧で決
まり、その電圧は通常のＣＭＯＳ（ｃｏｍｐｌｉｍｅｎ
ｔａｒｙ ｍｅｔａｌ ｏｘｉｄ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）プロセスにいて、約１ボルトである。さら
に、動作電圧の下限値はトランジスタ３７の飽和電圧と
トランジスタ２および３６の各々のゲート・ソース間電
圧とを加えたものであり、約２．５ボルトとなる。
【０００７】したがって、低電圧動作（例えば３ボル
ト）をさせた場合、出力端子における出力信号のダイナ
ミックレンジの範囲が狭くなり、電源電圧に対するバイ
アス点のマージンが不足するという欠点がある。
ト）をさせた場合、出力端子における出力信号のダイナ
ミックレンジの範囲が狭くなり、電源電圧に対するバイ
アス点のマージンが不足するという欠点がある。
【０００８】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ＣＭＯＳプロセスにおいて動作電圧の
下限値が低く、かつ出力信号振幅が大きくとれるカスコ
ード回路を提供することにある。
れたものであり、ＣＭＯＳプロセスにおいて動作電圧の
下限値が低く、かつ出力信号振幅が大きくとれるカスコ
ード回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のカスコード回路
は、出力端子および低位電源電位間または高位側電源電
位間に直接接続される第１および第２のトランジスタの
直列接続回路と前記第２のトランジスタのゲート電極が
接続される入力端子とを備え前記直列接続回路の直列接
続点の電位を所定の電位と比較しその結果に応答して前
記第１のトランジスタの導通を制御するカスコード回路
において、前記入力端子から供給される入力信号に応答
して前記直列接続点の電位変化がカレントミラー回路を
用いた負帰還手段により前記第１のトランジスタのゲー
ト電極に帰還されて前記出力端子から得られる出力信号
振幅の余裕度を高めるようにしたことを特徴とする。
は、出力端子および低位電源電位間または高位側電源電
位間に直接接続される第１および第２のトランジスタの
直列接続回路と前記第２のトランジスタのゲート電極が
接続される入力端子とを備え前記直列接続回路の直列接
続点の電位を所定の電位と比較しその結果に応答して前
記第１のトランジスタの導通を制御するカスコード回路
において、前記入力端子から供給される入力信号に応答
して前記直列接続点の電位変化がカレントミラー回路を
用いた負帰還手段により前記第１のトランジスタのゲー
ト電極に帰還されて前記出力端子から得られる出力信号
振幅の余裕度を高めるようにしたことを特徴とする。
【００１０】また、前記負帰還手段は、ソース電極が前
記直列接続点に接続されかつゲート接地された第３のト
ランジスタと、前記第１、第２、および第３のトランジ
スタと逆極性で、かつゲート電極が互に接続されるとと
もに一方のドレイン電極にも接続されて入力端とし他方
のドレイン電極を出力端とするトランジスタ対からなる
前記カレントミラー回路と、その負荷であって前記出力
端に接続される定電流源とを備え、前記カレントミラー
回路の前記入力端が前記第３のトランジスタのドレイン
電極に、前記出力端が前記第１のトランジスタのゲート
電極にそれぞれ接続されて構成されることを特徴とす
る。
記直列接続点に接続されかつゲート接地された第３のト
ランジスタと、前記第１、第２、および第３のトランジ
スタと逆極性で、かつゲート電極が互に接続されるとと
もに一方のドレイン電極にも接続されて入力端とし他方
のドレイン電極を出力端とするトランジスタ対からなる
前記カレントミラー回路と、その負荷であって前記出力
端に接続される定電流源とを備え、前記カレントミラー
回路の前記入力端が前記第３のトランジスタのドレイン
電極に、前記出力端が前記第１のトランジスタのゲート
電極にそれぞれ接続されて構成されることを特徴とす
る。
【００１１】
【実施例】次に本発明を図面を参照しながら説明する。
図１は第１の実施例を示す回路図である。同図を参照す
ると、この図に示したカスコード回路は、出力端子７１
および低位側電源電位ＧＮＤ間に直列接続されるトラン
ジスタ１および２の直列接続回路と、トランジスタ１の
ゲート電極が接続される入力端子７０と、ソース電極が
直列接続点Ａに接続されかつ高位側電源電位ＶＤＤおよ
び低位側電源電位ＧＮＤ間に直列接続されその直接接続
点によりゲート接地されたトランジスタ３と、トランジ
スタ１、２、および３と逆極性の関係にあるトランジス
タ４および５からなり高位側電源ＶＤＤから電流が供給
されるカレントミラー回路と、そのトランジスタ５の負
荷であって低位側電源電位ＧＮＤに接続される定電流源
４０とを備え、カレントミラー回路の入力端Ｂがトラン
ジスタ３のドレイン電極に、出力端Ｃがトランジスタ２
のゲート電極にそれぞれ接続されて構成される。
図１は第１の実施例を示す回路図である。同図を参照す
ると、この図に示したカスコード回路は、出力端子７１
および低位側電源電位ＧＮＤ間に直列接続されるトラン
ジスタ１および２の直列接続回路と、トランジスタ１の
ゲート電極が接続される入力端子７０と、ソース電極が
直列接続点Ａに接続されかつ高位側電源電位ＶＤＤおよ
び低位側電源電位ＧＮＤ間に直列接続されその直接接続
点によりゲート接地されたトランジスタ３と、トランジ
スタ１、２、および３と逆極性の関係にあるトランジス
タ４および５からなり高位側電源ＶＤＤから電流が供給
されるカレントミラー回路と、そのトランジスタ５の負
荷であって低位側電源電位ＧＮＤに接続される定電流源
４０とを備え、カレントミラー回路の入力端Ｂがトラン
ジスタ３のドレイン電極に、出力端Ｃがトランジスタ２
のゲート電極にそれぞれ接続されて構成される。
【００１２】上述した構成によるカスコード回路はトラ
ンジスタ３→４→５→２→３と経由する利得段１段の負
帰還ループをもっている。このため、トランジスタ１の
ドレイン電位は強固に固定されることになる。従って電
圧入力端子７０に供給される電圧によって定まるトラン
ジスタ１のドレイン電流は、電流出力端子７１の直流電
位の影響ほ殆ど受けない。このためこのカスコード回路
の出力インピーダンスは非常に高くなる。
ンジスタ３→４→５→２→３と経由する利得段１段の負
帰還ループをもっている。このため、トランジスタ１の
ドレイン電位は強固に固定されることになる。従って電
圧入力端子７０に供給される電圧によって定まるトラン
ジスタ１のドレイン電流は、電流出力端子７１の直流電
位の影響ほ殆ど受けない。このためこのカスコード回路
の出力インピーダンスは非常に高くなる。
【００１３】ここで、出力インピーダンスを解析する。
トランジスタ２および３の相互コンダクタンスを各々ｇ
ｍ２、ｇｍ３としトランジスタ１、２、５および電流源
６０の出力インピーダンスを各々ｒｏ１、ｒｏ２、ｒｏ
５、およびｒｏｃｓと置くと、出力インピーダンスＺｏ
ｕｔは、 Ｚｏｕｔ＝μ・ｇｍ２・ｒｏ１・ｒｏ２……………………………………（１） となる。
トランジスタ２および３の相互コンダクタンスを各々ｇ
ｍ２、ｇｍ３としトランジスタ１、２、５および電流源
６０の出力インピーダンスを各々ｒｏ１、ｒｏ２、ｒｏ
５、およびｒｏｃｓと置くと、出力インピーダンスＺｏ
ｕｔは、 Ｚｏｕｔ＝μ・ｇｍ２・ｒｏ１・ｒｏ２……………………………………（１） となる。
【００１４】ここでμはトランジスタ３→４→５を経由
する信号経路の増幅率であり、 μ＝ｇｍ２・ｇｍ３（ｒｏ５・ｒｏｃｓ／（ｒｏ５＋ｒｏｃｓ）／（ｇｍ２＋ ｇｍ３）……………………………………………………………………………（２） となる。
する信号経路の増幅率であり、 μ＝ｇｍ２・ｇｍ３（ｒｏ５・ｒｏｃｓ／（ｒｏ５＋ｒｏｃｓ）／（ｇｍ２＋ ｇｍ３）……………………………………………………………………………（２） となる。
【００１５】従って、ｇｍ２》ｇｍ３と仮定すると、Ｚ
ｏｕｔは Ｚｏｕｔ＝ｇｍ２・ｇｍ３（ｒｏ５・ｒｏｃｓ／（ｒｐ５＋ｒｏｃｓ））ｒｏ １・ｒｏ２…………………………………………………………………………（３） となり、結局ｇｍ2 ｒｏ3 のオーダーとなり、従来回路
と同等の高い出力インピーダンスを有することが分か
る。
ｏｕｔは Ｚｏｕｔ＝ｇｍ２・ｇｍ３（ｒｏ５・ｒｏｃｓ／（ｒｐ５＋ｒｏｃｓ））ｒｏ １・ｒｏ２…………………………………………………………………………（３） となり、結局ｇｍ2 ｒｏ3 のオーダーとなり、従来回路
と同等の高い出力インピーダンスを有することが分か
る。
【００１６】次に出力のダイナミック・レンジを考え
る。電流出力端子７１の動作電圧の下限値トランジスタ
１のドレイン電位ＶＤ１にほぼ等しい。いまトランジス
タ３および６のゲート・ソース間電圧を各々、ＶＧＳ
３、ＶＧＳ６とすれば、 ＶＤ１＝ＶＧＳ６−ＶＧＳ３……………………………………………………（４） となる。
る。電流出力端子７１の動作電圧の下限値トランジスタ
１のドレイン電位ＶＤ１にほぼ等しい。いまトランジス
タ３および６のゲート・ソース間電圧を各々、ＶＧＳ
３、ＶＧＳ６とすれば、 ＶＤ１＝ＶＧＳ６−ＶＧＳ３……………………………………………………（４） となる。
【００１７】従って、ＶＧＳ３とＶＧＳ６を所定の値に
設定することにより、ＶＤ１を０．５Ｖ程度とすること
ができる。この値は通常のＣＭＯＳプロセスでトランジ
スタ１が、十分飽和領域で動作することができる電圧で
ある。またこのＶD1の値は、電流源３６と３７の値が一
定であれば、トランジスタのしきい値の変動の影響を受
けない。このためトランジスタ１は安定にバイアスされ
ることになる。
設定することにより、ＶＤ１を０．５Ｖ程度とすること
ができる。この値は通常のＣＭＯＳプロセスでトランジ
スタ１が、十分飽和領域で動作することができる電圧で
ある。またこのＶD1の値は、電流源３６と３７の値が一
定であれば、トランジスタのしきい値の変動の影響を受
けない。このためトランジスタ１は安定にバイアスされ
ることになる。
【００１８】出力電流端子７１の出力電圧（直流電位）
と出力電流の関係を示した図２を参照すると、実線で示
す特性が本発明の回路における特性であり、破線で示す
特性が従来の回路における特性を示す。
と出力電流の関係を示した図２を参照すると、実線で示
す特性が本発明の回路における特性であり、破線で示す
特性が従来の回路における特性を示す。
【００１９】出力電圧を０．５Ｖまで下げても出力電流
は一定であるが、従来回路では出力電圧が１Ｖで出力電
流が低下し始める。このことは１Ｖ以下では出力インピ
ーダンスが低下することを意味する。
は一定であるが、従来回路では出力電圧が１Ｖで出力電
流が低下し始める。このことは１Ｖ以下では出力インピ
ーダンスが低下することを意味する。
【００２０】一方、低電圧動作時の電源電圧は、トラン
ジスタ１および５の飽和電圧とトランジスタ２のゲート
・ソース間電圧を加えた値となり、約２Ｖである。この
値は従来の回路における低電圧動作時の電源電圧２．５
Ｖに対し、０．５Ｖ小さい。
ジスタ１および５の飽和電圧とトランジスタ２のゲート
・ソース間電圧を加えた値となり、約２Ｖである。この
値は従来の回路における低電圧動作時の電源電圧２．５
Ｖに対し、０．５Ｖ小さい。
【００２１】第２の実施例の回路図を示した図３を参照
すると、本回路を演算増幅回路の出力段に用いたもので
あり、バランス出力型回路である。トランジスタ１５〜
２０、２３、２４およびトランジスタ２８、２９、３２
〜３５からなるカスコード回路１００および１０１が第
１の実施例で示した本発明のカスコード回路に相当し、
Ｐチャネル型およびＮチャネル型のＭＯＳトランジスタ
の極性を入れ替えて構成した例である。すなわちこの演
算増幅器は、出力段にカスコード回路１００および１０
１を備える。カスコード回路１００および１０１は、出
力端子７４および高位側電源電位ＶＤＤ間に直列接続さ
れるトランジスタ２３および２４の直列接続回路と、ソ
ース電極が直列接続点Ａに接続されかつゲート接地され
たトランジスタ１９と、トランジスタ１９、２３、およ
び２４と逆極性の関係にあるトランジスタ１７および２
０からなるカレントミラー回路と、そのトランジスタ１
７の負荷であって高位側電源電位ＶＤＤに接続されるト
ランジスタ１８とを有し、トランジスタ１９のドレイン
電極がトランジスタ２０のドレインおよびゲート電極
に、カレントミラー回路のトランジスタ１７と負荷トラ
ンジスタ１８の接続点Ｃがトランジスタ２のゲート電極
にそれぞれ接続されている。なお、カスコード回路１０
１はカスコード回路１００と同一構成であり構成要素に
付した符号１７と３５、１８と３４、１９と３３、２０
と３２、２３と２９、２４と２８、接続点ＡとＡ’、Ｂ
とＢ’、およびＣとＣ’がそれぞれ対応する。
すると、本回路を演算増幅回路の出力段に用いたもので
あり、バランス出力型回路である。トランジスタ１５〜
２０、２３、２４およびトランジスタ２８、２９、３２
〜３５からなるカスコード回路１００および１０１が第
１の実施例で示した本発明のカスコード回路に相当し、
Ｐチャネル型およびＮチャネル型のＭＯＳトランジスタ
の極性を入れ替えて構成した例である。すなわちこの演
算増幅器は、出力段にカスコード回路１００および１０
１を備える。カスコード回路１００および１０１は、出
力端子７４および高位側電源電位ＶＤＤ間に直列接続さ
れるトランジスタ２３および２４の直列接続回路と、ソ
ース電極が直列接続点Ａに接続されかつゲート接地され
たトランジスタ１９と、トランジスタ１９、２３、およ
び２４と逆極性の関係にあるトランジスタ１７および２
０からなるカレントミラー回路と、そのトランジスタ１
７の負荷であって高位側電源電位ＶＤＤに接続されるト
ランジスタ１８とを有し、トランジスタ１９のドレイン
電極がトランジスタ２０のドレインおよびゲート電極
に、カレントミラー回路のトランジスタ１７と負荷トラ
ンジスタ１８の接続点Ｃがトランジスタ２のゲート電極
にそれぞれ接続されている。なお、カスコード回路１０
１はカスコード回路１００と同一構成であり構成要素に
付した符号１７と３５、１８と３４、１９と３３、２０
と３２、２３と２９、２４と２８、接続点ＡとＡ’、Ｂ
とＢ’、およびＣとＣ’がそれぞれ対応する。
【００２２】一方、入力段は入力端子７２および７３に
ゲート電極をそれぞれ接続する差動トランジスタ対２５
および２７の共通エミッタ電極と低位側電源電位ＧＮＤ
間とに定電流源トランジスタ２６が接続される。差動ト
ランジスタ対２５および２７のドレイン電極はそれぞれ
カスコード回路１００および１０１の接続点Ａおよび
Ａ’に接続される。
ゲート電極をそれぞれ接続する差動トランジスタ対２５
および２７の共通エミッタ電極と低位側電源電位ＧＮＤ
間とに定電流源トランジスタ２６が接続される。差動ト
ランジスタ対２５および２７のドレイン電極はそれぞれ
カスコード回路１００および１０１の接続点Ａおよび
Ａ’に接続される。
【００２３】出力端子７４および７５はそれぞれトラン
ジスタ２１と２２、およびトランジスタ３０と３１で低
位側電源電位ＧＮＤに接続される。トランジスタ１９お
よび３３のゲート電極にはトランジスタ対１３および１
６と各負荷トランジスタ１４および１５からなるカレン
トミラー回路を用いた定電流源の一方の出力電位が供給
され、他方の出力電位はトランジスタ２２および３０の
ゲート電極にそれぞれ供給される。
ジスタ２１と２２、およびトランジスタ３０と３１で低
位側電源電位ＧＮＤに接続される。トランジスタ１９お
よび３３のゲート電極にはトランジスタ対１３および１
６と各負荷トランジスタ１４および１５からなるカレン
トミラー回路を用いた定電流源の一方の出力電位が供給
され、他方の出力電位はトランジスタ２２および３０の
ゲート電極にそれぞれ供給される。
【００２４】トランジスタ１８と２４、および２８と３
４のゲート電極にはトランジスタ対１０および１１と各
負荷トランジスタ１２および定電流源６２からなるカレ
ントミラー回路を用いた定電流源の一方の出力電位が供
給され、他方の出力電位はスイッチ素子６０と６１およ
び６２と６３により容量素子５２および５３を介して選
択的に端子７６にそれぞれ接続され端子７６には基準電
圧が供給される。
４のゲート電極にはトランジスタ対１０および１１と各
負荷トランジスタ１２および定電流源６２からなるカレ
ントミラー回路を用いた定電流源の一方の出力電位が供
給され、他方の出力電位はスイッチ素子６０と６１およ
び６２と６３により容量素子５２および５３を介して選
択的に端子７６にそれぞれ接続され端子７６には基準電
圧が供給される。
【００２５】出力端子７４および７５は容量素子５１お
よび５０を介してトランジスタ２１及び３１のゲート電
極のそれぞれ接続され、容量素子５１および５０にはス
イッチ素子６０と６１および６２と６３により容量素子
５２および５３が選択的にそれぞれ並列接続される。
よび５０を介してトランジスタ２１及び３１のゲート電
極のそれぞれ接続され、容量素子５１および５０にはス
イッチ素子６０と６１および６２と６３により容量素子
５２および５３が選択的にそれぞれ並列接続される。
【００２６】上述した構成により、出力ダイナミック・
レンジの拡大と利得段１段で通常の２段分の増幅率を得
ている。さらに、消費電流も大幅に削減されるとともに
１段増幅回路の特徴である広帯域特性も備えている。
レンジの拡大と利得段１段で通常の２段分の増幅率を得
ている。さらに、消費電流も大幅に削減されるとともに
１段増幅回路の特徴である広帯域特性も備えている。
【００２７】動作については、通常の演算増幅回路と同
様なので省略する。
様なので省略する。
【００２８】
【発明の効果】以上説明したように本発明は、最低動作
電圧（出力端子と高位側電源電位または低位側電源電
圧）が通常のＣＭＯＳプロセスでも０．５Ｖ程度にで
き、出力インピーダンスも、ゲート接地トランジスタと
帰還用増幅回路を設けることにより、従来のレギュレー
テッド・カスコード回路と同様の高くでき、また最低動
作電源電圧も２Ｖ程度にできるという効果を有する。
電圧（出力端子と高位側電源電位または低位側電源電
圧）が通常のＣＭＯＳプロセスでも０．５Ｖ程度にで
き、出力インピーダンスも、ゲート接地トランジスタと
帰還用増幅回路を設けることにより、従来のレギュレー
テッド・カスコード回路と同様の高くでき、また最低動
作電源電圧も２Ｖ程度にできるという効果を有する。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明および従来例のカスコード回路の特性を
示す図である。
示す図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来のカスコード回路の一例を示す回路図であ
る。
る。
１〜６，１０〜３８ トランジスタ ４０〜４２ 定電流源 ５０〜５３ 容量素子 ６０〜６３ スイッチ素子 ７０，７２，７３ 入力端子 ７１，７４〜７６ 出力端子
Claims (2)
- 【請求項１】 出力端子および低位側電源電位間または
高位側電位間に直列接続される第１および第２のトラン
ジスタの直列接続回路と前記第２のトランジスタのゲー
ト電極が接続される入力端子とを備え前記直列接続回路
の直列接続点の電位を所定の電位と比較しその結果に応
答して前記第１のトランジスタの導通を制御するカスコ
ード回路において、前記入力端子から供給される入力信
号に応答して前記直列接続点の電位変化がカレントミラ
ー回路を用いた負帰還手段により前記第１のトランジス
タのゲート電極に帰還されて前記出力端子から得られる
出力信号振幅の余裕度を高めるようにしたことを特徴と
するカスコード回路。 - 【請求項２】 前記負帰還手段は、ソース電極が前記直
列接続点に接続されかつゲート接地された第３のトラン
ジスタと、前記第１、第２、および第３のトランジスタ
と逆極性で、かつゲート電極が互に接続されるとともに
一方のドレイン電極にも接続されて入力端とし他方のド
レイン電極を出力端とするトランジスタ対からなる前記
カレントミラー回路と、その負荷であって前記出力端に
接続される定電流源とを備え、前記カレントミラー回路
の前記入力端が前記第３のトランジスタのドレイン電極
に、前記出力端が前記第１のトランジスタのゲート電極
にそれぞれ接続されて構成されることを特徴とする請求
項１記載のカスコード回路。
Priority Applications (5)
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|---|---|---|---|
| JP5226294A JP2611725B2 (ja) | 1993-09-13 | 1993-09-13 | カスコード回路 |
| US08/304,389 US5625313A (en) | 1993-09-13 | 1994-09-12 | Cascode circuit operable at a low working voltage and having a high output impedance |
| KR1019940023097A KR0140160B1 (ko) | 1993-09-13 | 1994-09-13 | 저동작전압에서 작동이 가능하고, 고출력 임피던스를 갖는 캐스코드 회로 |
| DE69421775T DE69421775T2 (de) | 1993-09-13 | 1994-09-13 | Kaskodenschaltung mit hoher Ausgangsimpedanz für den Betrieb mit niedriger Versorgungsspannung |
| EP94114395A EP0643478B1 (en) | 1993-09-13 | 1994-09-13 | Cascode circuit operable at a low working voltage and having a high output impedance |
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|---|---|---|---|
| JP5226294A JP2611725B2 (ja) | 1993-09-13 | 1993-09-13 | カスコード回路 |
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|---|---|
| JPH0786842A true JPH0786842A (ja) | 1995-03-31 |
| JP2611725B2 JP2611725B2 (ja) | 1997-05-21 |
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ID=16842959
Family Applications (1)
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| JP (1) | JP2611725B2 (ja) |
| KR (1) | KR0140160B1 (ja) |
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1994
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- 1994-09-13 DE DE69421775T patent/DE69421775T2/de not_active Expired - Fee Related
- 1994-09-13 KR KR1019940023097A patent/KR0140160B1/ko not_active IP Right Cessation
- 1994-09-13 EP EP94114395A patent/EP0643478B1/en not_active Expired - Lifetime
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| US5625313A (en) | 1997-04-29 |
| JP2611725B2 (ja) | 1997-05-21 |
| EP0643478A1 (en) | 1995-03-15 |
| DE69421775D1 (de) | 1999-12-30 |
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