JPH06250994A

JPH06250994A - 演算装置

Info

Publication number: JPH06250994A
Application number: JP5032312A
Authority: JP
Inventors: Sunao Shibata; 直柴田; Koji Kotani; 光司小谷; Tadahiro Omi; 忠弘大見
Original assignee: Individual
Current assignee: Individual
Priority date: 1993-02-22
Filing date: 1993-02-22
Publication date: 1994-09-09
Also published as: EP0685808A4; WO1994019762A1; EP0685808A1

Abstract

(57)【要約】【目的】本発明は、今後の高度な情報処理実現に必須
な学習、適応、自己増殖といった生命体と類似の柔軟な
情報処理を可能にする新しい演算装置を提供することを
目的とする。【構成】複数の第１の入力端子と複数の第２の入力端
子を有し、前記第１の入力端子に入力されるデータ信号
に対し前記第２の入力端子に入力される制御信号によっ
て規定される所定の演算処理を行い、その結果を出力す
る出力端子を少なくとも１つ有する演算ユニットを複数
個、有する演算装置において、前記出力端子の１つより
出力された出力信号もしくは該出力信号に所定の演算処
理を行った結果が、前記第２の入力端子の少なくとも１
つに入力されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理技術に係わり、
特に柔軟な情報処理を可能とする演算装置に関する。

【０００２】

【背景技術】従来、情報処理技術を行うコンピュータの
心臓部のＣＰＵは半導体ＬＳＩで構成されているが、こ
れらはハードウェアと呼ばれている。この理由は一度作
ってしまえばその構造は不変であり、変えることができ
ない堅固なものだからである。コンピュータが様々な
機能をはたしているのは、プログラムによって機能の固
定された回路に仕事を順序よく実行させているに過ぎな
い。しかし、今後の高度な情報処理が実現するためには
人間が行っているような学習や適応あるいは自己増殖と
いった生命体自身が行っているような情報処理にも対応
できるものでなければならないが、現在のところこのよ
うなコンピュータ存在しない。

【０００３】一方、ソフトウェア技術によって柔軟な情
報処理を実現しようという試みも盛んに行われている
が、なかなかうまくできないのが現状である。その理由
は、もともと融通の効かないハードウェアをベースにし
ているためであり、擬似的に実現してもソフトウェアの
負担が過大となり、スーパーコンピュータをもってして
も多大な時間を要し、とても瞬時に応答するシステムは
構築できない。

【０００４】これを解決する１つの有力な方法として、
脳の情報処理そのものを真似たいわゆるニューラルネッ
トワークが研究開発されているが、これも未だ実用化に
はほど遠い状態である。その理由は、脳の情報処理の本
質がほとんど分かっていない状況で、非常に原始的な構
造を真似ているだけであり、具体的な論理の構築方法等
は皆無の状態である。

【０００５】これに対し、ニューロンＭＯＳトランジス
タ（発明者：柴田直、大見忠弘、特開平３−６６７９
号公報）という高機能トランジスタが発明され、これを
応用したソフトハードウェア回路（発明者：柴田直、
大見忠弘：特願平３−８３１３５号）が発明された。特
にこのソフトハードウェア回路は外部信号によってその
演算機能を自由自在に変更することができる非常に柔軟
なハードウェアを有する回路である。この様な柔軟なハ
ードウェアをベースにすれば、冒頭に述べた柔軟な情報
処理を実現できる可能性があるが、これまでその方法は
明らかにされていなかった。

【０００６】

【発明が解決しようとする課題】そこで本発明は、今後
の高度な情報処理実現に必須な学習、適応、自己増殖と
いった生命体と類似の柔軟な情報処理を可能にする新し
い演算装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の演算装置は、複
数の第１の入力端子と複数の第２の入力端子を有し、前
記第１の入力端子に入力されるデータ信号に対し前記第
２の入力端子に入力される制御信号によって規定される
所定の演算処理を行い、その結果を出力する出力端子を
少なくとも１つ有する演算ユニットを複数個有する演算
装置において、前記出力端子の１つより出力された出力
信号もしくは該出力信号に所定の演算処理を行った結果
が、前記第２の入力端子の少なくとも１つに入力されて
いることを特徴とする

【０００８】

【実施例】以下本発明の実施例を図面を用いて説明す
る。

【０００９】（実施例１）図１（ａ）は本発明の第１の
実施例を示すブロックダイアグラムである。この回路
は、Ｘ₁〜Ｘ₄の４つのデジタル入力信号に対し次の演算
処理を行う。もし、Ｘ₁＝Ｘ₃＝１ならば、Ｘ₂＝０もし
くはＸ₄＝１の時に１を出力し、それ以外の場合、即ち
Ｘ₁かＸ₃のどちらかが１に等しくない場合は、Ｘ₁≠Ｘ₂
で且つＸ₃＝Ｘ₄の時のみ１を出力する演算装置である。

【００１０】本回路は，Ａ，Ｂ，Ｃ，Ｄ（１０１ａ〜１
０１ｄ）４つの論理演算ユニットを互いに配線まで接続
することによりできている。各演算ユニットは、２つの
入力端子（１０２ａ，１０２ｂ等）と１つの出力端子１
０３及び４つの制御信号入力端子（１０４ａ，１０４
ｂ，１０４ｃ，１０４ｄ等）を有しており、その演算機
能は制御入力端子に入力される０もしくは１の信号で規
定される。０は０Ｖ，１は電源電圧Ｖ_DD（５Ｖ）をそれ
ぞれ入力端子を加えることを意味している。このような
回路は、例えばニューロンＭＯＳトランジスタ（特開平
３−６６７９号公報）を用いたソフトハードウェア論理
回路（特願平３−８３１３５号）を用いれば良い。ニュ
ーロンＭＯＳトランジスタとソフトハードウェア論理回
路については別途説明する。

【００１１】Ａ，Ｂ，Ｃの各ブロックは図に示した制御
入力端子（１０４ａ〜１０４ｄ）への入力信号によりそ
れぞれＮＡＮＤ回路、ＸＯＲ回路，ＸＮＯＲ回路となっ
て位いる。ブロックＤは、その２つの制御入力端子１０
５ｂ，１０５ｃは一定の信号ではなく、ブロックＡ（Ｎ
ＡＮＤ回路）の出力がそのまま入力されているため、そ
の出力１０３が０ならばＯＲ回路、１ならばＡＮＤ回路
となる。この関係を分かりやすく示したのが図１（ｂ）
である。

【００１２】ブロックＤに相当する部分が、Ｘ₁とＸ₃の
ＮＡＮＤ演算の結果によって異なった機能をもつように
構成されている。

【００１３】以上に示したように、本実施例では、回路
がその演算結果によってその回路自身の一部の機能を変
化させ全体の機能を変化させることにより、柔軟な演算
機能を実現している。

【００１４】以上極めて簡単な場合を例示したため、新
しい柔軟な機能の重要性は必ずしも明かではないが、こ
れに関してはニューロンＭＯＳトランジスタ並びにソフ
トハードウェア論理回路についてそれぞれ図２〜７を用
いて説明した後、第２の実施例にて詳述する。

【００１５】まず最初にニューロンＭＯＳトランジスタ
（以下νＭＯＳと略す）の構造と動作原理について説明
する。図２は４入力のＮチャネルνＭＯＳトランジスタ
の断面構造の一例を示したものであり、２０１は例えば
Ｐ型のシリコン基板、２０２、２０３はＮ⁺拡散層で形
成されたソース及びドレイン、２０４はソース・ドレイ
ン間のチャネル領域２０５上に設けられたゲート絶縁膜
（例えばＳｉＯ₂膜）、２０６は電気的に絶縁され電位
的にフローティングの状態にあるフローティングゲート
電極、２０７は例えばＳｉＯ₂等の絶縁膜，２０８ａ，
２０８ｂ，２０８ｃ，２０８ｄは制御ゲート電極であ
る。図２（ｂ）は、νＭＯＳ動作を解析するために更に
簡略化した図面である。各制御ゲート電極とフローティ
ングゲート間の容量結合係数を図のようにＣ₁，Ｃ₂，Ｃ
₃，Ｃ₄，フローティングゲートとシリコン基板間の容量
結合係数をＣ₀とすると、フローティングゲートの電位
φ_Fは次式で与えられる。

【００１６】 φ_F＝（１／Ｃ_TOT）（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃＋Ｃ₄Ｖ₄）（１）但し、Ｃ_TOT＝Ｃ₀＋Ｃ₁＋Ｃ₂＋Ｃ₃＋Ｃ₄ （２）Ｖ₁，Ｖ₂，Ｖ₃，Ｖ₄はそれぞれ入力ゲート２０８ａ、２
０８ｂ，２０８ｃ，２０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ，即ちアースされている
とした。

【００１７】今、ソース２０２の電位を０Ｖとする。即
ち、全ての電極の電位をソースを基準として測定した値
とする。そうすれば、図２に示したνＭＯＳはフローテ
ィングゲート２０６を通常のゲート電極とみなせば通常
のＮチャネルＭＯＳトランジスタと同じであり、そのゲ
ート電位φ_Fが閾値（Ｖ_TH ^*）より大となると、ソース・
ドレイン間が電気的に接続される。即ち、（１）式より（Ｃ_TOT）（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃＋Ｃ₄Ｖ₄）＞Ｖ_TH ^* （３）の条件が満たされたとき、νＭＯＳは導通（ＯＮする）
のである。

【００１８】以上はＮチャネルＭＯＳトランジスタにつ
いての説明であるが、図２（ａ）おいてソース２０２、
ドレイン２０３及び基板２０１を全て反対導電型にした
デバイスも存在する。即ち，基板はＮ型であり、ソース
・ドレインがＰ⁺拡散層で形成されたνＭＯＳであり、
これをＰチャネルＭＯＳトランジスタと呼ぶ。

【００１９】ニューロン回路、ソフトハードウェア論理
回路次にνＭＯＳを用いた最も基本的な回路、ニューロン回
路とその動作について図３を用いて説明する。ニューロ
ン回路は、ＮチャネルνＭＯＳ２１０とＰチャネルνＭ
ＯＳ２１１より構成されたνＭＯＳインバータ２１２及
び通常インバータ２１３よりできている。この回路は、
共通のフローティングゲート２１４の電位φ_FがνＭＯ
Ｓインバータの反転電圧（１／２）Ｖ_DDを越えたときに
νＭＯＳインバータが反転し，Ｖ_OUTが１となる回路で
ある。図において、Ｖ₁〜Ｖ₄ゲートの容量結合係数は全
て（１／８）Ｃ_TOT，Ｖ_pゲートのそれは（１／２）Ｃ
_TOTとし、簡単のためＣ_o＝０と仮定した。Ｖ_pゲートは
νＭＯＳインバータの主要電極と呼ぶ。

【００２０】この回路の動作は、図４に示したフローテ
ィング・ゲート・ポテンシャル図（Ｆｌｏａｔｉｎｇ−
ＧａｔｅＰｏｔｅｎｔｉａｌＤｉａｇｒａｍ＝
ＦＰＤと略称）によって簡単に解析することができる。
ＦＰＤはφ_FをＶ_pの関数として表したもので、Ｖ₁〜Ｖ₄
＝０ならば、Ｖ_pが０からＶ_DDまで変化したときφ_Fは０
から（１／２）Ｖ_DDまで変化する。それはＶ_pの結合容
量は（１／２）Ｃ_TOTだからである。つまりニューロン
回路の出力は常に０である。

【００２１】図４の例では、Ｖ₁＝Ｖ₂＝０，Ｖ₄＝Ｖ_DD
で、Ｖ₃はＶ_pが０〜（３／４）Ｖ_DDまでＶ_DDで、Ｖ_p＞
（３／４）Ｖ_DDで０となる場合が図示してある。こうす
れば、φ_FはＶ_p＞（１／２）Ｖ_DDでＶ_OUTは１を出力す
るようになっている。このような回路を実現しようと思
えば、図５に示したようにＶ_pを閾値が（３／４）Ｖ_D _D
のプレインバータ２１４を通してからＶ₃に入力してや
れば良い。同様な回路がソフトハードウェア論理回路
（ＳｏｆｔＨａｒｄｗａｒｅＬｏｇｉｃ回路＝ＳＨ
Ｌと略称）の基本となっている。

【００２２】次にＳＨＬ回路の一例について、図６，７
を用いて説明する。図６にその回路図を示した。３０１
は入力段に設けられたＤ／Ａ変換器で、２つの入力
Ｘ₁，Ｘ₂の組み合わせに対し４レベルの多値変数Ｖ_pを
発生する。Ｖ_pは、５つのνＭＯＳインバータ３０２〜
３０６の主要ゲートに入力されている。Ｘ₁，Ｘ₂とＶ_p
の関係は、図７（ａ）のＦＰＤの横軸に示されている。
Ｖ_a，Ｖ_b，Ｖ_c，Ｖ_dは、例えば図１の演算ブロックＡの
制御信号入力端子１０４ａ〜１０４ｄに対応している。
図に１／２，１／４，１／８等の分数が示してあるの
は、各入力ゲートとフローティングゲート間の容量結合
係数であり、それぞれ（１／２）Ｃ_TOT，（１／４）Ｃ
_TOT，（１／８）Ｃ_TOT等を意味している。

【００２３】本回路では，Ｖ_a，Ｖ_b，Ｖ_c，Ｖ_dは、０ま
たはＶ_DDの２値信号が入力される。νＭＯＳインバータ
３０２のＦＰＤをＶ_a＝Ｖ_b＝Ｖ_c＝Ｖ_d＝１（＝Ｖ_DD）の
場合について示したのが図７（ａ）である。出力は全て
の入力の組み合わせに対して０となる。Ｖ_a，Ｖ_b，
Ｖ_c，Ｖ_dのその他の組み合わせに対するＦＰＤ及び出力
の一例を図７（ａ）、（ｂ），（ｃ），（ｄ）に示し
た。Ｖ_a，Ｖ_b，Ｖ_c，Ｖ_dに入力した信号の反転信号が
（Ｘ₂，Ｘ₁）＝（０，０），（０，１），（１，０），
（１，１）に対応して出力されていることが分かる。出
力パターンを直接Ｖ_a〜Ｖ_dによって指定して、関数形を
決めることができるため、関数の決定が容易に行えるこ
とが大きな特徴である。

【００２４】図６の回路はあくまでＳＨＬの一例であ
り、特許明細書（特願平３−８３１３５号）に記載され
ているその他のＳＨＬを用いても良いことは言うまでも
ない。

【００２５】（実施例２）次に本発明の第２の実施例を
図８に示す。これはνＭＯＳインバータ１つを演算ブロ
ックとし、８ケのブロックから構成された演算回路であ
り、２進ＳＤ数加算器となっている。従来、加算演算を
行う際には、一番下位のビットから加算を行い、その都
度ケタ上げ（キャリ）を計算してから上のビットの計算
へと進んで行くため、ビット長が長くなると、それに比
例して演算時間の遅れが大きくなっていた。これが高速
演算処理を行う際の大きな障害となっていた。

【００２６】本実施例は、ケタ上げがすぐとなりのケタ
にしか影響を与えない、いわゆるキャリ伝搬の無い加算
器を実現したものであり、ＳＨＬ回路を用い、演算の結
果を一部用いて、一部の回路ブロックの機能を変更する
ことにより初めて簡単に実現できたものである。本実施
例の前にまずＳＤ数系について説明する。

【００２７】多値の信号を表現する数系の一つが、Sign
ed-Digit（ＳＤ）数系[1]である。ＳＤ数系とは、冗長
性を持った表現法であるが、それ故に、優れた特徴を持
っっている。たとえば、ＳＤ数の加減算では、ワード長
に関係なくキャリの伝搬が１段のみに限定され、ほぼ並
列に演算が進行する。この特徴を生かせば、高速演算が
可能となる。

【００２８】２進ＳＤ数とは、以下のように定義される
数Ｘである。Ｘ＝ａ_n-1 ２^n-1 ＋ａ_n-2 ２^n-2 ＋・・・＋ａ₁ ２＋
ａ₀ ａ_i ∈｛−１，０，１｝つまり、１桁（１ビット）が３値の値をとる数系である
が、３進数ではなく２進数である。つまり冗長な数系で
ある。例えば２進ＳＤ数で、（１,−１,０）は、（０,
１,０）と同じ数を示している。このような、ＳＤ数の
加算を考える。２つの２進ＳＤ数のｉ桁をｘ_i，ｙ_i，お
よびその線形加算和をｚ_iとする。

【００２９】ｘ_i ∈｛−１，０，１｝ｙ_i ∈｛−１，０，１｝ｚ_i ＝ｘ_i ＋ｙ_i ∈｛−２，−１，０，１，２｝このｚ_iに対して，ｚ_i ＝２ｃ_i ＋ｗ_i ｃ_i ，ｗ_i ∈｛−１，０，１｝を満足するキャリｃ_iと中間和ｗ_iを求めるわけである
が、この時、下位ビットの線形加算和ｚ_i-1を考慮して
表１に示される条件でキャリおよび中間和を求めればよ
い。

【００３０】

【表１】ＳＤ加算器のキャリｃおよび中間和ｗの真理
値表ここで求まった中間和ｗ_iと下位ビットからのキャリｃ
_i-1を線形加算すれば、最終的な和ｓ_iが求められる。上
記条件判断の時に下位ビットの線形加算和を考慮してキ
ャリを発生させているので、最終的な和を求める演算で
桁上げキャリが発生する事はない。したがって、キャリ
の伝搬は隣合ったビット間のみに限定される。以上がＳ
Ｄ数加算のアルゴリズムである。

【００３１】このアルゴリズムをνＭＯＳで実現するた
めに、まず、３値の２進ＳＤ数を２ビットの２進数にコ
ーディングを行った。これは、νＭＯＳインバータを用
いる場合に、インバータの出力は２値となるためであ
る。コーディング表を表２および表３に示す。

【００３２】

【表２】２進ＳＤ数と２ビット２進数のコーディング

【００３３】

【表３】線形加算和ｗのコーディング３値のＳＤ数を２ビットの２進数にするときには、１の
個数に注目してコーディングを行った。ｘとｙの線形加
算和であるｚに関しては、ｘとｙのなかに含まれる１の
数でコーディングした。このコーディングにしたがって
前述のＳＤ加算の真理値表を書き換える。また、下位桁
の線形加算和であるｚ_i-1が０以上か０未満かで真理値
表を２つに分離する。書き換えられた真理値表を表４に
示す。

【００３４】

【表４】 νＭＯＳ論理回路用に書き換えられた真理値
表ここで、制御信号とは、下位ビットの線形加算和ｚ_i-1
が０以上であれば１，０未満であれば０をとる変数であ
る。真理値表中でｃ_i，ｗ_iに関しては、点線で区切られ
た左の欄が上位ビット、右の欄が下位ビットを示す。

【００３５】表４で示された真理値表を、νＭＯＳ論理
回路を用いて実現したものが図９に回路図で示されてい
る。これは図８の回路ブロック４０１〜４０４を取り出
して描いたものであり、Ｘ_i、Ｙ_iに対し、キャリＣ_iと
和Ｗ_iそれぞれの反転信号を出力する回路である。

【００３６】入力ｘの２ビットおよびｙの２ビットの計
４ビット入力の対称関数νＭＯＳ論理回路を用いる。ｚ
のコーディングされた結果である１の個数が、そのまま
νＭＯＳインバータの主要変数Ｖ_pとなる。νＭＯＳイ
ンバータ４０１〜４０４のＦＰＤを、Ｚ中の１の個数を
主要変数Ｖ_pとして描いたものをそれぞれ図１０，１
１，１２，１３に示す。

【００３７】例えば、キャリｃの上位ビットを演算する
νＭＯＳインバータ（図１０）においては、ターゲット
関数（出力の特性）として、制御信号ＣＴＲＬが０のと
き００００１、制御関数が１のとき、０００１１を設定
すればよいことになる。つまり制御信号ＣＴＲＬの入力
端子４０５が、演算ブロック４０１、４０２の演算機能
を決定する制御信号入力端子の働きをしている。Ｘ_i、
Ｙ_iの入力される端子４０６はデータ信号入力端子であ
る。図１０〜１３で、点線とハッチ（４０７ｃ〜ｆ）で
示したのが、ＣＴＲＬ＝１の場合の関数形であり、実線
（４０８ｃ〜ｆ）で示したのが、ＣＴＲＬ＝０の場合の
関数形である。

【００３８】このようにして図９のＳＤ数加算器（ＳＤ
ＦＡ）回路が実現されている。回路の簡単化のため、キ
ャリｃおよび中間和ｗは反転（否定）値で出力してあ
る。前述のキャリの上位ビットを演算するνＭＯＳイン
バータは、一番左のインバータ４０１である。ここで、
中間和ｗの上位ビットを演算するνＭＯＳインバータ４
０３について考える。このニューロン回路は、制御信号
が０のとき、ターゲット関数が０１０１０となる。これ
はＸＯＲ関数である。ところが制御信号が１のときはタ
ーゲット関数は０００００となる。このように、中間和
ｗの上位ビットを演算するために、このνＭＯＳインバ
ータ演算ユニットは、制御信号ＣＴＲＬによってＸＯＲ
関数を演算したり、入力に関わらず０を出力したりと、
その関数を変えているのである。ここでは、キャリを演
算するνＭＯＳインバータ４０１、４０２の出力が演算
ユニット４０３、４０４の機能を決定する制御信号入力
端子４０９に入力され、その機能を必要に応じて変更し
ているのである。これにより、中間和の演算を実現して
いる。

【００３９】図１４は２進ＳＤ数の加算を行う回路の１
桁分を全て表示している。制御信号ＣＴＲＬは、νＭＯ
Ｓインバータ１個（４１０）と通常インバータ（４１
１）１個で構成された制御回路によって作り出されてい
る。また、最終的な加算結果であるｓは、中間和ｗと下
位桁からのキャリの加算をνＭＯＳインバータ２個（４
１２、４１３）で構成された線形加算器（４１４）で行
う事により得られる。

【００４０】以上のように、２進ＳＤ数の加算器が本発
明により、非常に簡単に構成できた。なお、必要とされ
るトランジスタ数は、１桁当たり、たったの１６個であ
り、これまでこのように簡単な回路で実現することは、
全く不可能であった。

【００４１】以上述べた２進ＳＤ数加算器は、２進ＳＤ
数を２ビットの２進数にコーディングした信号を入出力
する回路である。ところが、正の電圧値で表された２進
ＳＤ数であれば、３値信号のまま直接νＭＯＳインバー
タのフローティングゲートに結合する事が可能である。
また、出力は、２ビットのバイナリ出力をνＭＯＳソー
スフォロア回路で３値のＳＤ数に変換してから出力する
事も可能である。つまり、本実施例で述べたＳＤ加算器
は、バイナリ信号、および多値の信号ともに容易にイン
ターフェイスが可能な回路であり極めて汎用性に富んで
いる。

【００４２】（実施例３）本発明の第３の実施例を図１
５に示す。ここでは一般的にｎ個のデータ信号用入力端
子５０１を有する演算ユニットＡを用いて代表例が示し
てある。ユニットＡの出力は、フリップ・フロップ５０
２にたくわえられ、その出力が再びユニットＡ自身の機
能を規定する制御入力端子の一部５０３に加えられてい
る。このフリップ・フロップはクロックにより制御され
たシフトレジスタでも良い。こうしてＡの出力に所定の
遅れを入れて、制御入力端子に入れてやると、過去の演
算結果にもとづいてその機能が変わることになる。つま
り、自己の出力をフィードバックして機能が決められる
ことになる。

【００４３】こういったメモリ機能をつけ加えることに
より、更に広範な演算機能を持たせることができる。

【００４４】メモリ素子もしくは遅延素子５０２の出力
は図１６のように、Ａと異なるユニットＢ（５０４）の
制御入力端子５０５に入力しても良い。

【００４５】（実施例４）図６は本発明の第４の実施例
であり、Ａの出力が２値カウンタ５０６に入力されてい
る。Ａが１になった回数をカウントし、その回数をバイ
ナリでコード化した３ビットを機能の決定に応用した例
である。この場合も勿論他のブロックの機能決定に用い
ても良いことは言うまでもない。

【００４６】以上本発明によれば、回路自身が自分の演
算結果に基づいてその構造を変化させたり、新しい機能
をつくり出したりできるため、高度情報化社会で必須と
なる学習、適応、自己増殖といった生命体と類似な柔軟
な情報処理を実現することができる。そして、これまで
とは全くアルゴリズムやアーキテクチャの異なるコンピ
ュータを実現することができるようになった。

【００４７】以上、νＭＯＳインバータのフローティン
グゲートは常にフローティングの状態で使用する場合の
みについて述べたが、これは例えば図１８のようにフロ
ーティングゲートにスイッチトランジスタ７０１をつ
け、所定の電位Ｖｍと接続しても良い。あるいはこの電
位の値を他のデータとして用いても良い。又、スイッチ
をコントロールしている信号Ｖｓは、システムクロック
と同期させ毎回フローティングゲート内のチャージを初
期状態に戻したりインバータに流れる貫通電流をカット
する等の動作をさせても良いことは言うまでもない。

【００４８】

【発明の効果】本発明により、学習、適応、自己増殖と
いった生命体と類似の柔軟な情報処理を可能とする新し
い演算処理装置の実現が可能となり、高度な情報処理が
可能となる。

【図面の簡単な説明】

【図１】実施例１を説明するブロックダイアグラム。

【図２】４入力ＮチャネルνＭＯＳトランジスタの概念
図。

【図３】ニューロン回路の一例を示す回路図。

【図４】ニューロン回路の動作を説明するＦＰＤ。

【図５】ニューロン回路の一例を示す回路図。

【図６】ＳＨＬの一例を示す回路図。

【図７】νＭＯＳインバータ３０２のＦＤＰ。

【図８】第２の実施例を説明するＳＤ数全加算器を示す
回路図。

【図９】第２の実施例を説明するＳＤ数全加算器を示す
回路図。

【図１０】νＭＯＳインバータのＦＰＤを示す図。

【図１１】νＭＯＳインバータのＦＰＤを示す図。

【図１２】νＭＯＳインバータのＦＰＤを示す図。

【図１３】νＭＯＳインバータのＦＰＤを示す図。

【図１４】２進ＳＤ数の加算を行う回路を示す図。

【図１５】第３の実施例を説明するブロック図。

【図１６】第３の実施例を説明するブロック図。

【図１７】第４の実施例を示すブロック図。

【図１８】本発明の他の例を示す回路図。

【符号の説明】

１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ論理演算ユ
ニット、１０２ａ，１０２ｂ入力端子、１０３出力端子、１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ制御信号入
力端子、１０５ｂ，１０５ｃ制御入力端子、２０１基板、２０２、２０３ソース及びドレイン、２０４ゲート絶縁膜（例えばＳｉＯ₂膜）、２０５チャネル領域、２０６フローティングゲート電極、２０７絶縁膜、２０８ａ，２０８ｂ，２０８ｃ，２０８ｄ制御ゲート
電極、２１０ＮチャネルνＭＯＳ、２１１ＰチャネルνＭＯＳ、２１２ νＭＯＳインバータ、２１３通常インバータ、２１４フローティングゲート、３０１Ｄ／Ａ変換器、３０２，３０３，３０４，３０５，３０６ νＭＯＳイ
ンバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大見忠弘宮城県仙台市青葉区米ケ袋２−１−17− 301

Claims

【特許請求の範囲】

【請求項１】複数の第１の入力端子と複数の第２の入
力端子を有し、前記第１の入力端子に入力されるデータ
信号に対し前記第２の入力端子に入力される制御信号に
よって規定される所定の演算処理を行い、その結果を出
力する出力端子を少なくとも１つ有する演算ユニットを
複数個、有する演算装置において、前記出力端子の１つ
より出力された出力信号もしくは該出力信号に所定の演
算処理を行った結果が、前記第２の入力端子の少なくと
も１つに入力されていることを特徴とする演算装置。
【請求項２】前記演算ユニットは、少なくとも１段の
ニューロンＭＯＳトランジスタで構成されたインバータ
を含んでいることを特徴とする請求項１に記載の演算装
置。