JPH10256897A - バス制御バッファー増幅器 - Google Patents
バス制御バッファー増幅器Info
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- JPH10256897A JPH10256897A JP10057383A JP5738398A JPH10256897A JP H10256897 A JPH10256897 A JP H10256897A JP 10057383 A JP10057383 A JP 10057383A JP 5738398 A JP5738398 A JP 5738398A JP H10256897 A JPH10256897 A JP H10256897A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】
【課題】 新規なバス制御バッファー増幅器を開示す
る。 【解決手段】 出力端子は第１のプルダウンＮチャネル
ＭＯＳトランジスタと第２のプルアップＮチャネルＭＯ
Ｓトランジスタに結合されている。第１のＮチャネルＭ
ＯＳトランジスタは入力信号により直接制御されてい
る。第２のＭＯＳトランジスタはＮチャネルトランジス
タであり、そのゲートは入力信号に直接制御されている
第３のプルダウンＮチャネルＭＯＳトランジスタと、反
転入力信号により制御されている第４のプルアップＮチ
ャネルＭＯＳトランジスタにより制御されている。
る。 【解決手段】 出力端子は第１のプルダウンＮチャネル
ＭＯＳトランジスタと第２のプルアップＮチャネルＭＯ
Ｓトランジスタに結合されている。第１のＮチャネルＭ
ＯＳトランジスタは入力信号により直接制御されてい
る。第２のＭＯＳトランジスタはＮチャネルトランジス
タであり、そのゲートは入力信号に直接制御されている
第３のプルダウンＮチャネルＭＯＳトランジスタと、反
転入力信号により制御されている第４のプルアップＮチ
ャネルＭＯＳトランジスタにより制御されている。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の分野、特
にＭＯＳ型集積回路でバッファー増幅器を実現すること
に関する。
にＭＯＳ型集積回路でバッファー増幅器を実現すること
に関する。
【０００２】
【従来の技術】一般に、集積回路において、共通線即ち
バスに接続された幾つかの基本的な素子の状態は論理信
号に基づき制御されている。これを行うため、バッファ
ー増幅器の機能は論理信号のインピーダンスが制御され
るバスに適合している該増幅器が使用されている。非常
に早い方法でこの種の制御を行いたい場合、及び制御す
べき装置が比較的多い場合、全ての装置の容量を集めた
値は高くなる。
バスに接続された幾つかの基本的な素子の状態は論理信
号に基づき制御されている。これを行うため、バッファ
ー増幅器の機能は論理信号のインピーダンスが制御され
るバスに適合している該増幅器が使用されている。非常
に早い方法でこの種の制御を行いたい場合、及び制御す
べき装置が比較的多い場合、全ての装置の容量を集めた
値は高くなる。
【０００３】図１はＭＯＳ技術を使用した現在のタイプ
のバッファー増幅器を示している。このバッファー増幅
器は二つのＰ１とＮ１のそれぞれＰチャネル及びＮチャ
ネル相補形ＭＯＳトランジスタを含んでいるシングルイ
ンバータを含んでおり、Ｐ１とＮ１は高い供給電圧Ｖｄ
ｄと接地の間に直列に接続されている。トランジスタＰ
１とＮ１のゲートは共に入力端子Ｅに接続され、トラン
ジスタＰ１とＮ１の共通のドレインは出力端子Ｓに接続
されている。端子Ｓに接続されたライン即ちバスの等価
負荷はコンデンサＣL の形で図示している。
のバッファー増幅器を示している。このバッファー増幅
器は二つのＰ１とＮ１のそれぞれＰチャネル及びＮチャ
ネル相補形ＭＯＳトランジスタを含んでいるシングルイ
ンバータを含んでおり、Ｐ１とＮ１は高い供給電圧Ｖｄ
ｄと接地の間に直列に接続されている。トランジスタＰ
１とＮ１のゲートは共に入力端子Ｅに接続され、トラン
ジスタＰ１とＮ１の共通のドレインは出力端子Ｓに接続
されている。端子Ｓに接続されたライン即ちバスの等価
負荷はコンデンサＣL の形で図示している。
【０００４】入力信号のレベルが低い時、出力端子Ｓの
電圧はレベルが高く、又その逆も成り立つ。この基本的
なバッファー増幅器は良く知られている様に、高周波動
作に適合することが悪い欠点を示している。これは基本
的に動作がＮチャネルＭＯＳトランジスタより本質的に
遅いＰチャネルＭＯＳトランジスタがあるからである。
これにより、低いレベルから高いレベルへの出力の移行
は必ず速度が落ちる。これは出力端子に接続されている
負荷の容量が高いほどより大きな妨害となる。
電圧はレベルが高く、又その逆も成り立つ。この基本的
なバッファー増幅器は良く知られている様に、高周波動
作に適合することが悪い欠点を示している。これは基本
的に動作がＮチャネルＭＯＳトランジスタより本質的に
遅いＰチャネルＭＯＳトランジスタがあるからである。
これにより、低いレベルから高いレベルへの出力の移行
は必ず速度が落ちる。これは出力端子に接続されている
負荷の容量が高いほどより大きな妨害となる。
【０００５】この欠点を解決するため、大きさのより大
きいＰチャネルＭＯＳトランジスタが使用され、出力ラ
インにより振幅の大きい制御電流を供給することが行わ
れている。勿論、この解決策は半導体デバイス及びそれ
らを含んだ集積回路の大きさを小さくする普遍的な目標
に反する。
きいＰチャネルＭＯＳトランジスタが使用され、出力ラ
インにより振幅の大きい制御電流を供給することが行わ
れている。勿論、この解決策は半導体デバイス及びそれ
らを含んだ集積回路の大きさを小さくする普遍的な目標
に反する。
【０００６】第２の解決策は端子Ｓに接続されたライン
を多数のラインに分離し、各ラインにバッファー増幅器
を使用することからなる。この解決策は勿論回路の全体
の大きさを大きくすることになる。
を多数のラインに分離し、各ラインにバッファー増幅器
を使用することからなる。この解決策は勿論回路の全体
の大きさを大きくすることになる。
【０００７】この様に、従来提案された２つの解決策は
集積回路の大きさが大きくなり、それ自体が欠点とな
る。更に、バッファー増幅器の入力容量が大きさ又はト
ランジスタの数と共に増え、これも欠点となる。従っ
て、入力信号Ｅを供給する前方の回路も逆に影響を受け
る。
集積回路の大きさが大きくなり、それ自体が欠点とな
る。更に、バッファー増幅器の入力容量が大きさ又はト
ランジスタの数と共に増え、これも欠点となる。従っ
て、入力信号Ｅを供給する前方の回路も逆に影響を受け
る。
【０００８】勿論、図１の基本的な回路を置き換えた種
々のより複雑な回路を実現することも試みられたが、前
述の大きな欠点（大きさが大きくなる、ハイ状態への切
替の速度が制限される、入力容量が高くなる）は基本的
に解決されない。
々のより複雑な回路を実現することも試みられたが、前
述の大きな欠点（大きさが大きくなる、ハイ状態への切
替の速度が制限される、入力容量が高くなる）は基本的
に解決されない。
【０００９】従って、従来高速度で容量が高くなるバス
を制御したい場合、バイポーラタイプの集積回路、即ち
バイポーラとＭＯＳを組み合わせた技術の集積回路が使
用されていた。
を制御したい場合、バイポーラタイプの集積回路、即ち
バイポーラとＭＯＳを組み合わせた技術の集積回路が使
用されていた。
【００１０】
【発明が解決しようとする課題】本発明の目的はＭＯＳ
技術で実現された高速度で切替を行うバッファー増幅器
を提供することである。
技術で実現された高速度で切替を行うバッファー増幅器
を提供することである。
【００１１】本発明の他の目的は少ない入力容量を有す
るバッファー増幅器を提供することである。
るバッファー増幅器を提供することである。
【００１２】本発明の他の目的はラインを容量性にする
様に制御できるバッファー増幅器を提供することであ
る。
様に制御できるバッファー増幅器を提供することであ
る。
【００１３】本発明の他の目的は集積回路内で占める領
域と伝達に必要な電力との間の関係を最適にするバッフ
ァー増幅器を提供することである。
域と伝達に必要な電力との間の関係を最適にするバッフ
ァー増幅器を提供することである。
【００１４】
【課題を解決するための手段】これらの目的と同様に他
の目的を達成するための本発明のバッファー増幅器は、
入力端子と、出力ラインに接続された出力端子とを含
み、該出力端子は第１のプルダウンＮチャネルＭＯＳト
ランジスタと第２のプルアップＮチャネルＭＯＳトラン
ジスタと結合しており、該第１のＮチャネルＭＯＳトラ
ンジスタが入力信号により直接制御されているバス制御
バッファー増幅器により達成されている。このバッファ
ー増幅器では、第２のＭＯＳトランジスタはＮチャネル
トランジスタであり、そのゲートは入力信号により直接
制御されている第３のプルダウンＮチャネルＭＯＳトラ
ンジスタと、反転入力信号により制御されている第４の
プルアップＮチャネルＭＯＳトランジスタとにより制御
されており、更に第４のＮチャネルＭＯＳトランジスタ
は非常に急激なドレイン−基板接合を含んでいる。
の目的を達成するための本発明のバッファー増幅器は、
入力端子と、出力ラインに接続された出力端子とを含
み、該出力端子は第１のプルダウンＮチャネルＭＯＳト
ランジスタと第２のプルアップＮチャネルＭＯＳトラン
ジスタと結合しており、該第１のＮチャネルＭＯＳトラ
ンジスタが入力信号により直接制御されているバス制御
バッファー増幅器により達成されている。このバッファ
ー増幅器では、第２のＭＯＳトランジスタはＮチャネル
トランジスタであり、そのゲートは入力信号により直接
制御されている第３のプルダウンＮチャネルＭＯＳトラ
ンジスタと、反転入力信号により制御されている第４の
プルアップＮチャネルＭＯＳトランジスタとにより制御
されており、更に第４のＮチャネルＭＯＳトランジスタ
は非常に急激なドレイン−基板接合を含んでいる。
【００１５】本発明の実施態様によれば、第４のＮチャ
ネルＭＯＳトランジスタの基板はフローティング基板で
ある。
ネルＭＯＳトランジスタの基板はフローティング基板で
ある。
【００１６】本発明の実施態様によれば、該バッファー
増幅器はミクロン以下の技術で実現されている。
増幅器はミクロン以下の技術で実現されている。
【００１７】本発明の実施態様によれば、第２のＮチャ
ネルＭＯＳトランジスタの基板はフローティング基板で
ある。
ネルＭＯＳトランジスタの基板はフローティング基板で
ある。
【００１８】本発明の実施態様によれば、第２のＮチャ
ネルＭＯＳトランジスタは第１のＮチャネルＭＯＳトラ
ンジスタと同じ大きさを有している。
ネルＭＯＳトランジスタは第１のＮチャネルＭＯＳトラ
ンジスタと同じ大きさを有している。
【００１９】本発明の実施態様によれば、第４のトラン
ジスタは第４のトランジスタの表面積が第２のトランジ
スタの３分の１である様に定められている。
ジスタは第４のトランジスタの表面積が第２のトランジ
スタの３分の１である様に定められている。
【００２０】本発明の実施態様によれば、第４のトラン
ジスタは第４のトランジスタの通信路長が第３のトラン
ジスタの通信路長の６倍である様に定められている。
ジスタは第４のトランジスタの通信路長が第３のトラン
ジスタの通信路長の６倍である様に定められている。
【００２１】
【発明の実施の形態】図２は本発明に基づくバッファー
増幅器を示している。このバッファー増幅器は入力端子
Ｅと、容量負荷ＣL に接続された出力端子Ｓとの間に接
続されている。出力端子ＳはＮチャネルＭＯＳトランジ
スタＮ１のドレインとＮチャネルＭＯＳトランジスタＮ
２のソースとに接続されている。トランジスタＮ１のソ
ースは接地されており、トランジスタＮ２のドレインは
供給電圧Ｖｄｄに接続されている。同様に、Ｎチャネル
ＭＯＳトランジスタＮ３とＮ４は接地と高い供給電圧Ｖ
ｄｄの間に直列に接続されている。トランジスタＮ３と
Ｎ４の接続ノード１０はトランジスタＮ２のゲートに接
続されている。
増幅器を示している。このバッファー増幅器は入力端子
Ｅと、容量負荷ＣL に接続された出力端子Ｓとの間に接
続されている。出力端子ＳはＮチャネルＭＯＳトランジ
スタＮ１のドレインとＮチャネルＭＯＳトランジスタＮ
２のソースとに接続されている。トランジスタＮ１のソ
ースは接地されており、トランジスタＮ２のドレインは
供給電圧Ｖｄｄに接続されている。同様に、Ｎチャネル
ＭＯＳトランジスタＮ３とＮ４は接地と高い供給電圧Ｖ
ｄｄの間に直列に接続されている。トランジスタＮ３と
Ｎ４の接続ノード１０はトランジスタＮ２のゲートに接
続されている。
【００２２】トランジスタＮ１とＮ３のゲートは入力端
子Ｅに直接接続されている。トランジスタＮ４のゲート
はインバータ１１を通り入力端子Ｅに接続されている。
インバータ１１は例えば、従来の通りＰチャネルＭＯＳ
トランジスタＰ５とＮチャネルＭＯＳトランジスタＮ５
を供給電圧Ｖｄｄと接地の間に直列に含んでいる。
子Ｅに直接接続されている。トランジスタＮ４のゲート
はインバータ１１を通り入力端子Ｅに接続されている。
インバータ１１は例えば、従来の通りＰチャネルＭＯＳ
トランジスタＰ５とＮチャネルＭＯＳトランジスタＮ５
を供給電圧Ｖｄｄと接地の間に直列に含んでいる。
【００２３】高レベルの入力信号が入力端子Ｅに加えら
れると、トランジスタＮ１とトランジスタＮ３は導通と
なり、トランジスタＮ４は非導通となる。従って、トラ
ンジスタＮ２は非導通となる。これにより出力端子Ｓは
トランジスタＮ１を通して接地されコンデンサＣL が放
電される。
れると、トランジスタＮ１とトランジスタＮ３は導通と
なり、トランジスタＮ４は非導通となる。従って、トラ
ンジスタＮ２は非導通となる。これにより出力端子Ｓは
トランジスタＮ１を通して接地されコンデンサＣL が放
電される。
【００２４】端子Ｅの入力信号が低いレベルに切り替わ
ると、トランジスタＮ１とＮ３は非導通となり、トラン
ジスタＮ４はオンになる。これによりトランジスタＮ２
がオンとなり端子Ｓを高いレベルに設定、即ちコンデン
サＣL が充電を開始する。
ると、トランジスタＮ１とＮ３は非導通となり、トラン
ジスタＮ４はオンになる。これによりトランジスタＮ２
がオンとなり端子Ｓを高いレベルに設定、即ちコンデン
サＣL が充電を開始する。
【００２５】この回路は端子Ｓの高いレベルが制限され
る従来の欠点を有している。事実、トランジスタＮ２の
ゲートの電圧Ｖ１が通常はＶｄｄからトランジスタＮ４
の閾値電圧を引いた値に等しい。従って、トランジスタ
Ｎ２のゲートの電圧からトランジスタＮ２の閾値電圧を
引いた値に等しい最大電圧、即ちＶTH4 とＶTH2 がトラ
ンジスタＮ４とＮ２の閾値電圧を示す時Ｖｄｄ−ＶTH4
−ＶTH2 に等しい電圧が端子Ｓに得られる。
る従来の欠点を有している。事実、トランジスタＮ２の
ゲートの電圧Ｖ１が通常はＶｄｄからトランジスタＮ４
の閾値電圧を引いた値に等しい。従って、トランジスタ
Ｎ２のゲートの電圧からトランジスタＮ２の閾値電圧を
引いた値に等しい最大電圧、即ちＶTH4 とＶTH2 がトラ
ンジスタＮ４とＮ２の閾値電圧を示す時Ｖｄｄ−ＶTH4
−ＶTH2 に等しい電圧が端子Ｓに得られる。
【００２６】この様に、本発明に基づく回路は高い供給
電圧が制限されるので、従来の回路に関する欠点を示す
様に見え、この欠点は供給電圧が低い時特に大きく、現
在より低い供給電圧、例えば３Ｖオーダーの電圧を使用
することが集積回路の傾向である。
電圧が制限されるので、従来の回路に関する欠点を示す
様に見え、この欠点は供給電圧が低い時特に大きく、現
在より低い供給電圧、例えば３Ｖオーダーの電圧を使用
することが集積回路の傾向である。
【００２７】この問題を解決するため、本発明は前に記
載した回路の他にこの回路と特に特別な技術でトランジ
スタＮ４を使用している。
載した回路の他にこの回路と特に特別な技術でトランジ
スタＮ４を使用している。
【００２８】図３はＮ+ のタイプの埋め込み層２２の上
にＰタイプの半導体基板２１で形成された従来のＭＯＳ
トランジスタの断面の概略を示している。このトランジ
スタは十分にドーピングされたＮタイプのソース領域２
３とソース拡張領域２４と、同様に十分にドーピングさ
れたＮタイプのドレイン領域２５とドレイン拡張領域２
６とを含んでいる。ゲート２８はゲート絶縁層２９の上
に形成され、スペーサ３０により囲まれている。
にＰタイプの半導体基板２１で形成された従来のＭＯＳ
トランジスタの断面の概略を示している。このトランジ
スタは十分にドーピングされたＮタイプのソース領域２
３とソース拡張領域２４と、同様に十分にドーピングさ
れたＮタイプのドレイン領域２５とドレイン拡張領域２
６とを含んでいる。ゲート２８はゲート絶縁層２９の上
に形成され、スペーサ３０により囲まれている。
【００２９】本発明は回路のトランジスタとして、特に
トランジスタＮ４としてミクロン以下の技術で実現され
たＭＯＳトランジスタを使用している（この技術ではゲ
ートの長さは０．５μｍ未満である）。この種の技術の
特別な特徴は、ドレインとソース領域が十分にドーピン
グされしかも浅く、即ちドレイン又はソースと基板の間
の接合が非常に急峻である。
トランジスタＮ４としてミクロン以下の技術で実現され
たＭＯＳトランジスタを使用している（この技術ではゲ
ートの長さは０．５μｍ未満である）。この種の技術の
特別な特徴は、ドレインとソース領域が十分にドーピン
グされしかも浅く、即ちドレイン又はソースと基板の間
の接合が非常に急峻である。
【００３０】この結果、図２の回路の動作に関して、ゲ
ートパルスがトランジスタＮ４に加えられた時、このト
ランジスタはオンとなりノード１０にあるコンデンサは
（トランジスタＮ４のソースコンデンサ、トランジスタ
Ｎ３のドレインコンデンサ、トランジスタＮ２のゲート
コンデンサ）電位Ｖｄｄ−ＶTH4 まで充電される。次
に、トランジスタＮ４は再び非導通になり、ノード１０
の電荷はトランジスタＮ３がトランジスタＮ４をオンに
するパルスによりブロックされているのでもはや放電し
ない。空乏領域（絶縁性）は、トランジスタＮ４のソー
スの下及びトランジスタＮ３の下では接合が急峻なので
より大きく形成されている。この結果、トランジスタＮ
４のソース、及びトランジスタＮ３のドレインのキャパ
シタンス、及びノード１０の全体のキャパシタンスは減
少する。電荷が保存されるので、ノード１０の電圧は増
加に向かい電圧Ｖｄｄより高い値に達する。トランジス
タＮ２はこの様に任意に制御され、端子Ｓの高レベルは
図１のインバータ回路で得られた値に少なくとも等し
い。
ートパルスがトランジスタＮ４に加えられた時、このト
ランジスタはオンとなりノード１０にあるコンデンサは
（トランジスタＮ４のソースコンデンサ、トランジスタ
Ｎ３のドレインコンデンサ、トランジスタＮ２のゲート
コンデンサ）電位Ｖｄｄ−ＶTH4 まで充電される。次
に、トランジスタＮ４は再び非導通になり、ノード１０
の電荷はトランジスタＮ３がトランジスタＮ４をオンに
するパルスによりブロックされているのでもはや放電し
ない。空乏領域（絶縁性）は、トランジスタＮ４のソー
スの下及びトランジスタＮ３の下では接合が急峻なので
より大きく形成されている。この結果、トランジスタＮ
４のソース、及びトランジスタＮ３のドレインのキャパ
シタンス、及びノード１０の全体のキャパシタンスは減
少する。電荷が保存されるので、ノード１０の電圧は増
加に向かい電圧Ｖｄｄより高い値に達する。トランジス
タＮ２はこの様に任意に制御され、端子Ｓの高レベルは
図１のインバータ回路で得られた値に少なくとも等し
い。
【００３１】本発明によれば、この現象はトランジスタ
Ｎ４がフローティング基板を有するならばより大きい。
Ｎ４がフローティング基板を有するならばより大きい。
【００３２】どの様な理論的な説明であっても、図４に
示す結果が観測される。この図には、端子Ｅの電圧、端
子Ｓの電圧、及びノード１０の電圧Ｖ１の時間に応じた
変化を図示している。最初の状態で、入力端子Ｅの電圧
は高く、出力端子Ｓの電圧は低い。時間ｔ０とｔ１の間
とすれば、入力端子Ｅの電圧は高いレベルから低いレベ
ルに切り替わる。従って、ノード１０の上の電圧Ｖ１は
増加し始め、前に示した様に供給電圧より高い電圧まで
増加する。従って、出力電圧Ｓの電圧は電圧Ｖｄｄに非
常に近い電圧になる。
示す結果が観測される。この図には、端子Ｅの電圧、端
子Ｓの電圧、及びノード１０の電圧Ｖ１の時間に応じた
変化を図示している。最初の状態で、入力端子Ｅの電圧
は高く、出力端子Ｓの電圧は低い。時間ｔ０とｔ１の間
とすれば、入力端子Ｅの電圧は高いレベルから低いレベ
ルに切り替わる。従って、ノード１０の上の電圧Ｖ１は
増加し始め、前に示した様に供給電圧より高い電圧まで
増加する。従って、出力電圧Ｓの電圧は電圧Ｖｄｄに非
常に近い電圧になる。
【００３３】更に、前述の現象がないので、出力電圧Ｖ
１は曲線４０に示す形に従うことに注目する必要があ
る。
１は曲線４０に示す形に従うことに注目する必要があ
る。
【００３４】図５は本発明に基づくバッファー増幅器に
対する出力信号の立ち上がり時間（ｔｒS ）と入力信号
の立ち上がり時間（ｔｒE ）の間の関係を示している。
出力信号の立ち上がり時間は入力信号の立ち上がり時間
が低い場合（２ｎｓ未満）ゆっくり増加し、その後急激
に減少する。これはノード１０での過電圧効果が非常に
早い増加を有する入力信号に対し有効に発生することを
示している。
対する出力信号の立ち上がり時間（ｔｒS ）と入力信号
の立ち上がり時間（ｔｒE ）の間の関係を示している。
出力信号の立ち上がり時間は入力信号の立ち上がり時間
が低い場合（２ｎｓ未満）ゆっくり増加し、その後急激
に減少する。これはノード１０での過電圧効果が非常に
早い増加を有する入力信号に対し有効に発生することを
示している。
【００３５】図６は本発明に基づく回路の場合と（曲線
６１）と従来の回路の場合（曲線６２）の出力信号の立
ち上がり時間（ｔｒS ）と容量性負荷の関係を示してい
る。両方の場合、信号の立ち上がり時間はキャパシタン
スＣL と共に直線的に変化している。しかし、傾斜は本
発明に基づく回路の場合小さい。キャパシタンスが高い
場合（例えば、ほぼ１０ｐＦ）、立ち上がり時間の値は
ほぼ１５％だけ少ない様に見える。これは本発明に基づ
くデバイスにより高い容量性負荷のあるラインの場合切
り替え速度が非常に改善されることを示している。
６１）と従来の回路の場合（曲線６２）の出力信号の立
ち上がり時間（ｔｒS ）と容量性負荷の関係を示してい
る。両方の場合、信号の立ち上がり時間はキャパシタン
スＣL と共に直線的に変化している。しかし、傾斜は本
発明に基づく回路の場合小さい。キャパシタンスが高い
場合（例えば、ほぼ１０ｐＦ）、立ち上がり時間の値は
ほぼ１５％だけ少ない様に見える。これは本発明に基づ
くデバイスにより高い容量性負荷のあるラインの場合切
り替え速度が非常に改善されることを示している。
【００３６】本発明により更に本発明に基づく回路の電
力消費が従来の回路の電力消費と違わないことが観測さ
れている。
力消費が従来の回路の電力消費と違わないことが観測さ
れている。
【００３７】所期の目的に従って、本発明により低い入
力キャパシタンスを有する回路が与えられる。これは従
来の回路とは逆に、Ｐチャネルトランジスタがコンデン
サＣL を充電することを直接妨害せず、これによりもは
や大きな大きさであることを必要としないからである。
実際には、本発明に基づく回路は入力キャパシタンスが
従来の回路に対しほぼ５０％少なくなっている。
力キャパシタンスを有する回路が与えられる。これは従
来の回路とは逆に、Ｐチャネルトランジスタがコンデン
サＣL を充電することを直接妨害せず、これによりもは
や大きな大きさであることを必要としないからである。
実際には、本発明に基づく回路は入力キャパシタンスが
従来の回路に対しほぼ５０％少なくなっている。
【００３８】本発明により更に、たとえ本発明に基づく
回路の部品の数が従来の回路の部品の数に対し多くて
も、これらの部品を小さくできるので表面の小さい、又
は最小の回路を提供できる。
回路の部品の数が従来の回路の部品の数に対し多くて
も、これらの部品を小さくできるので表面の小さい、又
は最小の回路を提供できる。
【００３９】本発明の最大の利点は外側のトランジスタ
Ｎ１とＮ２がＮチャネルＭＯＳトランジスタである時得
られる。しかし、トランジスタＮ１とＮ２がＮＰＮバイ
ポーラトランジスタの時でも、幾つかの無視できない本
発明の利点がまだ得られている。実際に、ＮＰＮトラン
ジスタが本質的に早く切り替わるならば、本発明は出力
電圧の変動を大きくする利点が加わる。実際に、トラン
ジスタＮ４によりトランジスタＮ２の制御端子（ベー
ス）に加えられる過電圧により、出力端子（Ｓ）の高電
圧は高い供給電圧（Ｖｄｄ）より低くなく、即ちベース
−エミッタ間の電圧低下（Ｖｂｅ）は補償される。
Ｎ１とＮ２がＮチャネルＭＯＳトランジスタである時得
られる。しかし、トランジスタＮ１とＮ２がＮＰＮバイ
ポーラトランジスタの時でも、幾つかの無視できない本
発明の利点がまだ得られている。実際に、ＮＰＮトラン
ジスタが本質的に早く切り替わるならば、本発明は出力
電圧の変動を大きくする利点が加わる。実際に、トラン
ジスタＮ４によりトランジスタＮ２の制御端子（ベー
ス）に加えられる過電圧により、出力端子（Ｓ）の高電
圧は高い供給電圧（Ｖｄｄ）より低くなく、即ちベース
−エミッタ間の電圧低下（Ｖｂｅ）は補償される。
【００４０】勿論、本発明は当業者が容易に考えられる
種々の変更、修正及び改善を行うことができる。この種
の変更、修正及び改善はこの開示の一部であり、本発明
の精神及び範囲内にある。従って、前述の記載は一例で
あり、これにより制限されない。
種々の変更、修正及び改善を行うことができる。この種
の変更、修正及び改善はこの開示の一部であり、本発明
の精神及び範囲内にある。従って、前述の記載は一例で
あり、これにより制限されない。
【図１】従来のバッファー増幅器の例を示す。
【図２】本発明に基づくバッファー増幅器を示す。
【図３】図２の回路に使用されたＮチャネルＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図４】図２の回路の電圧特性の時間的な変化を示す。
【図５】図２の回路に対する出力信号の立ち上がり時間
と入力信号の立ち上がり時間の関係を示す。
と入力信号の立ち上がり時間の関係を示す。
【図６】従来の回路と図２の回路に対する出力信号と出
力容量性負荷の関係を示す。
力容量性負荷の関係を示す。
１０ ノード ２１ Ｐタイプの半導体基板 ２２ Ｎ+ タイプの埋め込み層 ２３ Ｎタイプのソース領域 ２４ Ｎタイプのソース拡張領域 ２５ Ｎタイプのドレイン領域 ２６ Ｎタイプのドレイン拡張領域 ２８ ゲート ２９ ゲート絶縁層 ３０ スペーサ ４０ 出力電圧Ｖ１の曲線 ６１ 本発明に基づく回路の場合の曲線 ６２ 従来の場合の回路の曲線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コンスタンティン パパダ フランス国， 38610 ジエル， リュ ドゥ ラ ガール， １セー番地 (72)発明者 ジャン−ピエール モロー フランス国， 38610 ジエル， リュ ドゥ ラ ガール， 14番地
Claims (8)
- 【請求項１】 入力端子（Ｅ）と、出力ラインに接続さ
れた出力端子（Ｓ）とを含み、該出力端子は第１のプル
ダウントランジスタ（Ｎ１）と第２のプルアップトラン
ジスタ（Ｎ２）と結合しており、該第１のトランジスタ
が入力信号により直接制御されているバス制御バッファ
ー増幅器であって、 該第２のトランジスタ（Ｎ２）が入力信号により直接制
御されている第３のプルダウンＮチャネルＭＯＳトラン
ジスタ（Ｎ３）と、反転入力信号により制御されている
第４のプルアップＮチャネルＭＯＳトランジスタ（Ｎ
４）とにより制御されているゲートを有し、第４のＮチ
ャネルＭＯＳトランジスタが非常に急激なドレイン−基
板接合を含むことを特徴とする；バス制御バッファー増
幅器。 - 【請求項２】 第１と第２のトランジスタがＮチャネル
ＭＯＳトランジスタであることを特徴とする請求項１に
記載のバッファー増幅器。 - 【請求項３】 第４のＮチャネルＭＯＳトランジスタ
（Ｎ４）の基板がフローティング基板であることを特徴
とする請求項１に記載のバッファー増幅器。 - 【請求項４】 ミクロン以下の技術で実現されることを
特徴とする請求項１に記載のバッファー増幅器。 - 【請求項５】 第２のＮチャネルＭＯＳトランジスタの
基板がフローティング基板であることを特徴とする請求
項２に記載のバッファー増幅器。 - 【請求項６】 第２のＮチャネルＭＯＳトランジスタが
第１のＮチャネルＭＯＳトランジスタと同じ大きさを有
していることを特徴とする請求項２に記載のバッファー
増幅器。 - 【請求項７】 第４のトランジスタの表面積が第２のト
ランジスタの表面積の３分の１である様に第４のトラン
ジスタが定められていることを特徴とする請求項２に記
載のバッファー増幅器。 - 【請求項８】 第４のトランジスタの通信路長が第３の
トランジスタの通信路長の６倍である様に第４のトラン
ジスタが定められていることを特徴とする請求項２に記
載のバッファー増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9702459 | 1997-02-25 | ||
| FR9702459A FR2760151B1 (fr) | 1997-02-25 | 1997-02-25 | Amplificateur-tampon de commande de bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256897A true JPH10256897A (ja) | 1998-09-25 |
| JP3179059B2 JP3179059B2 (ja) | 2001-06-25 |
Family
ID=9504326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05738398A Expired - Fee Related JP3179059B2 (ja) | 1997-02-25 | 1998-02-24 | バス制御バッファー増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6144257A (ja) |
| EP (1) | EP0860948B1 (ja) |
| JP (1) | JP3179059B2 (ja) |
| DE (1) | DE69825646T2 (ja) |
| FR (1) | FR2760151B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013748A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 入出力回路装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3539947B2 (ja) * | 2002-06-20 | 2004-07-07 | 沖電気工業株式会社 | パワー検出回路付リミティングアンプ |
| US7777996B2 (en) * | 2005-06-30 | 2010-08-17 | Lsi Corporation | Circuit protection system |
| US8144848B2 (en) * | 2007-06-27 | 2012-03-27 | At&T Intellectual Property I, Lp | System and method for telephone directory advertising |
| US7825732B2 (en) * | 2007-10-24 | 2010-11-02 | Infineon Technologies Ag | Compensation for amplifiers driving a capacitive load |
| US8085956B2 (en) * | 2007-12-14 | 2011-12-27 | Knowles Electronics, Llc | Filter circuit for an electret microphone |
| US8324943B1 (en) | 2009-01-28 | 2012-12-04 | Cirrus Logic, Inc. | High voltage linear amplifier driving heavy capacitive loads with reduced power dissipation |
| US8400211B2 (en) | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806738A (en) * | 1972-12-29 | 1974-04-23 | Ibm | Field effect transistor push-pull driver |
| JPS5198938A (ja) * | 1975-02-26 | 1976-08-31 | ||
| US4071783A (en) * | 1976-11-29 | 1978-01-31 | International Business Machines Corporation | Enhancement/depletion mode field effect transistor driver |
| US4199695A (en) * | 1978-03-03 | 1980-04-22 | International Business Machines Corporation | Avoidance of hot electron operation of voltage stressed bootstrap drivers |
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| US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
| JPH05167427A (ja) * | 1991-12-13 | 1993-07-02 | Toshiba Corp | レベルシフト回路 |
| US5422591A (en) * | 1994-01-03 | 1995-06-06 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit with body bias control for multiple power supply operation |
-
1997
- 1997-02-25 FR FR9702459A patent/FR2760151B1/fr not_active Expired - Fee Related
-
1998
- 1998-02-24 JP JP05738398A patent/JP3179059B2/ja not_active Expired - Fee Related
- 1998-02-24 US US09/028,408 patent/US6144257A/en not_active Expired - Lifetime
- 1998-02-24 DE DE69825646T patent/DE69825646T2/de not_active Expired - Fee Related
- 1998-02-24 EP EP98410015A patent/EP0860948B1/fr not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013748A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 入出力回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69825646T2 (de) | 2005-08-18 |
| US6144257A (en) | 2000-11-07 |
| DE69825646D1 (de) | 2004-09-23 |
| FR2760151A1 (fr) | 1998-08-28 |
| FR2760151B1 (fr) | 1999-05-14 |
| JP3179059B2 (ja) | 2001-06-25 |
| EP0860948B1 (fr) | 2004-08-18 |
| EP0860948A1 (fr) | 1998-08-26 |
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Legal Events
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