JPH0225775A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はウェハ・テスト機能を備え、このウェハ・テ
スト時に出力バッファ回路からデータが出力される半導
体集積回路に係り、特にウェハ・テスト時に出力バップ
ア回路で発生するノイズの低減化を図るようにした半導
体集積回路に関する。

（従来の技術） メモリ用半導体集積回路、論理用半導体集積回路等のＩ
Ｃは、周知のように外部から信号やデータを受け、内部
で演算、論理等の処理を行ない、その処理結果を外部に
出力する。例えばメモリ用ＩＣでは、人力信号はアドレ
ス信号やコントロール信号であり、アドレスで指定され
た番地に記憶されたデータを読み出し、データ出力ピン
から出力信号として読み出しデータを出力する。そして
、メモリ用ＩＣでは、その出力段に設けられた出力バッ
フ７回路によって例えば１００９Ｆ程度の大きな負荷容
量を駆動する必要があり・、このため、出力バッファ回
路として電流駆動能力が比較的の大きなものを使用する
必要がある。この出力バッファ回路の駆動力は、動作の
高速性が要求される分野で使用されるＩＣｆ！太き（す
る必要がある。

すなわち、外部負荷容量を駆動するために必要な時間が
アクセス・タイムの一部として扱われるからである。

ところで、ＩＣの実使用時、あるいはテスト時にしばし
ば問題となることの一つにノイズの発生がある。すなわ
ち、ＩＣ内の出力バッファ回路に流れる電流が瞬時に変
化することにより電源配線に逆起電力が発生し、これが
電源に混入することによってノイズが発生する。

第７図は配線ボード上に実装されたＩＣの概略図である
。図中、破線で囲まれた領域がＩＣ７０であり、この１
ｃ７０は入力電圧Ｖｉｎが与えられる内部回路７１と、
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタからなり、この内部回路７１の出力で駆動さ
れる出力バッファ回路７２とから構成されている。また
、ｖｃｃ及びＶＳＳは配線ボードに供給される電源電圧
及び接地電圧である。ボードに供給される上記両電圧Ｖ
ＣＣ及びＶＳＳは、このボード上の配線、ＩＣ内部の配
線、ＩＣ内部におけるボンディングワイヤー等にそれぞ
れ存在するインダクタンスの和であるインダクタンス成
分Ｌ１、Ｌ２それぞれを介してＩＣ７Ｇに供給される。

一方、ＩＣ７０の出力ツードア３と接地電圧ｖ３．との
間には外部負荷による容量Ｃ１が、電源電圧ＶＣＣと接
地電圧ＶＳＳとの間にはＩＣ自体の容量Ｃ２がそれぞれ
接続されている。ＩＣ内の出力バッファ回路７２で駆動
する外部負荷による容量Ｃ１は上記のように１００ｐＦ
程度の大きな値であり、電源ノイズはこの容量Ｃ１を出
力バッファ回路７２で駆動する際に発生する。すなわち
、例えば上記第７図中のＩＣ７０がメモリ用ＩＣであり
、その入力電圧Ｖｌｎが後数ビットからなるアドレスの
１ビット分であるとき、第８図のタイミングチャートに
示すように、アドレスが切替わり、出力バッフ７回路７
２からの出力データＤ　ｏｕｔがａｌ”レベルから“Ｏ
゛レベル切替わる場合を考える。

このときを例えば゛（］゛読みとする。予め、容量Ｃ１
に蓄えられている電荷は、出力バッファ回路７２内のＮ
チャネルＭＯＳトランジスタがオンすることによって接
地電圧ＶＳＳに放電される。これにより、出力データＤ
　ｏｕｔが“１”レベルから°０”レベルに変化する。

このとき、接地電圧ＶＳＳの配線に流れる電流１５５は
図示のように変化する。このとき、この接地電流！ｓｓ
の時間的変化の割合いｄＩｓｓ／ｄｔと、上記インダク
タンス成分Ｌ２とにより、接地電圧の配線にはＬ２・ｄ
　Ｉ　ｓｓ／　ｄ　ｔなる逆起電力が発生する。すなわ
ち、ＩＣ内部では、出力バッファ回路７２内のＮチャネ
ルＭＯＳトランジスタがオンした直後では接地電圧ＶＳ
Ｓが上昇し、その後、トランジスタのオン電流が減少す
るのに伴って負極性にひかれ、オン電流が流れなくなる
と元のＯｖに戻って安定する。

これとは逆に、出力バッファ回路７２からの出力データ
Ｄ　ｏｕｔが０“レベルから“１＃レベルに切替わる“
１”読み時では、出力バッファ回路７２内のＰチャネル
ＭＯＳトランジスタがオンすることによって容量Ｃ１が
充電され、出力データＤ　ｏｕＬが“０＃レベルから′
１“レベルに変化する。このとき、電源電圧ＶＣＣの配
線に流れる電流ＩＣＣは図示のように変化する。このと
きも、この電流ＩＣＣの時間的変化の割合いｄｌｃｃ／
ｄｔと、インダクタンス成分Ｌ２とにより、電ｌＪＡ電
圧の配線にはＬ２・ｄｌｃｃ／ｄｔなる逆起電力が発生
し、図示のように電源電圧ＶＣＣが変動する。

このように出力バッファ回路７２が動作することにより
、ＩＣ内部の電源電圧ＶＣＣもしくは接Ｊｉ！！電圧Ｖ
ＳＳが変動する。これに対して入力電圧Ｖｌｎはボード
上の電′Ｒ電圧ＶＣＣもしくは接地電圧ＶＳＳの変動に
かかわず、常に一定値を保っている。すなわち、第７図
に示すように、入力電圧Ｖｌｎを発生するＩＣ（図示せ
ず）の電源電圧ＶＣＣと接地電圧ＶＳＳは、ボード上の
ＩＣ７０とは分離され、完全に別系統になっており、こ
れらの間に相互作用が存在しないからである。このため
、ボード上の１０内部で電源電圧ＶＣＣもしくは接地電
圧ＶＳＳが変動すると、ボード上のＩＣ７０は誤動作を
起こす可能性がある。例えば、第９図の波形図に示すよ
うに、入力電圧Ｖｌｎが高レベル電位のときに、ＩＣ内
で接地電圧ＶＳＳが変動することにより、入力電圧Ｖｊ
ｎと接地電圧ＶＳｇとの電位差（Ｖ　Ｉｎ−Ｖ　ｓｓ）
がＩＣ７０の入力段トランジスタの低レベル側の閾値電
圧ＶＩＬよりも小さくなると、ＩＣ７０はこのときの入
力電圧Ｖｌｎを低レベル電位として検知する。従って、
このときは誤ったデータが出力され、ＩＣは誤動作する
ことになる。

ところで、上記のように出力バッフアロ路が動作するこ
とによって発生するノイズの抑制を図るためには次の二
つの方法が考えられる。

（ａ）接地ｒｉ流１５８もしくは電源電流ＩＣＣの時間
的変化の割合いｄｉ／ｄｔを小さくする。

（ｂ）インダクタンス成分Ｌ１、Ｌ２を小さくする。

さらに、前者のｄ　Ｉ／ｄ　ｔを小さくするためには次
の二つの方法が考えられる。

（１）出力バッフ７回路に供給される信号波形の立ち上
がりもしくは立ち下がりをなだらかにする。

（２）出力バッファ回路を構成するトランジスタの素子
サイズを小さくして大きな電流が流れにくくする。

上記（１）の方法は出力データＤ　ｏｕｔの切替え時に
出力バッファ回路内のトランジスタがオンする時期を遅
らせることに相当し、（２）の方法は出力バッファ回路
の負荷駆動能力を低下させることになる。この（１）、
（２）の方法は共に、アクセス・タイムを遅らせること
によってノイズの抑制を図るものである。

上記ＣＢ’）のｄ　Ｉ／ｄ　ｔを小さくすることはＩＣ
の製造者が行なう対策であるのに対し、（ｂ）のインダ
クタンス成分を小さくすることはボードの設計者が行な
う対策である。すなわち、ボード上の配線長を最小に設
計することによってインダクタンス成分を小さくするこ
とができる。高速動作させるＩＣにとっては、アクセス
−タイムを遅らせることは好ましくなく、むしろ、負荷
容量を極力速く駆動できるように出力バッファ回路を設
計し、ボードの最適化によってノイズ対策を行なうこと
が一般的である。

高速動作が可能なＩｃを得るためには、ある程度のノイ
ズが出力バッファ回路で発生することは覚悟し、それで
も誤動作しないようなボード設計が必要である。

このときに最大の問題となるのは、ダイソート・テスト
（Ｄ　Ｉｅ　　Ｓ　ｏｒｔ　Ｔ　ｅｓｔ　）を始めとす
るウェハーテスト（Ｗａｆｅｒ　　Ｔｅ５ｔ　）時に発
生するノイズである。このウェハーテストは第１０図の
構成のテスト・システムを用いて行われる。テスタ８１
からの入力データＤ１ｎ、電源電圧ＶＣＣ及び接地電圧
ＶＳＳが、プローバ８２にセットされたウェハ状態のＩ
Ｃ８３に供給され、このＩＣ８３からの出力データＤ　
ｏｕｔはテスタ８１に送られる。ところで、テスタ８１
からブローバ８２までの距離は非常に長くなり、例えば
１ｍ以上になることもある。このため、両者間の各配線
に存在するインダクタンス成分はボード上のものに比べ
て著しく大きなものとなる。

低速及び中速ＩＣでは、前記（ａ）の対策を施すことに
よりノイズの発生を抑制しているため、ウェハ・テスト
時でもこのノイズによる誤動作の心配はほとんどない。

しかし、ボード上で十分なノイズ対策が施されるという
仮定の下に設計される高速ＩＣでは、このウェハ・テス
ト時におけるノイズの発生が問題になる。すなわち、高
速ＩＣではｄ　Ｉ／ｄ　ｔが大きくなるように設計され
ており、ＩＣに供給される電源電圧ＶＣＣ及び接地電圧
ＶＳＳの変動も非常に大きくなる。このため、現在のテ
スタやブローバを使用した通常のテスト・システムでは
満足に測定ができなくなる恐れがある。

（発明が解決しようとする課題） このように従来の半導体集積回路は、通常のテスト・シ
ステムを用いるとウニ／Ｘ豪テスト時に発生するノイズ
により満足な測定ができなくなるという問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、実使用では十分な動作速度が得られ
、かつウニ／１・テスト時ではノイズの発生を抑制でき
、通常のテスト・システムを用いても測定を満足に行な
うことができる半導体集積回路を提供することにある。

［発明の構成コ （課題を解決するための手段） この発明の半導体集積回路は、テストモードであること
を検知するモード検知手段と、外部にデータを出力する
出力バッフ７回路と、上記出力／（ソファ回路を駆動し
、テストモードの際には上記出力バッファ回路に対する
駆動能力が低下するように制御されるプリバッファ回路
とを具備したことを特徴とする。

またこの発明の半導体集積回路は、テストモードである
ことを検知するモード検知手段と、テストモードの際に
外部負荷に対する駆動能力が低下するように制御される
出力バッファ回路と、上記出力バッファ回路を駆動する
プリバッファ回路とを具備したことを特徴とする。

さらにこの発明の半導体集積回路は、テストモードであ
ることを検知するモード検知手段と、テストモードの際
に外部負荷に対する駆動能力が低下するように制御され
るデータ出カバ・ソファ回路と、上記出力バッファ回路
を駆動し、テストモードの際には上記出力バッファ回路
に対する駆動能力が低下するように制御されるプリバッ
ファ回路とを具備したことを特徴とする。

（作用） この発明の半導体集積回路では、テストモードのときに
は、出力バッファ回路に対するプリバッファ回路の駆動
能力を低下させる、外部負荷に対する出力バッファ回路
の駆動能力を低下させるかのいずれか一方もしくは両方
の＄４！ｇを行なうことによって、出力バッファ回路の
動作速度を遅らせることにより、ノイズの発生が抑制さ
れる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。第１図はこの発明の第１の実施例に係る半導体集積回
路（ＩＣ）の出力段の構成を示す回路図である。図にお
いて、ＩＯは出力データＤ　ｏｕｔを発生する出力バッ
ファ回路である。この出力バヅファ回路１０は、ソース
が電源電圧ＶＣＣの印加点に接続され、ドレインがデー
タＤ　ｏｕｔの出力ノード１１に接続されたＰチャネル
ＭＯＳトランジスタ１２と、ドレインが上記ノード１１
に接続され、ソースが接地電圧ＶＳＳの印加点に接続さ
れたＮチャネルＭＯＳトランジスタ１３とから構成され
ている。上記両トランジスタ１２．１３のゲートには、
それぞれ内部データＤ　ｏｕｔｌ’　、Ｄ　ｏｕｔ２’
が人力されるプリバッファ回路２０．３０の出力が供給
される。

上記一方のプリバッファ回路２０は、内部データＤｏｕ
ｔｌ’を反転して上記出力バッファ回路１Ｇ内のＰチャ
ネルＭＯＳトランジスタ１２のゲートに供給するＣＭＯ
Ｓインバータ回路２１と、内部データＤ　ｏｕｔｌ’が
供給され、後述する回路で発生されるウェハ・テスト信
号ＷＴ及びその反転信号ＷＴに応じて動作し、内部デー
タＤ　ｏｕｔｌ’を反転して上記出力バッファ回路１Ｇ
内のＰチャネルＭＯ３）ランジスタ」２のゲートに供給
するそれぞれ２個のＰチャネルＭＯＳトランジスタ２２
．２３及びＮチャネルＭＯＳトランジスタ２４．２５か
らなるＣＭＯＳインバータ回路２Ｂとで構成されている
。また、上記他方のプリバッファ回路３０は、内部デー
タＤ　ｏｕＬ２’を反転して上記出力バッファ回路１０
内のＮチャネルＭＯＳトランジスタ【３のゲートに供給
するＣＭＯＳインバータ回路３１と、内部データＤ　ｏ
ｕｔ２’が供給され、後述する回路で発生されるウェハ
・テスト信号ＷＴ及びその反転信号ＷＴに応じて動作し
、内部データＤ　ｏｕｔ２’を反転して上記出力バッフ
７回路１０内のＮチャネルＭＯＳｌ−ランジスタ１３の
ゲートに供給するそれぞれ２個のＰチャネルＭＯＳトラ
ンジスタ３２．３３及びＮチャネルＭＯ３）ランジスタ
３４．３５からなるＣＭＯＳインバータ回路３６とで構
成されている。

なお、この実施例回路において、出力バッファ回路１０
内の両トランジスタ１２．１３は、ノードｔｉに接続さ
れる図示しない外部負荷容量を高速に駆動するため、そ
れぞれのコンダクタンスは十分大きく設定されている。

また、上記一方のプリバッファ回路２０では、ＣＭＯＳ
インバータ回路２１と２６のＰチャネルＭＯＳトランジ
スタ１２のゲートに対する駆動能力が例えば１対９とな
るように各トランジスタのコンダクタンスが設定されて
いる。同様に他方のプリバッファ回路３０でも、ＣＭＯ
Ｓインバータ回路３１と３６のＮチャネルＭＯＳトラン
ジスタ１３のゲートに対する駆動能力が例えば１対９と
なるように各トランジスタのコンダクタンスが設定され
ている。

上記構成でなる回路において、実使用時にはウェハ・テ
スト（Ｍ　号Ｗ　Ｔが“０°レベル、その反転信号ＷＴ
が“１″レベルにされる。このため、−方のプリバッフ
ァ回路２０ではＣＭＯＳインバータ回路２１と２６とが
共に動作し、内部データＤｏｕｔｌ’が２個のＣＭＯＳ
インバータ回路２Ｌ　２Ｂで反転されて出力バッファ回
路ｌＯ内のＰチャネルＭＯＳトランジスタ１２のゲート
に供給される。同様に、他方のプリバッファ回路３０で
もＣＭＯＳインバータ回路３１と３６とが共に動作し、
内部データＤ　ｏｕｔ２’が２個のＣＭＯＳインバータ
回路３１．３６で反転されて出力バッファ回路１０内の
ＮチャネルＭＯＳトランジスタ１３のゲートに供給され
る。ここで、−方の内部データＤｏｕｔｌ’　が′１”
レベルにされている場合には、プリバッファ回路２０で
はその出力が２個のＣＭＯＳインバータ回路２１．２Ｂ
によって駆動されるので急速に“０”レベルとなる。

これにより、出力バラフッ回路１０内のＰチャネルＭＯ
５）ランジスタ１２は急速にオンし、ノード１１の出力
データＤ　ｏｕｔは急速に“１２レベルに立上がる。こ
れとは逆に、他方の内部データＤ　ｏｕＬ２’が′０”
レベルにされている場合には、プリバッファ回路３０で
はその出力が２個のＣＭＯＳインバータ回路３１３Ｂに
よって駆動されるので急速に“１″レベルとなる。これ
により、出力バッファ回路ｌＯ内のＮチャネルＭＯＳト
ランジスタ１３は急速にオンし、ノード１１の出力デー
タＤ　ｏｕｔは急速に“０゛レベルに立下がる。すなわ
ち、実使用時では十分な動作速度が得られる。

次にウェハ・テストを行なう場合の動作を説明する。こ
のウェハ・テスト時には、ウェハ拳テスト信号ＷＴが“
１”レベル、その反転信号ＷＴが“００　レベルにされ
る。このとき、一方のプリバッファ回路２０ではＣＭＯ
Ｓインバータ回路２Ｉのみか動作し、内部データＤｏｕ
Ｌ＋’がこのＣＭＯＳインバータ回路２１のみで反転さ
れて出力バッファ回路ｌＯ内のＰチャネルＭＯＳトラン
ジスタ１２のゲートに供給される。同様に、他方のプリ
バッファ回路３０でもＣＭＯＳインバータ回路３１のみ
が動作し、内部データＤ　ｏｕｔ２’がこのＣＭＯＳイ
ンバータ回路３１のみで反転されて出力バッファ回路１
０内のＮチャネルＭＯＳトランジスタ１３のゲートに供
給される。

ここで、プリバッファ回路２０では２個のＣＭＯＳイン
バータ回路２Ｌ　２Ｂの駆動能力が１対９に設定されて
おり、プリバッファ回路３０でも２個のＣＭＯＳインバ
ータ回路３１．３Ｂの駆動能力が１対９に設定されてい
る。このため、ウェハ・テスト時には出力バッファ回路
１Ｇ内のＰチャネルＭＯＳトランジスタ１２とＮチャネ
ルＭＯＳトランジスタ１３の各ゲートは、実使用時のと
きの１／１０の駆動能力でそれぞれ駆動される。従って
、プリバッファ回路２０．３０の出力信号の立ち下がり
もしくは立ち上がり時間は実使用時のときの１０倍に増
加し、出力バッファ回路１０内のＰチャネルＭＯＳトラ
ンジスタ１２もしくはＮチャネルＭＯＳトランジスタ１
３がオンする際に流れる電流の時間的変化の割合いｄ　
Ｉ／ｄ　ｔは十分に小さくなる。

この結果、ｔＣ内部の電源電圧ＶＣＣもしくは接地電圧
ＶＳＳが変動することによって発生するノイズを抑制す
ることができ、通常のテスト壷システムを用いてもウェ
ハ・テストによるＡＩ定を満足に行なうことができる。

なお、このウェハ・テストの際には動作速度を低下させ
て動作させるため、メモリ用ＩＣ等におけるアクセス・
タイムは測定できない。しかし、ウェハ・テストで行わ
れるテスト項目はＤＣ特性の測定や不良メモリセルのａ
無等の検知などが主であるため、ＩＣ自体の動作速度を
低下させて４ｐｊ定を行なっても問題はない。

第２図はこの発明の第２の実施例に係る半導体集積回路
（ＩＣ）の出力段の構成を示す回路図である。この実施
例のＩＣでは出力バッファ回路１０内にそれぞれ２個の
ＰチャネルＭＯＳトランジスタ１４．１５及びＮチャネ
ルＭＯＳトランジスタ１６．１７を設けると共に、一方
のプリバッファ回路２０を前記ＣＭＯＳインバータ回路
２１とＣＭＯＳ型のＮＡＮＤゲート回路２７とで構成し
、他方のプリバッファ回路３０を前記ＣＭＯＳインバー
タ回路３１とＣＭＯＳ型のＮＯＲゲート回路３７とで構
成するようにしたものである。

出力バッファ回路１０では２個のＰチャネルＭＯＳ）ラ
ンジスタ１４．１５の各ソースが電源電圧ＶＣＣの印加
点に接続され、各ドレインがデータＤ　ｏｕｔの出力ノ
ード１１に接続されている。また、２個のＮチャネルＭ
ＯＳトランジスタ１６．１７の各ソースが接地電圧ｖｓ
ｓの印加点に接続され、各ドレインがデータＤｏｕｔの
出力ノードｌｌに接続されている。上記出力バッファ回
路１０内の一方のＰチャネルＭＯＳトランジスタ１４の
ゲートには、方のプリバッファ回路ｌＯ内のＣＭＯＳイ
ンバータ回路２１の出力が供給され、他方のＰチャネル
ＭＯＳトランジスタ１５のゲートには、一方のプリバッ
ファ回路ＩＯ内のＮＡＮＤゲート回路２７の出力が供給
される。上ｆａ　Ｎ　Ａ　Ｎ　Ｄデー８回路２７には内
部データＤ　ｏｕＬｌ’及び後述する回路で発生される
ウェハ・テスト信号ＷＴが供給される。上記出力バッフ
ァ回路ｌＯ内の一方のＮチャネルＭＯ５Ｉ−ランジスタ
１６のゲートには、他方のプリバッファ回路３０内のＣ
ＭＯＳインバータ回路３１の出力が供給され、他方のＰ
チャネルＭＯＳトランジスタ１７のゲートには、他方の
プリバッファ回路３０内のＮＯＲゲート回路３７の出力
が供給される。上記ＮＯＲゲート回路３Ｔには内部デー
タＤ　ｏｕｔ２’及び後述する回路で発生されるウェハ
・テスト信号ＷＴが供給される。

なお、この実施例回路において、出力バッフ７回路ｌＯ
内の２個のＰチャネルＭＯＳトランジスタ１４．１５そ
れぞれのコンダクンスが互いに等しくかつその和が前記
第１図の実施例回路における１個のＰチャネルＭＯＳト
ランジスタＩ２のそれと等しくなるように設定されてお
り、出力バッファ回路１０内の２ｙＩＡのＮチャネルＭ
ｏＳトランジスタ１６．１７のコンダクンスが互いに等
しくかつその和が前記第１図の実施例回路における１個
のＮチャネルＭＯＳトランジスタ１３のそれと等しくな
るように設定されている。

上記構成でなる回路において、実使用時にはウェハ・テ
スト信号ＷＴが“Ｏ”レベル、その反転信号ＷＴが″１
ルベルにされる。このため、方のプリバッファ回路２０
ではＮＡＮＤゲート回路２７が内部データＤ　ｏｕｔｌ
’を反転するインバータ回路として動作し、内部データ
Ｄｏｕｔｌ’がＣＭＯＳインバータ回路２Ｉ及びＮＡＮ
Ｄゲート回路２７で反転されて出力バッファ回路１０内
の２個のＰチャネルＭＯＳ）ランジスタ１４．１５の各
ゲートに並列に供給される。同様に、他方のプリ／、（
ツファ回路３０でもＮＯＲゲート回路３７が内部データ
Ｄ　ｏｕｔ２’を反転するインバータ回路として動作し
、内部データＤ　ｏｕｔ２’がＣＭＯＳインバータ回路
３１及びＮＯＲゲート回路３７で反転されて出力バッフ
ァ回路１０内の２個のＮチャネルＭＯＳ）ランジスタｌ
Ｇ、１７の各ゲートに並列に供給される。従って、例え
ば一方の内部データＤｏｕｔｌ’が′１”レベルにされ
ている場合には、プリバッファ回路２０内のＣＭ　ＯＳ
インバータ回路２１及びＮＡＮＤゲート回路２Ｔの出力
が共に１０”レベルになり、出力バッファ回路１口内の
２個のＰチャネルＭＯＳ）ランジスタ１４．１５が共に
オンする。このため、ノード１１の出力データＤ　ｏｕ
ｔは急速に“１″レベルに立上がる。また、他方の内部
データＤ　ｏｕｔ２’が“Ｏ“レベルにされている場合
には、プリバッファ回路３０内のＣＭＯＳインバータ回
路３１及びＮＯＲゲト回路３７の出力が共に“１″レベ
ルになり、出力バッファ回路ｌＯ内の２個のＮチャネル
ＭＯＳトランジスタ１６．１７が共にオンするため、ノ
ード１１の出力データＤ　ｏｕｔは急速に′０″レベル
に立上がる。すなわち、実使用時では十分な動作速度が
ｉ９られる。

ウェハ・テスト時には、ウェハ・テスト信号ＷＴが“１
ルベル、その反転信号ＷＴが“０”レベルにされる。こ
のとき、ＮＡＮＤゲート回路２７の出力は常に“１°レ
ベル、ＮＯＲゲート回路３７の出力は常に“０”レベル
となるため、出力バッファ回路１０内のＰチャネルＭＯ
Ｓトランジスタ１５及びＮチャネルＭＯＳトランジスタ
１７はオフ状態になる。このため、ウェハ・テスト時に
出力バッファ回路１０内のＰチャネルＭＯＳトランジス
タ１４もしくはＮチャネルＭＯＳトランジスタ１６がオ
ンする際に流れる電流の時間的変化の割合いｄｌ／ｄｔ
が十分に小さくなり、ＩＣ内部の電源電圧ＶＣＣもしく
は接地電圧ＶＳＳが変動することによって発生するノイ
ズを抑制することができる。

第３図はこの発明の第３の実施例に係る半導体集積回路
（ＩＣ）の出力段の構成を示す回路図である。この実施
例のＩＣでは上記第１図と第２図の両方の実施例回路を
組合わせることによって構成したものである。

第４図は上記第１図の実施例回路の変形例の構成を示す
回路図である。第１図の実施例では、出カバッファ回路
ｌＯ内のＰチャネルＭＯＳ）ランジスタ１２、Ｎチャネ
ルＭＯＳトランジスタ１３の各ゲートに対する駆動能力
を変えるため、プリバッファ回路２０．３０をＣＭＯＳ
インバータ回路２１．３１それぞれと、ウェハ・テスト
信号ＷＴ、ＷＴで動作が制御されるＣＭＯインバータ回
路２Ｂ、３Ｂそれぞれとで構成するようにしたものであ
るが、この変形例回路ではプリバッファ回路２０を図示
のように構成したものである。すなわち、電源電圧ＶＣ
Ｃの印加点と出力ノード４０との間にはデプレッション
型のＭＯＳトランジスタ４１のソース、ドレイン間と、
ＰチャネルＭＯＳトランジスタ４２のソース、ドレイン
間が直列接続される。また、出力ノード４０と接地電圧
Ｖｇ５の印加点との間にはＮチャネルＭＯＳトランジス
タ４３のソース、ドレイン間と、デプレ・ツシコン型の
ＭＯＳトランジスタ４４のソース、ドレイン間が直列接
続される。上記両トランジスタ４１．４４のゲートには
ウェハφテスト時に″０＃レベルにされるウェハ豪テス
ト信号ＷＴが並列に供給され、上記両トランジスタ４２
．４３のゲートには内部データＤｏｕｔｌ’が並列に供
給される。

このような構成のプリバッファ回路２０において、実使
用時にウェハ・テスト信号ＷＴが“１″レベルにされる
ことによってトランジスタ４Ｌ　４４のオン抵抗が十分
に小さ（なり、前記出力バッファ回路内１０内のＰチャ
ネルＭＯＳ）ランジスタ１２のゲートは十分大きな駆動
能力で駆動される。他方、ウェハ・テスト時には信号Ｗ
Ｔが′０゛レベルにされることによってトランジスタ４
Ｌ　４４のオン抵抗が実使用時の場合よりも大きくなり
、前記出力バッファ回路内１０内のＰチャネルＭＯＳト
ランジスタ１２のゲートは実使用時の場合よりは小さな
駆動能力で駆動される。なお、図示しないが、他方のプ
リバッファ回路３０も人力データがＤ　ｏｕＬ２’　に
替わるだけであり、これと同様の構成にされる。

第５図は上記各実施例回路で使用されるウェハ・テスト
信号ＷＴ、ＷＴを発生する回路の一例を示す図である。

図において、５１はウェハ◆テストモード時に′１ｍレ
ベルに設定されるバッドである。このバッド５１は通常
は高抵抗５２によって接地電位ＶＳＳの′０＃レベルに
設定されており、内部チップイネーブル信号ＣＥ’が′
０“レベルにされているときにはＮＯＲゲート回路５３
の出力が°１°レベル、その出力を反転するインバータ
回路５４の出力、すなわちウェハ・テスト信号ＷＴが“
１ルベル、さらにこのインバータ回路５４の出力を反転
するインバータ回路５５の出力、すなわち信号ＷＴが“
０”レベルとなる。他方、ウェハ・テストモードの際に
はバッド５１が“１ルベルに設定され、信号ＷＴが゛０
″レベル、信号ＷＴが“１ルベルとなる。

第６図は上記各実施例回路で使用されるウエノ＼・テス
ト信号ＷＴ、ＷＴを発生する回路の他の例を示す図であ
る。図において、６１はＩＣ内に通常の制御信号を供給
するためのバッドである。ウェハ・テスト時、このバッ
ド６１には通常の制御信号のレベル、すなわちＶＳＳ及
びＶＣＣよりも十分に高いレベルの信号が供給される。

上記バッド６１と接地電圧ＶＳＳの印加点との間には２
個のＰチャネルＭＯＳ）ランジスタロ２．６３と１個の
ＮチャネルＭＯ３Ｉ−ランジスタロ４の各ソース、ドレ
イン間が直列接続されており、トランジスタ６３と６４
の接続点にはＮＡＮＤゲート回路６５の一方入力端が接
続されている。

上記トランジスタ６３のゲートには所定のバイアス電圧
ｖｂが供給されている。そして、ウェハ争テスト時に内
部チップイネーブル信号ＣＥ’が“０”レベルにされ、
上記バッドＧ１に上記バイアス電圧ｖｂよりもＰチャネ
ルＭＯＳトランジスタ２個分の閾値電圧だけ高い電圧が
供給されているときにはＮＡＮＤゲート回路６５の出力
が“０“レベル、その出力を反転するインバータ回路６
Ｇの出力、すなわちウェハ・テスト信号ＷＴが′１ルベ
ル、さらにこのインバータ回路Ｂ６の出力を反転するイ
ンバータ回路６７の出力、すなわち信号ＷＴが“０”レ
ベルとなる。

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば通常のプリバッファ回路はその出力を可能にする出力
イネーブル信号に基づいて動作が制御されることが一般
的である。従って、上記各実施例回路でプリバッファ回
路２０．３０の動作を出力イネーブル信号に基づいて制
御する場合には、前記インバータ回路２１．３１それぞ
れを内部データＤ　ｏｕｔｌ’　　もしくはＤ　ｏｕｔ
２’　と出力イネーブル信号との論理を取るＮＡＮＤゲ
ート回路及びＮＯＲゲート回路にそれぞれ置換える必要
があり、かつ前記インバータ回路２Ｂ、３Ｂでも出力イ
ネーブル信号との論理を取る必要がある。

［発明の効果］ このようにこの発明によれば、実使用では十分な動作速
度が得られ、かつウニ／トチスト時ではノイズの発生を
抑制でき、通常のテスト・システムを用いても測定を満
足に行なうことができる半導体集積回路を提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る半導体集積回路
の出力段の構成を示す回路図、第２図はこの発明の第２
の実施例に係る半導体集積回路の出力段の構成を示す回
路図、第３図はこの発明の第３の実施例に係る半導体集
積回路の出力段の構成を示す回路図、第４図は上記第１
図の実施例回路の変形例の構成を示す回路図、第５図は
上記各実施例回路で使用されるウニ／＼・テスト信号を
発生する回路の一例を示す図、第６図はば上記各実施例
回路で使用されるウエノ）・テスト信号を発生する回路
の他の例を示す図、第７図は配線ボード上に実装された
ＩＣの概略図、第８図は上記第７図のＩＣのタイミング
チャート、第９図は上記第７図のＩＣの接地電圧の変化
を示す波形図、第１０図はウェハ・テストを行なうため
のテストやシステムの構成を示す図である。 １Ｇ・・・出力バッファ回路、１２．１４．１５・・・
ＰチャネルＭＯＳトランジスタ、１３．１８．１７・・
・ＮチャネルＭＯＳ）ランジスタ、２０．３０・・・プ
リバッファ回路、２１、２Ｂ、　３１．３６・・・ＣＭ
ＯＳインバータ回路、２７・・・ＣＭＯ５型のＮＡＮＤ
ゲート回路、３７・・・ＣＭＯ８型のＮＯＲゲート回路
。 出願人代理人　弁理士　鈴江武彦 ■襲 Ｖｓｓ 第 図 第 図 ■匡 ＳＳ 第 図 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）テストモードを有する半導体集積回路において、 テストモードであることを検知するモード検知手段と、 外部にデータを出力する出力バッファ回路と、上記出力
   バッファ回路を駆動し、テストモードの際には上記出力
   バッファ回路に対する駆動能力が低下するように制御さ
   れるプリバッファ回路とを具備したことを特徴とする半
   導体集積回路。
2. （２）テストモードを有する半導体集積回路において、 テストモードであることを検知するモード検知手段と、 テストモードの際に外部負荷に対する駆動能力が低下す
   るように制御される出力バッファ回路と、上記出力バッ
   ファ回路を駆動するプリバッファ回路と を具備したことを特徴とする半導体集積回路。
3. （３）テストモードを有する半導体集積回路において、 テストモードであることを検知するモード検知手段と、 テストモードの際に外部負荷に対する駆動能力が低下す
   るように制御される出力バッファ回路と、上記出力バッ
   ファ回路を駆動し、テストモードの際には上記出力バッ
   ファ回路に対する駆動能力が低下するように制御される
   プリバッファ回路とを具備したことを特徴とする半導体
   集積回路。