JPH0334622A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH0334622A JPH0334622A JP1169481A JP16948189A JPH0334622A JP H0334622 A JPH0334622 A JP H0334622A JP 1169481 A JP1169481 A JP 1169481A JP 16948189 A JP16948189 A JP 16948189A JP H0334622 A JPH0334622 A JP H0334622A
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- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 13
- 239000000872 buffer Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の出力回路に関し、特に出力段トラ
ンジスタ回路にＰチャネルトランジスタおよびＮチャネ
ルトランジスタを用いる半導体装置の出力回路に関する
。
ンジスタ回路にＰチャネルトランジスタおよびＮチャネ
ルトランジスタを用いる半導体装置の出力回路に関する
。
従来、この種の半導体装置の出力回路はＭＯ８トランジ
スタからなるインバータにより構成されている。
スタからなるインバータにより構成されている。
第５図はかかる従来の一例を示す半導体装置の出力回路
図である。
図である。
第５図に示すように、この出力回路はそれぞれのゲート
が入力端子（ＩＮ）１に接続され且つ電源（Ｖｃｃ）３
と＋’ｉｉ坤、 （Ｇ Ｎ Ｄ ） ４間に接続された
ＰチャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯ
ＳトランジスタＭ２からなる前段のＣＭ ＯＳインバー
タ１２と、このインバータ１２の出力をそれぞれのゲー
トに入力し且つ電源３と接地４との間に接続されるとと
もにその出力が出力端子（Ｏ１Ｊ’ｌ”）２に接続され
たＰチャネルＭＯＳトランジスタＭ５及びＮチャネルＭ
ＯＳトランジスタＭ６からなる出力段のＣＭ ＯＳイン
バータ１３とから構成されている。このＣＭＯＳインバ
ータ１２の入力電位ＶＩＮがＧ Ｎ ＤからＶＣＣある
いはＶＣＣからＧＮＤに変化する際に、ＣＭＯＳインバ
ータ１３を構成するトランジスタＭ５．Ｍ６に貫通電流
が流れる。
が入力端子（ＩＮ）１に接続され且つ電源（Ｖｃｃ）３
と＋’ｉｉ坤、 （Ｇ Ｎ Ｄ ） ４間に接続された
ＰチャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯ
ＳトランジスタＭ２からなる前段のＣＭ ＯＳインバー
タ１２と、このインバータ１２の出力をそれぞれのゲー
トに入力し且つ電源３と接地４との間に接続されるとと
もにその出力が出力端子（Ｏ１Ｊ’ｌ”）２に接続され
たＰチャネルＭＯＳトランジスタＭ５及びＮチャネルＭ
ＯＳトランジスタＭ６からなる出力段のＣＭ ＯＳイン
バータ１３とから構成されている。このＣＭＯＳインバ
ータ１２の入力電位ＶＩＮがＧ Ｎ ＤからＶＣＣある
いはＶＣＣからＧＮＤに変化する際に、ＣＭＯＳインバ
ータ１３を構成するトランジスタＭ５．Ｍ６に貫通電流
が流れる。
第６図は第５図におけるＣＭＯＳインバータの入力電圧
と貫通電流の関係を示す電圧・電流特性図である。
と貫通電流の関係を示す電圧・電流特性図である。
第６図に示すように、Ｎチャネルトランジスタのしきい
値をＶＴＮ、Ｐチャネルトランジスタのしきい値をＶ７
ｐとすると、ＶＴＮ ＜ Ｖ ＩＮ ＜ Ｖｃｃ−ＩＶ
ｔｐｌのとき貫通電流ＩＤＤが流れる。特に、出力段ト
ランジスタＭ５．Ｍ６の相互コンダクタンスが大きい大
容量駆動バッファにおいては貫通電流が大きく、立ち上
がりおよび立ち下がりの電流変化率も非常に大きなもの
となる。
値をＶＴＮ、Ｐチャネルトランジスタのしきい値をＶ７
ｐとすると、ＶＴＮ ＜ Ｖ ＩＮ ＜ Ｖｃｃ−ＩＶ
ｔｐｌのとき貫通電流ＩＤＤが流れる。特に、出力段ト
ランジスタＭ５．Ｍ６の相互コンダクタンスが大きい大
容量駆動バッファにおいては貫通電流が大きく、立ち上
がりおよび立ち下がりの電流変化率も非常に大きなもの
となる。
次に、この回路に改良を加えた出力回路、すなわち出力
段トランジスタのゲート入力の制御回路をＰチャネルお
よびＮチャネルＭＯＳトランジスタについて分割し貫通
電流を減らそうとした出力回路について説明する。
段トランジスタのゲート入力の制御回路をＰチャネルお
よびＮチャネルＭＯＳトランジスタについて分割し貫通
電流を減らそうとした出力回路について説明する。
第７図はかかる従来の他の例を示す出力回路図である。
第７図に示すように、この出力回路はＰおよびＮチャネ
ルのトランジスタの相互コンダクタンスを変えることに
より、Ｍｌ、Ｍ３で構成されるインバータ１２Ａの論理
しきい値を低く且つＭ２゜Ｍ４で構成されるインバータ
１２ ’、、の論理しきい値を高くそれぞれ設定し、こ
れによりトランジスタＭ５．Ｍ６からなる出力段トラン
ジスタ回路９を制御しようとするものである。
ルのトランジスタの相互コンダクタンスを変えることに
より、Ｍｌ、Ｍ３で構成されるインバータ１２Ａの論理
しきい値を低く且つＭ２゜Ｍ４で構成されるインバータ
１２ ’、、の論理しきい値を高くそれぞれ設定し、こ
れによりトランジスタＭ５．Ｍ６からなる出力段トラン
ジスタ回路９を制御しようとするものである。
第８０は第７閃における出力回路のタイミング図である
。
。
第８図に示すように、かかる出力回路は、例えば電源電
圧を５■として入力電圧ＶＩＮがＯ■→５■に変化した
時、■１がＯＶにおちる時間と■３がＯＶにおちる時間
とに差が生じ、出力段回路９のＰチャネルＭ ＯＳ ト
ランジスタＭ５とＮチャネルＭＯＳトランジスタＭ６が
同時に導通状態にナル時間、すなわちＶ １ ＞ ＶＴ
Ｎ、 Ｖ３ ＜ら■−ＶＴＰＩ （ＶＴＮはＮチャネ
ルＭＯＳトランジスタにしきい値、Ｖ７ｐはＰチャネル
ＭＯＳトランジスタのしきい値）となる時間が大幅に短
かくなり、トランジスタＭ５．Ｍ６を流れる貫通電流Ｉ
ＤＤが減少する。
圧を５■として入力電圧ＶＩＮがＯ■→５■に変化した
時、■１がＯＶにおちる時間と■３がＯＶにおちる時間
とに差が生じ、出力段回路９のＰチャネルＭ ＯＳ ト
ランジスタＭ５とＮチャネルＭＯＳトランジスタＭ６が
同時に導通状態にナル時間、すなわちＶ １ ＞ ＶＴ
Ｎ、 Ｖ３ ＜ら■−ＶＴＰＩ （ＶＴＮはＮチャネ
ルＭＯＳトランジスタにしきい値、Ｖ７ｐはＰチャネル
ＭＯＳトランジスタのしきい値）となる時間が大幅に短
かくなり、トランジスタＭ５．Ｍ６を流れる貫通電流Ｉ
ＤＤが減少する。
しかしながら、第７図に示すインバータ１２Ａの論理し
きい値を低く設定するにしても、原理的にはＶ〒Ｎ以下
にはなり得ない、また、この論理しきい値をできるだけ
低く設定しても、トランジスタＭ１の〔ゲート幅／ゲー
ト長〕比を小さくするのは高速化の点で限界があり、ト
ランジスタＭ３の（ゲート幅／ゲート長〕比を大きくす
るのは面積の点で限界があるので、１．５ Ｖ程度にな
ってしまう、一方、インバータ１２Ｂの論理しきい値は
、ＰチャネルＭＯＳトランジスタの相互コンダクタンス
をＮチャネルＭＯＳトランジスタのそれと同等にするの
に大きな〔ゲート幅／ゲート長〕比を必要とするので、
３．ＯＶぐらいが限界である。
きい値を低く設定するにしても、原理的にはＶ〒Ｎ以下
にはなり得ない、また、この論理しきい値をできるだけ
低く設定しても、トランジスタＭ１の〔ゲート幅／ゲー
ト長〕比を小さくするのは高速化の点で限界があり、ト
ランジスタＭ３の（ゲート幅／ゲート長〕比を大きくす
るのは面積の点で限界があるので、１．５ Ｖ程度にな
ってしまう、一方、インバータ１２Ｂの論理しきい値は
、ＰチャネルＭＯＳトランジスタの相互コンダクタンス
をＮチャネルＭＯＳトランジスタのそれと同等にするの
に大きな〔ゲート幅／ゲート長〕比を必要とするので、
３．ＯＶぐらいが限界である。
従って、インバータ１２Ａ、１２Ｂの出力遷移時間（出
力が“ＯＩＴ→″１″あるいは“°１”→″Ｏ”に切り
換わる時間〉を考慮に入れると、出力段のトランジスタ
Ｍ５及びＭ６が同時に導通状態にならない時間を作り出
すことは非常に困難となる。
力が“ＯＩＴ→″１″あるいは“°１”→″Ｏ”に切り
換わる時間〉を考慮に入れると、出力段のトランジスタ
Ｍ５及びＭ６が同時に導通状態にならない時間を作り出
すことは非常に困難となる。
上述した従来の半導体装置の出力回路は、スイッチング
時に出力段を構成するＰチャネルおよびＮチャネルトラ
ンジスタの両方ともに導通状態になる期間が生じ、両ト
ランジスタを通して電源およびＧＮＤ間に貫通電流が流
れるので、他回路に対して悪影響を及ぼすという欠点が
ある。
時に出力段を構成するＰチャネルおよびＮチャネルトラ
ンジスタの両方ともに導通状態になる期間が生じ、両ト
ランジスタを通して電源およびＧＮＤ間に貫通電流が流
れるので、他回路に対して悪影響を及ぼすという欠点が
ある。
すなわち、出力段トランジスタの相互コンダクタンスが
大きい大容量駆動用バッファ、例えばクロックドライバ
ー ＲＯＭ −ＲＡＭのワード線ドライバー、ポンディ
ングパッドに接続され且つチップ外の回路を駆動する出
力バッファ等においては、スイッチング時の貫通電流の
電流変化率が非常に大きな値となり、電源あるいはＧＮ
Ｄ配線の布線インピーダンス、パッケージのワイヤー。
大きい大容量駆動用バッファ、例えばクロックドライバ
ー ＲＯＭ −ＲＡＭのワード線ドライバー、ポンディ
ングパッドに接続され且つチップ外の回路を駆動する出
力バッファ等においては、スイッチング時の貫通電流の
電流変化率が非常に大きな値となり、電源あるいはＧＮ
Ｄ配線の布線インピーダンス、パッケージのワイヤー。
リードフレームのインダクタンス等により電源およびＧ
ＮＤに鋭いスパイクノイズが生ずる。その結果、このス
パイクノイズにより、ラッチ回路やＲＯＭ −ＲＡＭの
電流センスアンプあるいはＡ／ＤおよびＤ／Ａ変換器な
どのアナログ回路において、誤動作をひき起こすことに
なる。
ＮＤに鋭いスパイクノイズが生ずる。その結果、このス
パイクノイズにより、ラッチ回路やＲＯＭ −ＲＡＭの
電流センスアンプあるいはＡ／ＤおよびＤ／Ａ変換器な
どのアナログ回路において、誤動作をひき起こすことに
なる。
特に、近年の半導体集積回路の大規模化および高速化に
よりこの誤動作の問題は増々深刻になって来ている。
よりこの誤動作の問題は増々深刻になって来ている。
本発明の［１的は、かかる出力段トランジスタの改選電
流を阻＋ｈ ｔ、、他回路の誤動作を起させないように
する半導体装置の出力回路を提供することにある。
流を阻＋ｈ ｔ、、他回路の誤動作を起させないように
する半導体装置の出力回路を提供することにある。
本発明の半導体装置の出力回路は、入力端子に各々接続
された第一のゲート回路および第二のゲート回路と、第
一の電源と出力端子間に接続された第一のＰチャネルＭ
Ｏ８）−ランジスタおよび第二の電源と前記出力端子間
に接続された第一のＮチャネルＭＯＳ）−ランジスタを
有し−［Ｌつ前言０両トランジスタのゲートに前記第一
および第二のゲート回路の出力が人力される出力段トラ
ンジスタ回路ヒを備え、前記第一のゲート回路は、前記
第一の電源および第一のＰチャネルＭ ＯＳ トランジ
スタのゲート間に接続され社つゲートに前記入力端子が
接続される第二のＰチャネルＭＯＳトランジスタと前記
第二の電源および前記第一のＰチャネルＭＯＳトランジ
スタのゲート間に接続され目、つゲートに前記第二のゲ
ート回路の出力の反転信号が人力される第二のＮチャネ
ルＭＯＳトランジスタとを有し、一方前記第二のゲート
回路は、前記第二の電源および第一のＮチャネルＭＯＳ
トランジスタのゲー゛ト間に接続され且つゲートに前記
入力端子が接続される第三のＮチャネルＭＯＳトランジ
スタと前記第一の電源および前記第一のＮチャネルＭ
Ｃ）Ｓ トランジスタのゲート間に接続され往つゲート
に前記第一のゲート回路の出力の反転信号が入力される
第三のＰチャネルＭＯＳトランジスタとを有して構成さ
れる。
された第一のゲート回路および第二のゲート回路と、第
一の電源と出力端子間に接続された第一のＰチャネルＭ
Ｏ８）−ランジスタおよび第二の電源と前記出力端子間
に接続された第一のＮチャネルＭＯＳ）−ランジスタを
有し−［Ｌつ前言０両トランジスタのゲートに前記第一
および第二のゲート回路の出力が人力される出力段トラ
ンジスタ回路ヒを備え、前記第一のゲート回路は、前記
第一の電源および第一のＰチャネルＭ ＯＳ トランジ
スタのゲート間に接続され社つゲートに前記入力端子が
接続される第二のＰチャネルＭＯＳトランジスタと前記
第二の電源および前記第一のＰチャネルＭＯＳトランジ
スタのゲート間に接続され目、つゲートに前記第二のゲ
ート回路の出力の反転信号が人力される第二のＮチャネ
ルＭＯＳトランジスタとを有し、一方前記第二のゲート
回路は、前記第二の電源および第一のＮチャネルＭＯＳ
トランジスタのゲー゛ト間に接続され且つゲートに前記
入力端子が接続される第三のＮチャネルＭＯＳトランジ
スタと前記第一の電源および前記第一のＮチャネルＭ
Ｃ）Ｓ トランジスタのゲート間に接続され往つゲート
に前記第一のゲート回路の出力の反転信号が入力される
第三のＰチャネルＭＯＳトランジスタとを有して構成さ
れる。
次に、本発明の実施例について目面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体装置の出力回路
図である。
図である。
第１図に示すように、本実施例は入力端子１にそれぞれ
接続される第一および第二のゲート回路５および６と、
電源（Ｖｃｃ）３と出力端子２間に接続されたＰチャネ
ルＭＯＳトランジスタＭ ５ ＪＩ’＝。
接続される第一および第二のゲート回路５および６と、
電源（Ｖｃｃ）３と出力端子２間に接続されたＰチャネ
ルＭＯＳトランジスタＭ ５ ＪＩ’＝。
びに出力端子２と接地（ＧＮＤ）４間に接続されたＮチ
ャネルＭ Ｏ８１〜ランジスタＭ６を有し、目つＭ５お
よびＭ６トランジスタのゲートにそれぞれ第一および第
二のゲート回路５お土び６の出力が供給される出力段ト
ランジスタ回路９とを備えている。しかも第一・のゲー
ト（Ｉ＋Ｉｌ＋！８５は電源端子３とＰチャネルＭＯＳ
トランジスタＭ５のゲート間に接続され「１．つゲート
に入力端子１が接続されるＰチャネルＭ ＯＳ トラン
ジスタＭ１と、Ｇ Ｎ Ｄ端子４とＰチャネルＭＯＳト
ランジスタＭ５のゲート間に接続されるＮチャネルＭＯ
ＳトランジスタＭ３と、ＮチャネルＭＯＳトランジスタ
Ｍ６のゲートとＭ３トランジスタのゲート間に接続され
たインバータ８とを有している。また、第二のゲート回
路６はＭ６トランジスタのゲートとＧＮＤ端子４間に接
続され且つゲートに入力端子１が接続されるＰチャネル
ＭＯＳトランジスタＭ２と、電源端子３とＭ６トランジ
スタのゲート間に接続されるＰチャネルＭＯＳトランジ
スタＭ４と、Ｍ５ｈランジスタのゲートとＭ４トランジ
スタのゲート間に接続されるインバータ７とを有してい
る。
ャネルＭ Ｏ８１〜ランジスタＭ６を有し、目つＭ５お
よびＭ６トランジスタのゲートにそれぞれ第一および第
二のゲート回路５お土び６の出力が供給される出力段ト
ランジスタ回路９とを備えている。しかも第一・のゲー
ト（Ｉ＋Ｉｌ＋！８５は電源端子３とＰチャネルＭＯＳ
トランジスタＭ５のゲート間に接続され「１．つゲート
に入力端子１が接続されるＰチャネルＭ ＯＳ トラン
ジスタＭ１と、Ｇ Ｎ Ｄ端子４とＰチャネルＭＯＳト
ランジスタＭ５のゲート間に接続されるＮチャネルＭＯ
ＳトランジスタＭ３と、ＮチャネルＭＯＳトランジスタ
Ｍ６のゲートとＭ３トランジスタのゲート間に接続され
たインバータ８とを有している。また、第二のゲート回
路６はＭ６トランジスタのゲートとＧＮＤ端子４間に接
続され且つゲートに入力端子１が接続されるＰチャネル
ＭＯＳトランジスタＭ２と、電源端子３とＭ６トランジ
スタのゲート間に接続されるＰチャネルＭＯＳトランジ
スタＭ４と、Ｍ５ｈランジスタのゲートとＭ４トランジ
スタのゲート間に接続されるインバータ７とを有してい
る。
かかる半導体装置の出力回路において、本実施例は入力
端子１からの入力信号により、第一のゲート回路５ある
いは第二のゲート四Ｒ６を駆動して出力段トランジスタ
回路９のＮチャネルＭＯＳトランジスタＭ６もしくはＰ
チャネルＭＯＳトランジスタＭ５を遮断し、しかる後、
出力段トランジスタ回路９のＰチャネルＭＯＳトランジ
スタ■５もしくはＮチャネルＭ ＯＳ トランジスタ■
６を導通させる。これにより、Ｍ５およびＭ６トランジ
スタを通して流れるｔ’ｔ ３ｆ！ 電流をなくすこと
ができる。
端子１からの入力信号により、第一のゲート回路５ある
いは第二のゲート四Ｒ６を駆動して出力段トランジスタ
回路９のＮチャネルＭＯＳトランジスタＭ６もしくはＰ
チャネルＭＯＳトランジスタＭ５を遮断し、しかる後、
出力段トランジスタ回路９のＰチャネルＭＯＳトランジ
スタ■５もしくはＮチャネルＭ ＯＳ トランジスタ■
６を導通させる。これにより、Ｍ５およびＭ６トランジ
スタを通して流れるｔ’ｔ ３ｆ！ 電流をなくすこと
ができる。
次に、第２図を参照して出力回路の動作を説明する。
第２図は第１図に示す出力回路の各点の電位をに１１１
１！にとり珪つ時間ｔを横軸にとったタイミング図であ
る。
１！にとり珪つ時間ｔを横軸にとったタイミング図であ
る。
第２［］に示すように、ここで縦軸のＶＩＮは入力電圧
、■１〜■４は第１図における各点の電位、ＶＯＵＴは
出力電圧、電源電圧ＶＣＣは５Ｖとする。
、■１〜■４は第１図における各点の電位、ＶＯＵＴは
出力電圧、電源電圧ＶＣＣは５Ｖとする。
まず、入力ＶＩＮがＯＶより上昇してＮチャネルＭＯＳ
トランジスタのしきい値ＶＴＮを越えると、Ｍ２トラン
ジスタは導通し始め、第二のゲート回路６の出力電位Ｖ
ｔは下がり始める。第二のゲート回路６を槽底している
Ｍ２およびＭ４トランジスタからなるインバータのしき
い値を入力ｖＩＮが越えると、Ｖｌは反転する。また、
これらＭ２およびＭ４トランジスタの相互コンダクタン
スの比を大きくとっておくと、電位ＶｌはＯＶ付近まで
急降下しくこの段階ではＭ４トランジスタはまだ導通状
態にある）、出力段のＭ６トランジスタはオフとなる。
トランジスタのしきい値ＶＴＮを越えると、Ｍ２トラン
ジスタは導通し始め、第二のゲート回路６の出力電位Ｖ
ｔは下がり始める。第二のゲート回路６を槽底している
Ｍ２およびＭ４トランジスタからなるインバータのしき
い値を入力ｖＩＮが越えると、Ｖｌは反転する。また、
これらＭ２およびＭ４トランジスタの相互コンダクタン
スの比を大きくとっておくと、電位ＶｌはＯＶ付近まで
急降下しくこの段階ではＭ４トランジスタはまだ導通状
態にある）、出力段のＭ６トランジスタはオフとなる。
このとき、第一のゲート回路５の出力電位Ｖｔはまだ５
■て゛あるので、Ｍ ５ トランジスタはオフしたまま
である。第二のゲート回路６の出力電位■１が反転する
と、インバータ１１の出力Ｖ２が５Ｖになり、Ｍ３トラ
ンジスタが導通するので、第一のゲート回路５の出力電
位Ｖ３は下がり始め、入力電圧Ｖ、Ｎが電源電圧ＶＣＣ
とＰチャネルＭＯＳトランジスタのしきい値ＶＴＰの絶
対イＩ（との差、すなわち（５−ｉ Ｖｔｐｌ ） Ｖ
以上ニすると、Ｍｌトランジスタは完全にオフするので
、Ｖ３はＯＶまで降下する。これにより、出力段回路９
のＭ５トランジスタは導通するので、出力端子（ＯＵＴ
）２の電（ｊ７Ｖｏｔ＋ｔは５■まで上昇する。
■て゛あるので、Ｍ ５ トランジスタはオフしたまま
である。第二のゲート回路６の出力電位■１が反転する
と、インバータ１１の出力Ｖ２が５Ｖになり、Ｍ３トラ
ンジスタが導通するので、第一のゲート回路５の出力電
位Ｖ３は下がり始め、入力電圧Ｖ、Ｎが電源電圧ＶＣＣ
とＰチャネルＭＯＳトランジスタのしきい値ＶＴＰの絶
対イＩ（との差、すなわち（５−ｉ Ｖｔｐｌ ） Ｖ
以上ニすると、Ｍｌトランジスタは完全にオフするので
、Ｖ３はＯＶまで降下する。これにより、出力段回路９
のＭ５トランジスタは導通するので、出力端子（ＯＵＴ
）２の電（ｊ７Ｖｏｔ＋ｔは５■まで上昇する。
また、逆に入力端子（ＩＮ）１の入力電圧ＶＩＮ５Ｖか
らＯＶに変化する時も同様の動作であるので、説明は省
略する。
らＯＶに変化する時も同様の動作であるので、説明は省
略する。
第３園は本発明の第二の実施例を示す出力回路図である
。
。
第３図に示すように、本実施例は前述した第一の実施例
に対し、入力端子（ＩＮ２）１０と、インバータ１１と
、ＰチャネルＭＯＳトランジスタＭ７．ＭＩＯと、Ｎチ
ャネルＭＯＳトランジスタＭ８．Ｍ９とを付加し、第一
および第二のゲート回路５および６により出力段トラン
ジスタ回路９のＭ５およびＭ６トラジスタのゲート電位
を制御するように構成している。本実施例では、入力端
子（ＩＮ２）１０からの人力信号が“１パの場合、Ｍ７
およびＭ８トランジスタは導通し、入力端子（ＩＮＩ）
１からの入力信号が′１″あるいは“°０″にかかわら
ず第一のゲート回路５の出力電位■３をｖｃｃに固定し
且つ第二のゲート回路６の出力電位ＶｌをＧＮＤに固定
するので、出力段トランジスタ四Ｆｌ＠ ９を構成する
Ｍ５およびＭ６トランジスタを共にオフとし、出力端子
（ＯＵＴ）２はハイインピーダンス状態となる。すなわ
ち、出力端子２からは“ｌ″、“Ｏ”、“Ｚ”の３留出
力が可能となる。
に対し、入力端子（ＩＮ２）１０と、インバータ１１と
、ＰチャネルＭＯＳトランジスタＭ７．ＭＩＯと、Ｎチ
ャネルＭＯＳトランジスタＭ８．Ｍ９とを付加し、第一
および第二のゲート回路５および６により出力段トラン
ジスタ回路９のＭ５およびＭ６トラジスタのゲート電位
を制御するように構成している。本実施例では、入力端
子（ＩＮ２）１０からの人力信号が“１パの場合、Ｍ７
およびＭ８トランジスタは導通し、入力端子（ＩＮＩ）
１からの入力信号が′１″あるいは“°０″にかかわら
ず第一のゲート回路５の出力電位■３をｖｃｃに固定し
且つ第二のゲート回路６の出力電位ＶｌをＧＮＤに固定
するので、出力段トランジスタ四Ｆｌ＠ ９を構成する
Ｍ５およびＭ６トランジスタを共にオフとし、出力端子
（ＯＵＴ）２はハイインピーダンス状態となる。すなわ
ち、出力端子２からは“ｌ″、“Ｏ”、“Ｚ”の３留出
力が可能となる。
第４図は本発明の第三の実施例を示す出力回路図である
。
。
第４図に示すように、本実施例は前述した第一の実施例
におけるインバータ７．８の前段にそれぞれインバータ
２段によるデイレイ回路を付加したものである。すなわ
ち、インバータ７Ａ、８Ａの前に２段のインバータ７Ｂ
、７Ｃおよび８Ｂ。
におけるインバータ７．８の前段にそれぞれインバータ
２段によるデイレイ回路を付加したものである。すなわ
ち、インバータ７Ａ、８Ａの前に２段のインバータ７Ｂ
、７Ｃおよび８Ｂ。
８Ｃを接続して構成することにより、第一のゲート回路
５の出力電位Ｖ３が上昇してから第二のゲート回路６の
出力電値■１が上昇する時間、あるいは第二のゲート回
路６のＨｆ、力電拉Ｖ１が下降してから第一のゲート回
路５の電位Ｖ３が下降するまでの時間を長くすることが
できる。この結果、入力信号ＩＮの立ち士、がりあるい
は立ち下がりが急峻な場合でも、出力段トランジスタ回
路９を槽底するＭＳおよびＭ６トランジスタの両方が導
通しない時間をもたせることができ、貫通電流の発生を
防＋）−することができる。
５の出力電位Ｖ３が上昇してから第二のゲート回路６の
出力電値■１が上昇する時間、あるいは第二のゲート回
路６のＨｆ、力電拉Ｖ１が下降してから第一のゲート回
路５の電位Ｖ３が下降するまでの時間を長くすることが
できる。この結果、入力信号ＩＮの立ち士、がりあるい
は立ち下がりが急峻な場合でも、出力段トランジスタ回
路９を槽底するＭＳおよびＭ６トランジスタの両方が導
通しない時間をもたせることができ、貫通電流の発生を
防＋）−することができる。
以上説明したように、本発明の半導体装置の出力回路は
、入力信号により出力段トランジスタの一方のＮチャネ
ルｉＶ１０ Ｓ トランジスタ又はＰチャネｌしＭ Ｏ
Ｓ ）−ランジスタを遮断し且つ遮断した後に出力段ト
ランジスタの他方のＰチャネルＭＯＳトランジスタ又は
ＮチャネルＭＯＳトランジスタを導通させる二つのゲー
ト回路を設けることにより、出力段トランジスタの貫通
電流を阻止し、他回路への悪影秤を防１卜することがで
きるという効果がある。
、入力信号により出力段トランジスタの一方のＮチャネ
ルｉＶ１０ Ｓ トランジスタ又はＰチャネｌしＭ Ｏ
Ｓ ）−ランジスタを遮断し且つ遮断した後に出力段ト
ランジスタの他方のＰチャネルＭＯＳトランジスタ又は
ＮチャネルＭＯＳトランジスタを導通させる二つのゲー
ト回路を設けることにより、出力段トランジスタの貫通
電流を阻止し、他回路への悪影秤を防１卜することがで
きるという効果がある。
第１図は本発明の第一の実施例を示す半導体装置の出力
回路図、第２図は第１１￥１に示す円方回路のタイミン
グ■、第３閃は本発明の第二の実施例を示す出力回路図
、第４図は本発明の第三の実施例を示す出力ｌ１１１路
図、第５図は従来の一例を示す出力回路図、第６ＵＡは
第５図におけるＣＭＯＳインバータの入力電圧と貫通電
流の関係を示す電圧・電流特性図、第７１１は従来の他
の例を示す出力Ｆ＾１路口、第８図は第７図における出
力［＋！１路のタイミング図である。 １．１０・・・入力罪１子、２・・・出力端子、３・・
・年１倣端子（第一の電源）、４・・・グランド端子〈
第二の電源）、５．６・・・ゲート回路、７，７Ａ〜７
Ｃ。 ８．８Ａ〜ｓｃ、ｔｔ・・・インバータ、９・・・出力
段トランジスタＩｕｉ路、Ｍｌ、Ｍ４．ＭＳ、Ｍ７、Ｍ
ＩＯ・・・ＰチャネルＭＯＳトランジスタ、Ｍ２゜Ｍ３
゜ ６ ＭＳ。 ■９・・・ＮチャネルＭＯ８）ラ ンジスタ。
回路図、第２図は第１１￥１に示す円方回路のタイミン
グ■、第３閃は本発明の第二の実施例を示す出力回路図
、第４図は本発明の第三の実施例を示す出力ｌ１１１路
図、第５図は従来の一例を示す出力回路図、第６ＵＡは
第５図におけるＣＭＯＳインバータの入力電圧と貫通電
流の関係を示す電圧・電流特性図、第７１１は従来の他
の例を示す出力Ｆ＾１路口、第８図は第７図における出
力［＋！１路のタイミング図である。 １．１０・・・入力罪１子、２・・・出力端子、３・・
・年１倣端子（第一の電源）、４・・・グランド端子〈
第二の電源）、５．６・・・ゲート回路、７，７Ａ〜７
Ｃ。 ８．８Ａ〜ｓｃ、ｔｔ・・・インバータ、９・・・出力
段トランジスタＩｕｉ路、Ｍｌ、Ｍ４．ＭＳ、Ｍ７、Ｍ
ＩＯ・・・ＰチャネルＭＯＳトランジスタ、Ｍ２゜Ｍ３
゜ ６ ＭＳ。 ■９・・・ＮチャネルＭＯ８）ラ ンジスタ。
Claims (1)
- 入力端子に各々接続された第一のゲート回路および第
二のゲート回路と、第一の電源と出力端子間に接続され
た第一のＰチャネルＭＯＳトランジスタおよび第二の電
源と前記出力端子間に接続された第一のＮチャネルＭＯ
Ｓトランジスタを有し且つ前記両トランジスタのゲート
に前記第一および第二のゲート回路の出力が入力される
出力段トランジスタ回路とを備え、前記第一のゲート回
路は、前記第一の電源および第一のＰチャネルＭＯＳト
ランジスタのゲート間に接続され且つゲートに前記入力
端子が接続される第二のＰチャネルＭＯＳトランジスタ
と前記第二の電源および前記第一のＰチャネルＭＯＳト
ランジスタのゲート間に接続され且つゲートに前記第二
のゲート回路の出力の反転信号が入力される第二のＮチ
ャネルＭＯＳトランジスタとを有し、一方前記第二のゲ
ート回路は、前記第二の電源および第一のＮチャネルＭ
ＯＳトランジスタのゲート間に接続され且つゲートに前
記入力端子が接続される第三のＮチャネルＭＯＳトラン
ジスタと前記第一の電源および前記第一のＮチャネルＭ
ＯＳトランジスタのゲート間に接続され且つゲートに前
記第一のゲート回路の出力の反転信号が入力される第三
のＰチャネルＭＯＳトランジスタとを有することを特徴
とする半導体装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169481A JPH0334622A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169481A JPH0334622A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334622A true JPH0334622A (ja) | 1991-02-14 |
Family
ID=15887339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169481A Pending JPH0334622A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334622A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1989
- 1989-06-29 JP JP1169481A patent/JPH0334622A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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