JP2011086813A - バイアス回路 - Google Patents

Abstract

【課題】トランジスタのＶｔｈのばらつきを低減させ、アイドル電流を安定化するバイアス回路を提供すること。
【解決手段】本発明にかかるバイアス回路１は、複数のゲート、増幅器トランジスタ１０、バイアス回路用単位トランジスタ２０、素子間アイソレーション４０を備える。複数のゲートは、半導体基板６０上に、等間隔に延設されている。増幅器トランジスタ１０は、複数のゲートのうち、少なくとも１つ以上のゲートを有している。バイアス回路用単位トランジスタ２０は、複数のゲートのうち、増幅器トランジスタ１０が有するゲートとは異なるゲートを有している。素子間アイソレーション４０は、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０の間に設けられており、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０を電気的に分離する。また、複数のゲートの両端に位置するゲートはダミーゲートである。
【選択図】図１

Description

本発明はバイアス回路に関し、特に増幅器トランジスタを備えるバイアス回路に関する。

近年、普及が著しい移動体端末の無線通信において、利用者数の増大とデータ通信の大容量化が進んでいる。これに対応して、限られた周波数帯域で通信を高速化、大容量化できるデジタル変調技術の実用化が進んでいる。

デジタル変調では、信号の線形性に対する要求が厳しくなるため、無線通信用の電力増幅器（パワーアンプ）には高い線形性が要求される。他方、移動体端末にはバッテリ駆動時間の長時間化が要求されており、パワーアンプにも低消費電力化が求められている。

一般に、パワーアンプはＡ級動作に近づけて十分なバイアス電流（アイドル電流）を供給することで線形性を向上できるが、消費電力が増大するという問題がある。ＡＢ級動作では線形動作が可能な範囲でアイドル電流を低減させるため、低消費電力化が要求されるパワーアンプはＡＢ級動作を行うよう設計されることが多い。ＡＢ級動作ではアイドル電流のばらつきがパワーアンプの特性を大きく左右する。すなわち、アイドル電流が低すぎるとパワーアンプの線形性が得られず、逆に高すぎると消費電力が増大する。こうした背景からパワーアンプのアイドル電流ばらつきを低減し、安定なバイアスを実現できるバイアス回路が必要となっている。

バイアス回路は複数のトランジスタを用いて構成されるが、各トランジスタの特性、特にＶｔｈ（閾値電圧）特性がばらつくとアイドル電流がばらつく。図８にはカレントミラー回路を用いたバイアス回路を示す。増幅器トランジスタ８２とバイアス回路中の単位トランジスタ８１のゲートが接続されている。また、単位トランジスタ８１のゲートとドレインが接続されており、単位トランジスタ８１のドレインは定電流源８３に接続されている。単位トランジスタ８１及び増幅器トランジスタ８２のソースは接地されている。カレントミラー回路では、単位トランジスタ８１と増幅器トランジスタ８２のトランジスタ特性、特にＶｔｈ特性が等しいとき、定電流源８３から単位トランジスタ８１に与える電流Ｉ１と増幅器トランジスタ８２を流れる電流Ｉ２の比が一定となる。すなわち、単位トランジスタ８１と増幅器トランジスタ８２のトランジスタサイズ(ゲート幅Ｗｇ)を各々Ｗｇ１、Ｗｇ２とするとき、電流の比はＷｇの比に等しくなり、Ｉ１／Ｉ２＝Ｗｇ１／Ｗｇ２の関係が成立する。

しかし、単位トランジスタ８１あるいは増幅器トランジスタ８２のＶｔｈがばらついて各々のＶｔｈに差が生じるとこの関係を満たさなくなる。単位トランジスタ８１、増幅器トランジスタ８２のＶｔｈの間に差(ｄＶｔｈ)を持つ場合のシミュレーション結果を図９に示す。このとき、Ｗｇ１とＷｇ２の比はＷｇ１：Ｗｇ２＝１：２０とする。図９において、ｄＶｔｈが０Ｖの場合はＩ１とＩ２の比はＷｇの比と同じ１：２０となっているが、ｄＶｔｈが＋５０ｍＶから−５０ｍＶへばらつくとＩ１とＩ２の比が１：１０から１：３０へとばらついている。

以上の結果はバイアス回路としてカレントミラー回路を用いた場合の例であるが、一般にアイドル電流を安定化させるためには増幅器トランジスタとバイアス回路中の単位トランジスタのＶｔｈが均一であることが要求される。

バイアス回路中の単位トランジスタのＶｔｈを均一化するため、特許文献１には、図１０に示すように複数の単位トランジスタを配置したトランジスタ群において、少なくとも１つのバイアス回路用単位トランジスタ２０をバイアス回路の一部として使用し、それ以外を並列接続して増幅器トランジスタ１０として使用する技術が開示されている。

図１０に示した回路の効果を示す例として、トランジスタにＧａＡｓＨＪＦＥＴ（Hetero-Junction Field Effect Transistor）を用いて、複数のトランジスタを並列に配置した１８個の単位トランジスタ群における各々のトランジスタのＶｔｈと、単位トランジスタ群から十分に離して配置した単位トランジスタのＶｔｈとを図１１に示す。孤立したトランジスタのＶｔｈ１１２とトランジスタ群のＶｔｈ１１１には約５０ｍＶの差があるが、トランジスタ群の各トランジスタ同士ではＶｔｈが±１０ｍＶ程度の範囲で均一性がある。

しかし、図１１に示したようにトランジスタ群の中央部と外縁部とではＶｔｈにばらつきがあるため、特許文献１に開示された技術において、バイアス回路用単位トランジスタ２０をトランジスタ群の外縁部に配置する場合には、外縁部に配置されたバイアス回路用単位トランジスタ２０とトランジスタ群の中央部で構成される増幅器トランジスタ１０との間でＶｔｈの差が生じる。したがって、増幅器に用いるトランジスタ群とバイアス回路に用いる単位トランジスタのＶｔｈの差は２０ｍＶ程度のばらつきを見込む必要があり、アイドル電流の安定化には一定の限度がある。

また、特許文献１の実施例としてバイアス回路用単位トランジスタ２０を中央部に配置する変形例を図１２に示す。また、このときのゲートパターンを図１３に示す。この構成により中央部に配置されたバイアス回路用単位トランジスタ２０と増幅器トランジスタ１０とではＶｔｈのばらつきを抑える効果が期待できる。しかし、ゲートパターンはバイアス回路用単位トランジスタ２０の近傍で繰り返しパターンとは異なり、間隔が広がる構成となっている。これはバイアス回路用単位トランジスタ２０と増幅器トランジスタ１０の間に素子間アイソレーション４０を形成する必要があるためである。図１４に素子間アイソレーション４０と素子領域を合わせた構成を示す。この構成においてはゲートパターンが不均等間隔の形状となるためＶｔｈの均一性が損なわれる。

さらに、図１４はバイアス回路用単位トランジスタ２０と増幅器トランジスタ１０のソース電極１０２を共有する例であるが、電極を共有できない場合は素子間アイソレーション４０がさらに必要となる。図１５はソース電極１０２を共有しない場合の配置例である。この構成によりゲートパターンの配置は更に不均等な間隔の構造となり、Ｖｔｈの均一性が損なわれる。

一般に、ソース電極は接地されることが多いため、電気回路的にはソース電極を共有できる場合がある。ソース電極を共有することによりゲートパターンを均等間隔で配置することができるが、バイアス回路用単位トランジスタのＶｔｈは増幅器の影響を受ける。

図１６は、トランジスタにＧａＡｓＨＪＦＥＴを用いて、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０がソース電極を共有した場合のバイアス回路の断面構造を示す図である。このとき、増幅器の動作状態やバイアス状態（ドレイン電圧）によって半導体基板６０中の電界分布が変化し、バイアス回路用単位トランジスタ２０の特性が影響を受ける。図１７は、図１６の構成において影響を受けたバイアス回路用単位トランジスタ２０のＶｔｈと増幅器トランジスタ１０のドレイン電圧との関係を示すグラフである。ドレイン電圧を０Ｖから５Ｖに変化させるときにバイアス回路用単位トランジスタ２０のＶｔは約２５ｍＶ変化する。これは、増幅器トランジスタ１０のバイアス状態によってバイアス回路用単位トランジスタ２０が影響を受けることを示しており、増幅器動作時にバイアスが変化した場合のアイドル電流が不安定になる。

他方、ソース電極を共有しない場合には、上記のような問題は発生しないが、上述したようにバイアス回路用単位トランジスタ２０と増幅器トランジスタ１０の間に素子間アイソレーション４０の間隔が必要となり、ゲートパターンが繰り返しパターンでなくなることによるＶｔｈの不均一性が問題となる。

ゲートパターンの間隔が不均等となることにより、光近接効果やエッチング時のマイクロローディング効果等による近接効果によってトランジスタの特性に影響を与えるゲート長の精度が変化する。このような問題を解決するために、特許文献２には図１８に示すように、ダミーゲートパターンとゲートパターンを一定の距離を隔てて隣接して配置する技術が開示されている。この技術によって、ゲート長のばらつきを抑えることができる。

一方、特許文献３には、図１９に示すように、活性トランジスタとそれに近接するゲートの間隔を広げて配置する技術が開示されている。具体的には、ゲート１３４と拡散領域１３５によって形成されたトランジスタ１３６と、ゲート１３７とが、ゲート１３１と拡散領域１３２によって形成された活性トランジスタ１３３の両側に配置されている。ここでゲート１３１とゲート１３４の間隔を間隔１３８、ゲート１３１とゲート１３７との間隔を間隔１３９とした場合、間隔１３８が間隔１３９より大きくなるようにゲートを配置する。これにより光近接効果を緩和し、ゲート１３１の仕上がり寸法ばらつきを抑制できる。また、図２０に示すように、間隔１３８にダミーゲート１４１、１４２を配置することで、ゲートパターンを繰り返しパターンとみなすことができ、ゲート１３４がゲート１３１に与える光近接効果による仕上がり寸法のばらつきの影響を更に抑えることができる。

国際公開第２００８／２３４８７号 特開２０００−１１２１１４号公報 特開２００７−１２８５５号公報

しかしながら、特許文献２、特許文献３において開示された技術では、ダミーゲートを用いてゲートパターンの均等間隔な配置を行っており、近接効果の影響によってトランジスタ群の中央部でのゲート長精度が悪化することに対して効果があるが、外縁部のトランジスタのＶｔｈが不均一な出来栄えとなることに対しては十分な効果が期待できない。また、トランジスタ間にアイソレーションを必要としていないため、上記のソース電極を共有する場合と同様に、隣接素子の動作状態によってトランジスタ特性が影響を受ける場合があるという問題がある。

本発明にかかるバイアス回路は、半導体基板上に、等間隔に延設された複数のゲートと、前記複数のゲートのうち、少なくとも１つ以上のゲートを有する増幅器トランジスタと、前記複数のゲートのうち、前記増幅器トランジスタが有するゲートとは異なるゲートを有する単位トランジスタと、前記増幅器トランジスタと前記単位トランジスタとの間に設けられ、前記増幅器トランジスタと前記単位トランジスタとを電気的に分離する素子分離手段と、を備え、前記複数のゲートの両端に位置するゲートはダミーゲートであるものである。このような構成により、トランジスタのＶｔｈがばらつくトランジスタ群の両端付近のゲートを使用しないので、Ｖｔｈのばらつきを抑え、アイドル電流の安定化を図ることができる。

本発明により、トランジスタのＶｔｈのばらつきを低減させ、アイドル電流を安定化するバイアス回路を提供することができる。

実施の形態１にかかるバイアス回路の構成例を示す図である。 実施の形態１にかかるバイアス回路の構成例を示す図である。 実施の形態１にかかるバイアス回路のゲートパターンの構成例を示す図である。 実施の形態１にかかるバイアス回路のゲートパターンの構成例を示す図である 実施の形態１にかかるバイアス回路の断面構造を示す図である。 実施の形態２にかかるバイアス回路の構成例を示す図である。 実施の形態２にかかるバイアス回路の断面構造を示す図である。 関連するバイアス回路を説明するための図である。 関連するバイアス回路のシミュレーション結果を示すグラフである。 関連する技術にかかるバイアス回路の実施例を示す図である。 関連する技術にかかる並列に配置された複数の単位トランジスタのＶｔｈ分布を示す図である。 関連するバイアス回路の実施例を示す図である。 関連するバイアス回路のゲートパターンを示す図である。 関連するバイアス回路の実施例を示す図である。 関連するバイアス回路の実施例を示す図である。 関連するバイアス回路の断面構成を示す図である。 関連するバイアス回路のトランジスタのＶｔｈと増幅器トランジスタのドレイン電流の関係を示すグラフである。 関連する半導体素子の実施例を示す図である。 関連する半導体素子の実施例を示す図である。 関連する半導体素子の実施例を示す図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかるバイアス回路１の構成例を示す図である。バイアス回路１は、増幅器トランジスタ１０、バイアス回路用単位トランジスタ２０、ダミーゲート３０を備えている。

増幅器トランジスタ１０は、少なくとも１つ以上のゲートから構成されており、図１においては、４つのゲート５０ａ〜ｄを備えている。なお、それぞれのゲート５０は、２つの電極（ドレイン及びソース）を備えている。バイアス回路用単位トランジスタ２０は、ゲート５０ｅを有する単位トランジスタであり、増幅器トランジスタ１０に近接して配置されている。

増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０との間には、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０とを電気的に分離するために素子間アイソレーション４０が設けられている。この素子間アイソレーション４０としては、例えばホウ素やヘリウム、水素イオンの注入によって、チャネルを高抵抗化する方法が用いられており、そのために一定の間隔が必要である。素子間アイソレーション４０により、隣接素子（増幅器トランジスタ１０、バイアス回路用単位トランジスタ２０）の動作状態によってトランジスタ特性が影響を受けることを抑制できる。

素子間アイソレーション４０の領域には、ダミーゲート３０ｃ、ｄが設けられている。ダミーゲート３０ｃ、ｄを設けることで、ゲート５０ｄとゲート５０ｅの間にもゲートが配置される構成となり、ゲートパターン全体を繰り返しパターンとみなすことができる。そのため、トランジスタのＶｔｈの均一性が向上する。

また、増幅器トランジスタ１０の外側とバイアス回路用単位トランジスタ２０の外側にもダミーゲート３０ａ、ｂとダミーゲート３０ｅ、ｆが設けられている。これらのダミーゲート３０は、トランジスタのゲートとして使用しない。なお、図１においては、素子間アイソレーション４０に設けられたダミーゲート３０、増幅器トランジスタ１０及びバイアス回路用単位トランジスタ２０の外側に配置されたダミーゲート３０は、夫々２つずつ配置されているが２つに限られるものではない。

このとき、図２に示すように、バイアス回路用単位トランジスタ２０のゲートは、増幅器トランジスタ１０の単位ゲート幅より小さいゲート幅であってもよい。この場合、ゲートパターンの間隔を一定とするために、増幅器トランジスタ１０の単位ゲート幅相当となるようにゲートの長手方向にダミーゲート３０ｇを配置する。

ゲート５０及びダミーゲート３０は、トランジスタのゲート長の方向にゲートパターンを構成している。図３は、ゲートパターンのみを示した図である。ゲートパターンのみに着目すると、ゲート５０及びダミーゲート３０はマルチゲートのように配置される。このとき、近接効果の影響によってトランジスタの特性に与える影響を抑制するために、夫々のゲート５０及びダミーゲート３０は等間隔に配置される。なお、ゲート幅の長短によりゲートの間隔が異なる箇所が生じないように、図３に示すようにゲート５０及びダミーゲート３０のゲート幅は等しい幅であることが好ましい。ただし、上述したように増幅器トランジスタ１０と単位トランジスタ２０のゲート幅が異なっていてもよく、その場合には図４に示すように、ゲート幅が短いゲート（ゲート５０ｅ）の長手方向にダミーゲート３０ｇを配置する。

なお、本発明によれば、図１０に示したように、バイアス回路用単位トランジスタ２０を増幅器トランジスタ１０の間に配置する構成においても、ゲートパターンを繰り返しパターンとすることもできる。しかし、増幅器トランジスタ１０を分断するような構成となるので、高周波用途に増幅器を使用する場合においては位相差が発生することによる特性劣化の要因となる。そのため、図１に示すように、増幅器トランジスタ１０が有するゲートは、バイアス回路用単位トランジスタ２０のゲートを介さず、隣り合って配置されていることが好ましい。

続いて、本実施の形態にかかるバイアス回路１の動作例について説明する。図５は、図１の断面構造を示した図である。図１に示した構成が半導体基板６０上に配置されている。まず、バイアス回路用単位トランジスタ２０のドレイン２０１‐ソース２０２間に電流を流し、ゲート５０ｅに電位を発生させる。バイアス回路用単位トランジスタ２０と増幅器トランジスタ１０のゲートは抵抗素子等を介して接続されており（図示省略）、バイアス回路用単位トランジスタ２０のゲート５０ｅに発生した電位が増幅器トランジスタ１０のゲート５０ａ〜ｄに印加される。すると、増幅器トランジスタ１０のドレイン１０１‐ソース１０２間には、バイアス回路用単位トランジスタ２０に流した電流を増幅したアイドル電流が流れる。

以上のように、ゲートパターン全体の中でＶｔｈがばらつく両端付近のゲートを使用せず、ダミーゲートとして配置することで、増幅器トランジスタ１０及びバイアス回路用単位トランジスタ２０は、ゲートパターン全体の中で中央部のゲートを使用する構成となる。そのため、トランジスタのＶｔｈの均一性が向上し、その結果、アイドル電流の安定化を図ることができる。

実施の形態２
本発明にかかる実施の形態２について説明する。図６は、本実施の形態にかかるバイアス回路２の構成例を示す図である。図６に示すバイアス回路２は、素子間アイソレーション４０が設けられておらず、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０との間にはダミーゲート３０ｈが配置されている構成となっている。その他の構成については、図１に示したバイアス回路１と同様であるので説明を省略する。

図６に示したバイアス回路２において、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０との間には、素子間アイソレーション４０の替わりにアイソレーショントランジスタ（分離トランジスタ）７０が設けられている。アイソレーショントランジスタ７０は、増幅器トランジスタ１０の電極とバイアス回路用単位トランジスタ２０の電極のうち、最も近接している電極７０１、７０２（第１及び第２の電極）と、その間に配置されたダミーゲート３０ｈにより構成されている。

続いて、本実施の形態にかかるバイアス回路２の動作例について説明する。図７は、バイアス回路２の断面構造を示した図である。まず、アイソレーショントランジスタ７０のダミーゲート３０ｈにバイアスをかけてアイソレーショントランジスタ７０をピンチオフさせる。これにより、増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０を電気的に分離させる。その後の動作は、実施の形態１のバイアス回路１と同様に、バイアス回路用単位トランジスタ２０のドレイン２０１‐電極７０２（ソース）間に電流を流す。すると、ゲート５０ｅに電位が生じ、その電位が増幅器トランジスタ１０のゲート５０ａ〜ｄに印加される。電位の印加により増幅器トランジスタ１０がオンになり、ドレイン１０１‐ソース１０２間に増幅されたアイドル電流が流れる。

本実施の形態にかかるバイアス回路２を用いることで、アイソレーショントランジスタ７０によって増幅器トランジスタ１０とバイアス回路用単位トランジスタ２０が電気的に分離されるため、素子間アイソレーション４０を設ける必要がなく、半導体チップの小型化を図ることができる。

さらに、アイソレーショントランジスタ７０にエンハンスメント型トランジスタを用いることが好ましい。エンハンスメント型トランジスタは、ソースとゲートを接続するだけで電気的に分離することができる。そのため、アイソレーショントランジスタ７０をピンチオフさせるためにダミーゲート３０ｈをバイアスするための配線を必要としないので、更なるチップの小型化を図ることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１、２ バイアス回路
１０ 増幅器トランジスタ
２０ バイアス回路用単位トランジスタ
３０ ダミーゲート
４０ 素子間アイソレーション
５０ ゲート
６０ 半導体基板
７０ アイソレーショントランジスタ
８１ 単位トランジスタ
８２ 増幅器トランジスタ
８３ 定電流源
８４ 抵抗素子
１０１ 増幅器トランジスタのドレイン電極
１０２ 増幅器トランジスタのソース電極
１１１ 単位トランジスタ群のＶｔｈ
１１２ 孤立したトランジスタのＶｔｈ
１３１、１３４、１３７ ゲート
１３２、１３５ 拡散領域
１３３、１３６ トランジスタ
１３８、１３９ 間隔
１４１、１４２ ダミーゲート
２０１ バイアス回路用単位トランジスタのドレイン電極
２０２ バイアス回路用単位トランジスタのソース電極
７０１、７０２ 電極

Claims (6)

1. 半導体基板上に、等間隔に延設された複数のゲートと、
   前記複数のゲートのうち、少なくとも１つ以上のゲートを有する増幅器トランジスタと、
   前記複数のゲートのうち、前記増幅器トランジスタが有するゲートとは異なるゲートを有する単位トランジスタと、
   前記増幅器トランジスタと前記単位トランジスタとの間に設けられ、前記増幅器トランジスタと前記単位トランジスタとを電気的に分離する素子分離手段と、
   を備え、
   前記複数のゲートの両端に位置するゲートはダミーゲートであるバイアス回路。
2. 前記素子分離手段は、前記半導体基板に設けられた素子間アイソレーションである請求項１に記載のバイアス回路。
3. 前記素子分離手段は、
   前記増幅器トランジスタが有する電極のうち前記第単位トランジスタに最も近接する第１の電極と、
   前記単位トランジスタが有する電極のうち前記増幅器トランジスタに最も近接する第２の電極と、
   前記第１の電極と前記第２の電極とに挟まれたゲートと、
   を有する分離トランジスタである請求項１に記載のバイアス回路。
4. 前記分離トランジスタは、エンハンスメント型トランジスタである請求項３に記載のバイアス回路。
5. 前記単位トランジスタが有するゲートのゲート幅と前記増幅器トランジスタが有するゲートのゲート幅が異なる場合には、ゲート幅が短い方のゲートの長手方向に、ダミーゲートが延設されている請求項１〜４のいずれか一項に記載のバイアス回路。
6. 前記増幅器トランジスタが有するゲートは、前記単位トランジスタが有するゲートを介さず、隣り合って配置されている請求項１〜５のいずれか一項に記載のバイアス回路。

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