KR101982399B1 - 증폭기 mosfet을 갖는 집적 회로 - Google Patents

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Abstract

집적 회로(200)는 기판, 증폭기 MOSFET(100) 및 바이어스 전압 단자를 포함한다. 바이어스 전압 단자는 증폭기 MOSFET(100)의 적어도 하나의 부하 단자에 대한 기판의 전위차를 생성하도록 구성된다. 기판의 저항력은 적어도 0.3kohm cm이다. 전위차는 -3V 이상의 마이너스이다. 따라서, 예시에서, 특히 무선 주파수 신호에 대한 저 잡음 증폭기를 구현하는 것이 가능하다.

Description

증폭기 MOSFET을 갖는 집적 회로{INTEGRATED CIRCUIT WITH AMPLIFIER MOSFET}
다양한 실시예들은 증폭기 MOSFET 및 기판을 포함하는 집적 회로에 관한 것이다. 증폭기 MOSFET의 적어도 하나의 부하 단자에 대한 기판의 전위차는 -3V 이하이다. 기판의 비저항은 0.3 kOhm 이상이다.
다양한 적용예들에서 낮은 신호 잡음을 갖는 신호의 증폭이 바람직하다. 특히 무선 주파수 신호들과 관련해서 낮은 신호 잡음을 갖는 증폭이 바람직하다. 낮은 신호 잡음을 갖는 증폭기(low noise amplifier; LNA)를 구현하기 위해, 주로 실리콘 게르마늄(SiGe) 기술이 이용된다. 이 경우, SiGe 기술을 이용하는 트랜지스터들은 베이스 에미터 다이오드에 의한 비교적 높은 전류 소비와 함께 비교적 큰 입계값 전압(일반적으로 0.7V)을 가질 수 있으며, 또한 비전도성 상태로부터 전도성 상태로 전환을 위한 온도 종속성(일반적으로 2mV/K)을 가질 수 있다. 또한 SiGe 기술을 이용하는 트랜지스터들은 정전기 방전에 대해 높은 안정성을 가질 수 있다.
다른 한편으로 SiGe 기술의 소자들의 제조 시 복잡성이 비교적 높을 수 있다. 또한 종종 SiGe 기술에 기반한 스위치의 선형성 및 효율은 매우 제한될 수 있다. 이는 특히 CMOS(complementary metal oxide semiconductor) 기술에 비해 특별하게 적용할 수 있다. CMOS 기술에서는 금속 산화막 전계 효과 트랜지스터(metal oxide field effect transistor; MOSFETs)가 사용된다.
그러나 CMOS 기술을 이용하는 증폭기들의 종래의 구현은 실리콘 게르마늄 기술을 이용하는 유사한 구현에 대해 신호 잡음과 관련해서 바람직하지 않은 특성들을 갖는다. 신호 잡음이 상당할 수 있다.
따라서 본 발명의 과제는, 증폭기 회로를 위한 개선된 기술을 제공하는 것이다. 특히 전술한 단점들 및 제한들 중 적어도 몇 개를 억제하거나 제거하는 기술들을 제공하는 것이다.
상기 과제는 독립 특허 청구항들의 특징들에 의해 해결된다. 독립 특허 청구항들은 실시예들을 정의한다.
실시예에 따라 집적 회로는 기판 및 증폭기 MOSFET을 포함한다. 집적 회로는 또한 바이어싱 단자(biasing terminal)를 포함한다. 바이어싱 단자는, 증폭기 MOSFET의 적어도 하나의 부하 단자에 대한 기판의 전위차를 형성하도록 설계된다. 기판의 비저항은 0.3 kOhm cm 이상이다. 전위차는 -3V 이하이다.
다른 실시예에서 방법은 기판이 0.3 kOhm cm 이상의 비저항을 갖도록 기판을 처리하는 것을 포함한다. 방법은 또한 기판 위에 집적 회로를 제공하는 것을 포함하는데, 상기 회로는 증폭기 MOSFET 및 바이어싱 단자를 포함한다. 바이어싱 단자는, 증폭기 MOSFET의 적어도 하나의 부하 단자에 대한 기판의 전위차를 형성하도록 설계되며, 상기 전위차는 -3V 이하이다.
전술한 특징들 및 계속해서 설명되는 특징들은 명시적으로 적절히 조합해서 이용될 수 있을 뿐만 아니라, 다른 조합으로 또는 독립적으로 이용될 수 있으며, 이 경우 본 발명의 보호 범위를 벗어나지 않는다.
도 1a는 다양한 실시예들에 따른 N-채널 MOSFET을 개략적으로 도시한 도면.
도 1b는 다양한 실시예들에 따른 P-채널 MOSFET을 개략적으로 도시한 도면.
도 2는 다양한 실시예들에 따른 캐스코드 MOSFET 및 MOSFET을 포함하는 집적 회로를 개략적으로 도시한 도면.
도 3은 다양한 실시예들에 따른 MOSFET 및 바이패스 브랜치를 포함하는 집적 회로를 개략적으로 도시한 도면.
도 4는 다양한 실시예들에 따른 MOSFET, 다수의 입력 단자 및 입력 단자에 할당된 다수의 스위치를 포함하는 집적 회로를 개략적으로 도시한 도면.
도 5는 다양한 실시예들에 따른 도 4의 회로를 확대하여 상세하게 개략적으로 도시한 도면.
도 6은 다양한 실시예들에 따른 MOSFET 및 과전압 보호 소자들을 포함하는 집적 회로를 개략적으로 도시한 도면.
도 7은 다양한 실시예들에 따른 도 6의 과전압 보호 소자들을 확대하여 상세하게 개략적으로 도시한 도면.
도 8은 다양한 실시예들에 따른 MOSFET을 포함하는 집적 회로를 개략적으로 도시한 도면.
도 9는 다양한 실시예들에 따른 방법의 흐름도를 도시한 도면.
본 발명의 전술한 특성들, 특징들 및 이러한 것들이 달성되는 방법은 도면과 관련해서 설명된 실시예들의 하기 설명들과 관련해서 더 명확하고 명백하게 파악된다.
계속해서 본 발명은 도면을 참고로 한 바람직한 실시예들에 의해 설명된다. 도면에서 동일한 도면부호들은 동일하거나 유사한 요소들을 나타낸다. 도면은 본 발명의 다양한 실시예들의 개략적인 재현이다. 도면에 도시된 요소들은 반드시 축적에 따라 도시되지 않는다. 오히려 도면에 도시된 다양한 요소들은, 그것들의 기능 및 일반적인 목적을 당업자가 이해할 수 있도록 재현된다. 기능 유닛 및 소자들 사이의 연결 및 접속은 간접적인 연결 또는 접속으로 구현될 수도 있다. 기능 유닛들은 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로서 구현될 수 있다.
계속해서 이득 인자를 이용해서 입력 신호를 증폭하여 대응하는 출력 신호를 출력하도록 설계된 집적 회로를 제공하기 위한 기술들이 설명된다. 상기 회로들은 다. 이 경우 여기에서 특히 무선 주파수 입력 신호의 증폭을 가능하게 하는데 적합한 기술들이 설명된다. 이 경우 무선 주파수 입력 신호의 신호 성분들은 > 1 GHz, > 3 GHz, 또는 > 10 GHz의 주파수를 가질 수 있다.
본원에 설명된 기술들은 예를 들어 MOSFET을 포함하는 집적 회로를 제공할 수 있다. MOSFET은 일반적으로 게이트 단자라고도 하는 제어 단자를 포함한다. MOSFET은 드레인 단자 및 소스 단자라고도 하는, 일반적으로 2개의 부하 단자를 포함한다. 이 경우 제어 단자 상의 제어 전압에 의해 도전성이 부하 단자들 사이에서 스위칭된다. MOSFET은 입력 신호의 증폭을 일으킬 수 있고, 따라서 증폭기 MOSFET라고도 한다. MOSFET은 이 경우 CMOS 기술로 제조될 수 있다. 이는, MOSFET이 예를 들어 P-채널 MOSFET일 수 있거나 N-채널 MOSFET일 수 있다는 것을 의미한다. 기판으로서 특히 실리콘이 사용될 수 있다. MOSFET은 실리콘 온 인슐레이터 기술(silicon on insulator, SOI)로 제조된다.
다양한 실시예들에서 기판은 특히 작은 p-도핑을 포함할 수 있다. 이는 즉, 기판이 비교적 높은 비저항을 갖는 것을 의미할 수 있다. 예를 들어 기판의 비저항은 0.3 kOhm cm 이상이다.
다른 실시예에서, 기판은 기준 전위와 달리 네거티브 바이어스(bias)를 갖는 것이 가능할 것이다. 예를 들어 MOSFET의 소스 단자에 대한 기판의 이러한 전위차는 -3V 이하인 것이 가능할 것이다. 예를 들어 또한, MOSFET의 드레인 단자에 대한 기판의 이러한 전위차는 -3V 이하인 것이 가능할 것이다.
이러한 기술을 이용해서 기생 캐패시턴스는 매우 낮아질 수 있고, 이로써 트랜지스터 형상의 추가 자유도가 달성될 수 있다. 따라서 증폭 시 특히 낮은 신호 잡음으로 최적화될 수 있다. 이는 예를 들어 게이트 폴리실리콘의 전도도를 의도한 대로 개선함으로써 달성될 수 있다. 이로 인해 매우 양호하게 증폭이 실행될 수 있다. 동시에, 추가로 로직 통합의 장점들을 이용하기 위해, 확립되어 있고 용이하게 제어되는 CMOS 기술을 이용하여 집적 회로를 구현하는 것이 가능할 수 있다.
MOSFET을 이용함으로써 또한, 높은 선형성을 갖는 증폭을 제공하는 것이 가능할 수 있다.
도 1a는 MOSFET(100)과 관련한 양상을 도시한다. 예를 들어, 입력 신호의 증폭을 위해 증폭기 MOSFET로서 MOSFET(100)이 사용될 수 있다. 도 1a의 실시예에서 MOSFET(100)은 N-채널 MOSFET로서 구현된다(주로 NMOS라고도 함). 이는, 제어 단자(103)에 제어 전압이 인가됨으로써 부하 단자들(101, 102) 사이의 p-도핑된 기판(160), 예를 들어 실리콘 기판 내에 네거티브 전하 캐리어를 갖는 채널이 형성된다. 네거티브 전하 캐리어에 의해 부하 단자들(101, 102) 사이에 부하전류가 흐를 수 있다(MOSFET(100)의 도전 상태). 제어 단자(103)는 절연체 층(105)에 의해 기판(106)으로부터 분리된다.
도 1a는 또한 기판(106)과 기준 전위 사이의 바이어스와 관련한 양상을 도시한다. 도 1a에서 바이어스 단자(110)가 표시된다. 상기 단자는 적어도 하나의 부하 단자(101, 102)에 대한, 예를 들어 소스 단자(101)에 대한, 기판(106)의 전위차를 형성하도록 설계된다. 전위차는 이 경우 ΔU = Usubstrat - Usource로서 정의될 수 있고, 이 경우 Usubstrat 는 기판의 전위이고, Usource는 단자(101)의 전위이다.
예를 들어 바이어스 단자(110)는 콘택 패드로서 형성될 수 있으므로, 전위차를 형성하기 위해, 외부 전압원이 집적 회로(100)에 연결될 수 있다. 바이어스 단자(110)는 집적 회로(100)에 집적된 전압원, 예를 들어 공급 단자에 연결되는 것도 가능하다. 예를 들어 전위차는 -3V 이하일 수 있다. 전위차는 -4V 이하인 것도 가능하고, 바람직하게는 -6V 이하이고, 특히 바람직하게 -8V 이하인 것도 가능하다.
도 1a는 또한, 기판(106)의 도핑에 관한 양상을 도시한다. 도 1a의 실시예에서 기판(106)은 소수의 억셉터(도 1a에 도시되지 않음)를 가진 도핑(195)을 포함한다. 따라서 기판(106)은 약하게 p-도핑된다. 도핑(195)은 이 경우, 기판(106)이 정해진 비저항을 갖도록 이루어질 수 있다. 예를 들어 비저항은 0.3 kOhm cm 이상일 수 있다. 비저항이 0.5 kOhm cm 이상인 것도 가능하고, 바람직하게 1 kOhm cm 이상인 것도 가능하고, 특히 바람직하게 5 kOhm cm 이상인 것도 가능하다.
도 1b는 MOSFET(100)과 관련한 양상을 도시한다. 또한 도 1b의 실시예에 따른 MOSFET(100)은 입력 신호의 증폭을 위해, 즉, 증폭기 MOSFET로서 사용될 수 있다. 도 1b의 실시예에서 MOSFET(100)는 P-채널 MOSFET로서 구현된다. 이 경우 도 1b의 실시예에 따른 P-채널 MOSFET(100)은 기본적으로 도 1a의 실시예에 따른 N-채널 MOSFET에 대응한다. 도 1b의 실시예에 따른 P-채널 MOSFET(100)은 n-도핑된 웰(104)을 갖고, 상기 웰은 부하 단자들(101, 102)을 둘러싼다. n-도핑된 웰 내부에 제어 콘택(103)에 제어 전압이 인가함으로써 포지티브 전하 캐리어를 포함하는 채널이 형성될 수 있다.
도 1a, 도 1b에 또한 제어 단자(103)의 게이트 길이(103A)가 표시된다. 게이트 길이(103A)는 일반적으로 사용된 CMOS 기술에 의해 정의된다. 일반적인 게이트 길이(103A)는 예를 들어 14 nm - 1000 nm이다.
도 1a, 도 1b에 또한 부하 단자들(101, 102)과 기판(106) 사이의 기생 캐패시턴스(120)가 표시된다. 이러한 캐패시턴스(120)는 포지티브 및 네거티브 전하 캐리어의 분리가 이루어지는 공간 전하 영역의 범위에서 전하 캐리어 감소로 인해 발생한다. 약한 도핑(105)에 의해 기판(106)의 영역에 약간의 자유 전하 캐리어만이 제공된다. 다시 말해서 기판(106)의 비교적 큰 비저항은, 기판(106)의 영역에 약간의 자유 전하 캐리어가 제공되도록 한다. 따라서 특히 큰 공간 전하 영역이 달성된다. 따라서 캐패시턴스(106)는 비교적 작다. 이로 인해 신호 잡음의 감소를 위해 이용할 수 있는 더 큰 저저항 구조가 이루어진다. 또한 무선 주파수 정합 회로에 대한 낮은 캐패시턴스 요구가 감소할 수 있고, 예를 들어 더 작은 인덕턴스 값을 가능하게 하게 할 수 있고, 이로 인해 손실이 감소할 수 있다. 손실 감소에 의해 또한 신호 잡음은 더욱 감소할 수 있다.
대부분의 실시예에서 훨씬 느린 스위칭 시간과 동작 주파수(106)로 인해 P-채널 MOSFET(100)의 사용에 비해 N-채널 MOSFET(100)이 바람직하다. P-채널 MOSFET은 일반적으로 훨씬 더 작은 증폭을 제공한다.
MOSFET(100)의 특히 큰 게이트 폭을 구현하는 것이 대개 바람직할 수 있다. 게이트 폭은 이 경우 부하 단자들(101, 102) 사이의 연결 라인에 대해 수직인 MOSFET(100)의 길이이다. 게이트 폭은 예를 들어 MOSFET(100)의 각각의 트랜지스터 소자를 포함하는 복수의 핑거 구조들의 병렬 접속에 의해 조절될 수 있다. MOSFET(100)의 비교적 큰 게이트 폭을 이용함으로써 증폭 시 특히 낮은 신호 잡음이 달성될 수 있다. 예를 들어, MOSFET(100)의 게이트 폭은 > 100㎛, 바람직하게 >200㎛, 특히 바람직하게 > 500㎛인 것이 가능할 수 있다. 예를 들어 MOSFET(100)의 게이트 폭은 280 내지 580㎛일 수 있다.
이 경우, 여기에 설명된 다양한 실시예들은, 기판(106)의 높은 비저항으로 인해 캐패시턴스(120)의 영향이 감소한다는 사실에 기초한다. 이로 인해 또한, 캐패시턴스(120)의 허용되지 않게 큰 절대 값에 이르지 않고도 MOSFET(100)의 게이트 폭을 더 크게 하는 것이 가능할 수 있다. 이로 인해 부하 단자들(101, 102) 사이의 채널 저항은 감소할 수 있다. 이는 또한 증폭 시 낮은 신호 잡음을 야기한다.
계속해서 P-채널 MOSFET(100)과 관련한 다양한 실시예들이 설명된다. 이 경우 M-채널 MOSFET(100)에 따른 대응하는 기술들이 도입될 수 있다.
도 2는 집적 회로(200)와 관련한 양상을 도시한다. 회로(200)는 예를 들어 도 1a, 도 1b의 실시예들 중 하나의 실시예에 따른 MOSFET(100)을 포함한다. MOSFET(100)의 부하 단자들(101, 102)은 공급 단자(216)와 접지(217) 사이에 접속된다. 대응하는 전류 흐름은 MOSFET(100)의 제어 단자(103) 상의 입력 신호에 따라 MOSFET(100)의 부하 단자들 사이에서 전환될 수 있다. 회로(200)는 MOSFET(100)을 기초로 LNA를 구현한다. 명료함을 위해 도 2에 MOSFET(100)을 위한 정동작(quiescent) 전류 설정(바이어스)은 도시되지 않는다.
회로(200)는 또한 입력 단자(221)를 포함하고, 상기 입력 단자는, 입력 신호, 예를 들어 무선 주파수 입력 신호를 수신하도록 구성된다. 입력 단자(221)는 MOSFET(100)의 제어 단자(103)에 연결된다.
입력 단자(221)에 인접하게 인덕턴스(221)가 배치된다. 상기 인덕턴스는 입력 신호의 필터링을 야기한다. 인덕턴스(221)는 소스 임피던스 및 동작 주파수에 의존하고, 이로써 대부분의 실시예에서 생략될 수 있다.
회로(200)는 출력 단자(231)를 포함하고, 상기 출력 단자는 출력 신호, 예를 들어 무선 주파수 출력 신호를 출력하도록 설계된다. 출력 단자(231)는 이 경우 부하 단자들(101, 102)을 향한 MOSFET(100)의 측면에 배치된다.
이 경우 출력 신호는 입력 신호에 대응할 수 있지만, 더 큰 진폭을 가질 수 있다. 입력 신호의 이러한 진폭은 MOSFET(100)에 의해 달성될 수 있다. 입력 신호의 진폭 대 출력 신호의 진폭의 비는 이득 인자를 정의한다. 회로(200)는 또한 인덕턴스(212)를 포함한다. 인덕턴스(212)는 부하 단자(101, 102)를 향한 MOSFET(100)의 측면에 배치된다. 도 2의 실시예의 인덕턴스(212)는 MOSFET(100)의 소스 단자(101)와 접지(217) 사이에 배치된다. MOSFET(100)와 인덕턴스(212)는 이득 인자를 정의한다. 예를 들어 이득 인자는 10 db이거나 더 클 수 있고, 바람직하게 15 db이거나 더 클 수 있고, 특히 바람직하게 18 db이거나 더 클 수 있다.
MOSFET(100)는 여기에 설명된 다양한 실시예들에서 SOI 기술로 제조되지 않는다. MOSFET(100)의 부하 단자(101, 102)는 따라서 절연층에 의해 기판(106)으로부터 분리되지 않고, 즉, 벌크 기술(bulk technology)에서 기판(106)과 관련해서 배치된다. 이는, 전위차와 비저항을 회로(200)의 벌크 특성으로서 형성하는 것이 가능하다는 것을 의미한다. 즉, 전위차와 비저항이 전체 회로(200)의 범위에 존재할 수 있다. 복수의 바이어스 단자(100)는 필요 없다. 즉, 하나의 바이어스 단자(100)가 전체 회로(200)를 조작할 수 있다. 특히 집적 회로(200)의 개별 트랜지스터들을 도핑(195) 및 전위차에 대응하는 각각의 개별 파라미터로 형성하는 것은 불필요할 수 있다. 이런 방식으로, 사용된 제조 기술의 특히 낮은 복잡성이 달성될 수 있다.
회로(200)는 또한 캐스코드 MOSFET(213)를 포함하고, 캐스코드 MOSFET은 MOSFET(100)의 드레인 단자(102)와 출력 단자(231) 사이에 배치된다. 캐스코드 MOSFET(213)는 공급 단자(215)를 통해 제공되는 공급 전압으로 스위칭 된다(도 2에서 명료함을 위해 캐스코드 MOSFET(213)의 캐스코드 전압의 제공을 위한 회로는 도시되지 않는다). 캐스코드 MOSFET(213)는 밀러(Miller) 효과의 억제를 위해 이용된다.
캐스코드 MOSFET(213)과 MOSFET(100)은 동일한 기술로 제조되는 것이 가능하다. 특히 캐스코드 MOSFET(213)과 MOSFET(100)은 동일한 구조 파라미터를 가질 수 있다. 예를 들어, 캐스코드 MOSFET(213)과 MOSFET(100)는 동일한 게이트 길이(103A)를 가질 수 있다. 따라서 회로(200)의 특히 간단한 제조가 가능해질 수 있다. 특히, MOSFET(100)과 캐스코드 MOSFET(213)의 제조를 별도로 실시하는 것은 불필요할 수 있다.
MOSFET(100)과 캐스코드 MOSFET(213)는 각각의 부하 단자(101, 102)와 기판(106) 사이에서 동일한 전위차를 가질 수 있다. 이를 위해 하나의 동일한 바이어스 단자(110)가 사용될 수 있다.
대부분의 실시예에서, 캐스코드 MOSFET(213)과 MOSFET(100)은 상이한 게이트 폭을 가질 수 있다.
또한, 무선 주파수 출력 신호를 위해 공급 단자(216)의 방향으로 임피던스를 높이기 위해, 인덕턴스(214)가 제공된다.
도 3은 집적 회로(200)와 관련한 양상을 도시한다. 회로(200)는 예를 들어 도 1a, 도 1b의 실시예들 중 하나의 실시예에 따른 MOSFET(100)을 포함한다. 도 3의 실시예에 따른 회로(200)는 이 경우 기본적으로 도 2의 실시예에 따른 회로(200)에 대응한다. 특히 도 2의 실시예에 따른 회로(200)와 관련한 전술한 다양한 양상들은 도 3의 실시예에 따른 회로(200)에도 적용될 수 있다. 회로(200)는 MOSFET(100)를 기초로 LNA를 구현한다.
도 3의 실시예에서 회로(200)는 스위치(302, 303)를 포함한다. 스위치(302, 303)는 이 경우 입력 단자(221)에 인접하게 배치된다. 스위치(302)는 MOSFET(100)의 제어 단자(103)와 입력 단자(221) 사이에 배치된다. 스위치(302)는 바이패스 브랜치(301) 내에 배치되고, 바이패스 브랜치는 MOSFET을 바이패스하여 입력 단자(221)를 출력 단자(231)에 연결한다.
입력 단자(221) 상의 출력 신호의 진폭에 따라서, 선택적으로 스위치(302, 303)의 대응하는 작동에 의해 바이패스 브랜치(301)를 활성화하는 것이 가능하므로, 입력 신호의 증폭이 이루어질 수 있거나 증폭이 억제될 수 있다. 이로 인해 - 예를 들어 전력 증폭기와 관련해서 - 입력 신호의 충분히 큰 진폭에서 에너지 소비가 MOSFET(100)의 바이패스에 의해 감소할 수 있다. 또한, MOSFET의 입력측의 압축/포화가 방지될 수 있다.
도 4는 집적 회로(200)와 관련한 양상을 도시한다. 회로(200)는 예를 들어 도 1a, 도 1b의 실시예들 중 하나의 실시예에 따른 MOSFET(100)을 포함한다. 도 3의 실시예에 따른 회로(200)는 이 경우 기본적으로 도 2 및 도 3의 실시예에 따른 회로(200)에 대응한다. 특히 도 2 및 도 3에 따른 회로(200)와 관련해서 전술한 다양한 양상들은 도 4의 실시예에 따른 회로(200)에도 적용될 수 있다. 회로(200)는 MOSFET(100)을 기초로 LNA를 구현한다.
도 4의 실시예에서 회로(200)는 다수의 스위치(401, 402) 및 다수의 입력 단자(221, 222)를 포함한다. 스위치(401, 402)는 이 경우 각각 입력 단자들(221, 222) 중 하나와 연관된다. 예를 들어 스위치(401)는 입력 단자(221)에 인접하게 배치된다. 특히 스위치(401)는 MOSFET(100)의 제어 단자(103)와 입력 단자(221) 사이에 배치된다. 또한 스위치(402)는 입력 단자(222)에 인접하게 배치된다. 특히 스위치(402)는 MOSFET(100)의 제어 단자(103)와 입력 단자(222) 사이에 배치된다.
스위치(401, 402)의 대응하는 작동에 의해, MOSFET(100)에 의한 증폭을 위해 입력 단자(221, 222)에서 상이한 입력 신호들 사이에서 선택하는 것이 가능할 수 있다.
도 5는 스위치(302, 303, 401, 402)에 관한 세부사항을 도시한다. 여기서, 스위치(302, 303, 401, 402)는 각각 접지(217)를 향하는 직렬 접속의 스위치 MOSFET에 의해 구현된다. 스위치 MOSFET은 MOSFET(100)과 동일한 게이트 길이(103A)를 갖는다. 특히, 회로(200)의 단순 제조가 또한 이러한 방식으로 수행되는 것이 가능하다. 특히, MOSFET(100) 및 스위치 MOSFET(100)의 제조를 개별적으로 구현하는 것은 불필요할 수 있다.
도 5의 실시예에서, 각각의 스위치(302, 303, 401, 402)는 연관된 제어 저항기 및 공급 단말(450)을 갖는 복수의 스위치 MOSFET(431)에 의해 구현된다. 이러한 스위치 MOSFET(431)의 적층에 의해 달성될 수 있는 것은 개별 스위치 MOSFET(431)의 상대적으로 낮은 브레이크다운 전압이 스택의 다양한 스위치 MOSFET(431) 전반에서 균일한 분포의 전압 강하에 의해 보상된다는 것이다.
MOSFET(100) 및 스위치 MOSFET(431)은 각각의 부하 단자(101, 102)와 기판(106) 사이에서 동일한 전위차를 가질 수 있다. 동일한 바이어스 전압 단자(110)가 이 목적을 위해 사용될 수 있다. 기판(106)의 네거티브 바이어스 전압은 스위치 MOSFET(431)의 기생(parasitic) 기판 다이오드를 감소시키는 것을 가능하게 만든다. 이로 인해, 스위치(302, 303, 401, 402)를 위해 스택(431) 내에서 "오프(OFF)" 상태에 대한 특히 선형인 전압 분포를 달성하는 것이 가능하다.
도 6은 집적 회로(200)와 관련한 양상을 도시한다. 회로(200)는 예를 들어, 도 1a, 도 1b의 실시예들 중 하나에 따른 MOSFET(100)을 포함한다. 이 경우에, 도 6의 실시예에 따른 회로(200)는 기본적으로 도 2 내지 도 4의 실시예에 따른 회로(200)에 대응한다. 특히, 도 2 내지 도 4에 따른 회로에 관련하여 상술된 다양한 양상들은 또한 도 6의 실시예에 따른 회로(200)에 적용될 수 있다. 회로(200)는 MOSFET(100)을 기초로 LNA를 구현한다.
도 6의 실시예에서 회로(200)는 입력 단자(221)와 MOSFET(100) 사이에 배치된 과전압 보호 소자(601)를 더 포함한다. 따라서 과전압 보호 소자(601)는 MOSFET(100)의 부하 단자(101, 102)를 향한 MOSFET(100)의 측면 상에 배치된다. 과전압 보호 소자(601)는 MOSFET(100)의 입력 단자(221)와 제어 단자(101) 사이에 배치된다. 과전압 보호 소자(601)는 예를 들어, 회로(200)의 수동 처리 동안의 정전기 방전으로 인해 입력 신호의 과전압을 소멸시키도록 구성될 수 있다. MOSFET(100)에 대한 손상은 이러한 방식으로 회피될 수 있다.
도 6의 실시예에서 회로(200)는 출력 단자(221)와 MOSFET(100) 사이에 배치된 과전압 보호 소자(602)를 더 포함한다. 따라서 과전압 보호 소자(602)는 MOSFET(100)의 부하 단자(101, 102)를 향한 MOSFET(100)의 측면 상에 배치된다. 특히, 과전압 보호 소자(602)는 MOSFET(100)의 드레인 단자(102)와 출력 단자(231) 사이에 배치된다.
도 7은 과전압 보호 소자(601, 602)와 관련한 양상을 도시한다. 특히, 도 7은 예시적인 구현예에 따른 과전압 보호 소자(601, 602)를 확대하여 상세하게 도시한다.
과전압 보호 소자(601, 602)는 캐패시터(612), ESD MOSFET(611), 저항기(613), 및 또한 공급 단자(614)를 포함한다. 도 7의 실시예에서, 과전압 보호 소자(601, 602)는 단일 ESD MOSFET(611)만을 포함한다. 그러나, 다른 실시예에서, 도 5의 실시예에 따른 스위치(202, 303, 401, 402)의 구현예와 비슷하게 과전합 보호 소자(601, 602)가 직렬 접속의 복수의 ESD MOSFET(611)을 포함하는 것이 가능하게 될 것이다.
적어도 하나의 ESD MOSFET(611)이 MOSFET(100)과 동일한 게이트 길이(103A)를 갖는 것이 가능하다. 특히, 회로(200)의 단순 제조가 또한 이러한 방식으로 수행되는 것이 가능하다. 특히, MOSFET(100) 및 ESD MOSFET(611)의 제조를 개별적으로 구현하는 것은 불필요할 수 있다.
일부 실시예에서, 스위치(302, 303, 411, 412)의 기능 및 과전압 보호 소자(601, 602)의 기능이 적층된 MOSFET(431, 611)을 포함하는 구조를 상호 대응시킴으로써 구현되는 것이 가능하게 될 것이다. 이러한 실시예에서, 예를 들어 입력 단자(221)에 인접하게 배치되는 과전압 보호 소자(601)가 대응하는 스위치(303)에 의해 구현되는 것이 가능할 수 있다. 회로(200)의 특히 높은 집적도가 이로 인해 달성될 수 있다.
MOSFET(100) 및 적어도 하나의 ESD MOSFET(611)은 각각의 부하 단자(101, 102)와 기판(106) 사이에서 동일한 전위차를 가질 수 있다. 동일한 바이어스 전압 단자(110)가 이 목적을 위해 사용될 수 있다.
도 8은 집적 회로(200)와 관련한 양상을 도시한다. 회로(200)는 예를 들어, 도 1a, 도 1b의 실시예들 중 하나에 따라 MOSFET(100)을 포함한다. 이 경우에, 도 8의 실시예에 따른 회로(200)는 기본적으로 도 2 내지 도 4 및 도 6의 실시예에 따른 회로(200)에 대응한다. 특히, 도 2 내지 도 4 및 도 6에 따른 회로(200)에 관련하여 상술된 다양한 양상들은 또한 도 8의 실시예에 따른 회로(200)에 적용될 수 있다. 회로(200)는 MOSFET(100)을 기초로 LNA를 구현한다.
도 8에 따른 회로(200)의 실시예는 또한 각각 입력 단자(221) 및 출력 단자(231)에 인접하게 배치되는 과전압 보호 소자(601, 602)를 포함한다. 과전압 보호 소자(602)는 이 경우에 대응하는 게이트 저항기(613, 833)를 갖는 직렬 접속의 ESD MOSFET(831)을 포함한다. 또한, 저항기(832)는 ESD MOSFET(832)의 부하 단자(101, 102)와 병렬로 연결된다. 이들은 ESD MOSFET(831)이 정의된 방식으로 스위칭될 수 있도록 정동작 전위를 설정하기 위해 이용된다. MOSFET(100) 및 ESD MOSFET(832)는 각각의 부하 단자(101, 102)와 기판(106) 사이에서 동일한 전위차를 가질 수 있다. 동일한 바이어스 전압 단자(110)가 이 목적을 위해 사용될 수 있다.
회로(200)는 두 캐스코드 MOSFET(213-1, 213-2)을 포함한다. 이 경우에, 캐스코드 MOSFET(213-2)은 분압기(811, 812, 813)을 통해 구동된다.
캐패시터(821, 822)는 출력 단자(231)에 인접하게 배치된다.
전류 미러(801, 802)가 MOSFET(100)을 구동시키기 위해 제공되고, 전류 미러는 MOSFET(100)의 제어 단자(101)의 전하 반전을 위한 전류(215)를 제공한다.
본원에 설명된 다양한 예시에 따른 증폭기 기능을 갖는 회로(200)는 상이한 적용예에서 사용될 수 있다. 예를 들어, 입력 단자(221)는 하나 또는 복수의 안테나, 예를 들어, 모바일 무선 장치에 연결될 수 있다.
도 9는 다양한 실시예에 따른 방법의 흐름도이다. 블록(1001)에서, 기판이 처리된다. 예를 들어, 기판의 도핑이 이것에 포함된다. 기판은 이러한 방식으로 처리되어 0.3 kOhm 이상의 비저항을 갖는다.
블록(1002)은 기판 상에 집적 회로를 제공하는 단계를 포함한다. 블록(1002)은 하나 또는 복수의 리소그래피 단계를 포함할 수 있다. 리소그래피 단계는 예를 들어, 포토레지스트로 기판을 코팅하는 단계, 포토레지스트를 노출시키는 단계, 포토레지스트를 현상하는 단계, 재료를 증착하는 단계 및 포토레지스트를 제거하는 단계를 포함할 수 있다. 블록(1002)은 또한 하나 또는 복수의 에칭 단계를 포함할 수 있다.
예를 들어, 블록(1002)에서 집적 회로를 제공하는 단계는 CMOS 기술에 따라 영향을 받을 수 있다. 특히, 집적 회로는 증폭기 MOSFET 및 바이어스 전압 단자를 포함하는 것이 가능할 수 있다. 바이어스 전압 단자는 증폭기 MOSFET의 적어도 하나의 부하 단자에 대한 기판의 전위차를 생성하도록 구성될 수 있다. 전위차는 예를 들어, -3V 이하일 수 있다.
따라서 다양한 효과가 본원에 설명된 기술에 의해 달성될 수 있다.
첫번째 효과로서, 기판의 낮은 전도성 또는 높은 저항으로 인해 MOSFET의 부하 단자와 기판 사이의 캐패시턴스를 감소시키는 것이 가능하다. 이로 인해 증폭의 신호 잡음이 감소될 수 있다. 예를 들어, 본원에 설명된 기술에 의해, 주어진 이득 인자 및 특정 주파수에 대해 달성가능한 신호 잡음으로서 최소 0.2 내지 1.2dB의 크기의 신호 잡음을 갖는 증폭기를 획득하는 것이 가능하다.
두번째 효과로서, 기판의 네거티브 바이어스 전압의 결과로서, 기생 기판 다이오드가 감소될 수 있다. 이로 인해, 직렬 접속의 스위치 MOSFET에 의해 구현되는 스위치를 위한 특히 양호한 선형성을 달성하는 것이 가능하다.
세번째 효과로서, 기판과 관련한 작은 수치의 캐패시턴스로 인해, 예를 들어, 캐패시터 또는 코일과 같은 패시브 소자의 경우에도 무선 주파수 신호의 경우에 원치않는 모드가 관련 스펙트럼 외부에 배치될 수 있다.
본 발명의 상술된 실시예 및 양상의 특징들은 서로 조합될 수 있다는 것이 명백하다. 특히, 본 발명의 기술분야로부터 벗어남이 없이, 특징들은 상술된 조합 뿐만 아니라 다른 조합 또는 자체적으로 사용될 수 있다.
LNA와 관련한 예시의 회로 및 스위칭 소자가 주로 설명되었지만, 대응하는 기술을 전력 증폭기에 적용하는 것이 또한 가능할 수 있다. > 200mA, 또는 > 1A, 또는 > 50A의 범위에서의 대전류 흐름은 통상적으로 전력 증폭기의 경우에 스위칭된다.
다음의 예시는 본 발명의 바람직한 실시예들이다.
예시 1. 집적 회로(200)로서,
기판(106)과,
증폭기 MOSFET(100)과,
바이어스 전압 단자(110)를 포함하되,
상기 바이어스 전압 단자(110)는 상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)에 대한 상기 기판(106)의 전위차를 생성하도록 구성되고,
상기 기판(106)의 비저항은 0.3 kOhm cm 이상이고,
상기 전위차는 -3V 이하인
집적 회로.
예시 2. 예시 1에 있어서,
상기 증폭기 MOSFET(100)의 게이트 폭은 100㎛ 보다 크고, 선택적으로 200㎛ 보다 크고, 또한 선택적으로 500㎛ 보다 더 큰
집적 회로.
예시 3. 예시 1 또는 예시 2에 있어서,
상기 비저항 및 상기 전위차는 상기 집적 회로(200)의 영역에서 상기 기판(106)의 벌크 특성(bulk properties)인
집적 회로.
예시 4. 예시 1 내지 예시 3 중 어느 하나에 있어서,
상기 증폭기 MOSFET(100)의 제어 단자(103)에 연결되고 적어도 하나의 입력 신호를 수신하도록 구성된 적어도 하나의 입력 단자(221, 222)와,
상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)를 향한 측면 상에 배치되고, 출력 신호를 출력하도록 구성되는 출력 단자(231)를 더 포함하는
집적 회로.
예시 5. 예시 4에 있어서,
상기 증폭기 MOSFET(100)의 부하 단자(101, 102)를 향한 측면 상에 배치되는 인덕턴스(212)를 더 포함하되, 상기 증폭기 MOSFET(100) 및 상기 인덕턴스(212)는 10dB 이상, 바람직하게는 15dB 이상, 특히 18dB 이상의 적어도 하나의 입력 신호에 대한 출력 신호의 이득 인자를 구현하도록 구성되는
집적 회로.
예시 6. 예시 4 또는 예시 5에 있어서,
상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)와 상기 출력 단자(231) 사이에 배치된 적어도 하나의 캐스코드 MOSFET(213, 213-1, 213-2)를 더 포함하되,
상기 적어도 하나의 캐스코드 MOSFET(213, 213-1, 213-2) 및 상기 증폭기 MOSFET(100)은 동일한 게이트 길이(103A)를 갖는
집적 회로.
예시 7. 예시 4 내지 예시 6 중 어느 하나에 있어서,
상기 적어도 하나의 입력 단자(221, 222)에 인접하게 배치되고, 접지(217)를 향하는 직렬 접속의 스위치 MOSFET을 갖는 적어도 하나의 스위치(302, 303, 401, 402)를 더 포함하되,
상기 스위치 MOSFET(431) 및 상기 증폭기 MOSFET(100)은 동일한 게이트 길이(103A)를 갖는
집적 회로.
예시 8. 예시 7에 있어서,
상기 적어도 하나의 스위치(302, 303, 401, 402)는 바이패스 브랜치(301) 내에 배치되고, 상기 바이패스 브랜치는 적어도 하나의 입력 단자(221, 222)를 출력 단자(231)에 연결하되, 상기 증폭기 MOSFET은 바이패스하는
집적 회로.
예시 9. 예시 7 또는 예시 8에 있어서,
상기 집적 회로(200)는 복수의 스위치(302, 303, 401, 402) 및 복수의 입력 단자(221, 222)를 포함하고,
상기 복수의 스위치(302, 303, 401, 402) 중 적어도 일부는 각각 상기 복수의 입력 단자(221, 222) 중 대응하는 입력 단자와 연관되는
집적 회로.
예시 10. 예시 1 내지 예시 9 중 어느 하나에 있어서,
적어도 하나의 ESD MOSFET(611, 831)를 갖는 적어도 하나의 과전압 보호 소자(601, 602)를 더 포함하되,
상기 적어도 하나의 ESD MOSFET(611, 831) 및 상기 증폭기 MOSFET(100)는 동일한 게이트 길이(103A)를 갖는
집적 회로.
예시 11. 예시 4 내지 예시 9 및 예시 10 중 어느 하나에 있어서,
상기 적어도 하나의 과전압 보호 소자(601, 602)는 상기 적어도 하나의 입력 단자(221, 222)와 상기 증폭기 MOSFET(100)의 제어 단자(103) 사이에 배치되고,
상기 적어도 하나의 과전압 보호 소자(601, 602)는 상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)와 상기 출력 단자(231) 사이에 배치되는
집적 회로.
예시 12. 예시 7 내지 예시 9 및 예시 10 또는 예시 11 중 어느 하나에 있어서,
상기 적어도 하나의 과전압 보호 소자(601, 602)는 상기 적어도 하나의 스위치(302, 303, 401, 402)에 의해 구현되는
집적 회로.
예시 13. 예시 1 내지 예시 12 중 어느 하나에 있어서,
상기 기판(106)의 비저항은 0.5 kOhm cm 이상, 바람직하게는 1 kOhm cm, 특히 5 kOhm cm 이상인
집적 회로.
예시 14. 예시 1 내지 예시 13 중 어느 하나에 있어서,
상기 전위차는 -4V 이하, 바람직하게 -6V 이하, 특히 -8V 이하인
집적 회로.
예시 15. 예시 1 내지 예시 14 중 어느 하나에 있어서,
상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)는 상기 기판(106)과 관련한 벌크 기술을 사용하여 배치되는
집적 회로.
예시 16. 예시 1 내지 예시 15 중 어느 하나에 있어서,
상기 기판(106)은 실리콘인
집적 회로.
예시 17. 예시 1 내지 예시 16 중 어느 하나에 있어서,
상기 증폭기 MOSFET(100)은 저잡음 증폭기 또는 전력 증폭기를 구현하는
집적 회로.
예시 18. 무선 주파수 송수신기의 아날로그 출력 스테이지로서,
안테나와,
예시 1 내지 예시 17 중 어느 하나의 집적 회로(200)를 포함하되,
상기 안테나는 상기 집적 회로(200)의 입력 단자(221, 222)에 연결되는
아날로그 출력 스테이지.
예시 19. 기판(106)을 처리하는 단계―상기 기판(106)은 0.3 kOhm cm 이상의 비저항을 가짐―와,
상기 기판(106) 상에 집적 회로(200)를 제공하는 단계를 포함하되,
상기 집적 회로는 증폭기 MOSFET(100) 및 바이어스 전압 단자(110)를 포함하고,
상기 바이어스 전압 단자(110)는 상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)에 대한 상기 기판(106)의 전위차를 생성하도록 구성되고, 상기 전위차는 -3V 이하인
방법.
예시 20. 예시 19에 있어서,
상기 방법은 예시 1 내지 예시 17 중 어느 하나의 집적 회로(200)를 생성하기 위해 사용되는
방법.

Claims (28)

  1. 집적 회로(200)로서,
    기판(106)과,
    증폭기 MOSFET(100)과,
    바이어스 전압 단자(110)를 포함하되,
    상기 바이어스 전압 단자(110)는 상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)에 대한 상기 기판(106)의 전위차를 생성하도록 구성되고,
    상기 기판(106)의 비저항은 0.3 kOhm cm 이상이고,
    상기 전위차는 -3V 이하인
    집적 회로.
  2. 제 1 항에 있어서,
    상기 증폭기 MOSFET(100)의 게이트 폭은 100㎛ 보다 큰
    집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비저항 및 상기 전위차는 상기 집적 회로(200)의 영역에서 상기 기판(106)의 벌크 특성(bulk properties)인
    집적 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 증폭기 MOSFET(100)의 제어 단자(103)에 연결되고 적어도 하나의 입력 신호를 수신하도록 구성된 적어도 하나의 입력 단자(221, 222)와,
    상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)를 향한 측면 상에 배치되고, 출력 신호를 출력하도록 구성되는 출력 단자(231)를 더 포함하는
    집적 회로.
  5. 제 4 항에 있어서,
    상기 증폭기 MOSFET(100)의 부하 단자(101, 102)를 향한 측면 상에 배치되는 인덕턴스(212)를 더 포함하되, 상기 증폭기 MOSFET(100) 및 상기 인덕턴스(212)는 10dB 이상의 적어도 하나의 입력 신호에 대한 출력 신호의 이득 인자를 구현하도록 구성되는
    집적 회로.
  6. 제 4 항에 있어서,
    상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)와 상기 출력 단자(231) 사이에 배치된 적어도 하나의 캐스코드 MOSFET(213, 213-1, 213-2)를 더 포함하되,
    상기 적어도 하나의 캐스코드 MOSFET(213, 213-1, 213-2) 및 상기 증폭기 MOSFET(100)은 동일한 게이트 길이(103A)를 갖는
    집적 회로.
  7. 제 4 항에 있어서,
    상기 적어도 하나의 입력 단자(221, 222)에 인접하게 배치되고, 접지(217)를 향하는 직렬 접속의 스위치 MOSFET을 갖는 적어도 하나의 스위치(302, 303, 401, 402)를 더 포함하되,
    상기 스위치 MOSFET(431) 및 상기 증폭기 MOSFET(100)은 동일한 게이트 길이(103A)를 갖는
    집적 회로.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 스위치(302, 303, 401, 402)는 바이패스 브랜치(301) 내에 배치되고, 상기 바이패스 브랜치는 적어도 하나의 입력 단자(221, 222)를 출력 단자(231)에 연결하되 상기 증폭기 MOSFET은 바이패스하는
    집적 회로.
  9. 제 7 항에 있어서,
    상기 집적 회로(200)는 복수의 스위치(302, 303, 401, 402) 및 복수의 입력 단자(221, 222)를 포함하고,
    상기 복수의 스위치(302, 303, 401, 402) 중 적어도 일부는 각각 상기 복수의 입력 단자(221, 222) 중 대응하는 입력 단자와 연관되는
    집적 회로.
  10. 제 1 항 또는 제 2 항에 있어서,
    적어도 하나의 ESD MOSFET(611, 831)을 갖는 적어도 하나의 과전압 보호 소자(601, 602)를 더 포함하되,
    상기 적어도 하나의 ESD MOSFET(611, 831) 및 상기 증폭기 MOSFET(100)는 동일한 게이트 길이(103A)를 갖는
    집적 회로.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 과전압 보호 소자(601, 602)는 상기 적어도 하나의 입력 단자(221, 222)와 상기 증폭기 MOSFET(100)의 제어 단자(103) 사이에 배치되고,
    상기 적어도 하나의 과전압 보호 소자(601, 602)는 상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)와 출력 단자(231) 사이에 배치되는
    집적 회로.
  12. 제 10 항에 있어서,
    상기 적어도 하나의 과전압 보호 소자(601, 602)는 상기 적어도 하나의 스위치(302, 303, 401, 402)에 의해 구현되는
    집적 회로.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 기판(106)의 비저항은 0.5 kOhm cm 이상인
    집적 회로.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 전위차는 -4V 이하인
    집적 회로.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)는 상기 기판(106)과 관련한 벌크 기술을 사용하여 배치되는
    집적 회로.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 기판(106)은 실리콘인
    집적 회로.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 증폭기 MOSFET(100)은 저잡음 증폭기 또는 전력 증폭기를 구현하는
    집적 회로.
  18. 무선 주파수 송수신기의 아날로그 출력 스테이지로서,
    안테나와,
    청구항 제 1 항 또는 제 2 항의 집적 회로(200)를 포함하되,
    상기 안테나는 상기 집적 회로(200)의 입력 단자(221, 222)에 연결되는
    아날로그 출력 스테이지.
  19. 기판(106)을 처리하는 단계―상기 기판(106)은 0.3 kOhm cm 이상의 비저항을 가짐―와,
    상기 기판(106) 상에 집적 회로(200)를 제공하는 단계를 포함하되,
    상기 집적 회로는 증폭기 MOSFET(100) 및 바이어스 전압 단자(110)를 포함하고,
    상기 바이어스 전압 단자(110)는 상기 증폭기 MOSFET(100)의 적어도 하나의 부하 단자(101, 102)에 대한 상기 기판(106)의 전위차를 생성하도록 구성되고, 상기 전위차는 -3V 이하인
    방법.
  20. 제 19 항에 있어서,
    상기 방법은 청구항 제 1 항 또는 제 2 항의 집적 회로(200)를 생성하기 위해 사용되는
    방법.
  21. 제 4 항에 있어서,
    상기 증폭기 MOSFET(100)의 부하 단자(101, 102)를 향한 측면 상에 배치되는 인덕턴스(212)를 더 포함하되, 상기 증폭기 MOSFET(100) 및 상기 인덕턴스(212)는 15dB 이상의 적어도 하나의 입력 신호에 대한 출력 신호의 이득 인자를 구현하도록 구성되는
    집적 회로.
  22. 제 4 항에 있어서,
    상기 증폭기 MOSFET(100)의 부하 단자(101, 102)를 향한 측면 상에 배치되는 인덕턴스(212)를 더 포함하되, 상기 증폭기 MOSFET(100) 및 상기 인덕턴스(212)는 18dB 이상의 적어도 하나의 입력 신호에 대한 출력 신호의 이득 인자를 구현하도록 구성되는
    집적 회로.
  23. 제 1 항 또는 제 2 항에 있어서,
    상기 기판(106)의 비저항은 1 kOhm cm 이상인
    집적 회로.
  24. 제 1 항 또는 제 2 항에 있어서,
    상기 기판(106)의 비저항은 5 kOhm cm 이상인
    집적 회로.
  25. 제 1 항 또는 제 2 항에 있어서,
    상기 전위차는 -6V 이하인
    집적 회로.
  26. 제 1 항 또는 제 2 항에 있어서,
    상기 전위차는 -8V 이하인
    집적 회로.
  27. 제 1 항에 있어서,
    상기 증폭기 MOSFET(100)의 게이트 폭은 200㎛ 보다 큰
    집적 회로.
  28. 제 1 항에 있어서,
    상기 증폭기 MOSFET(100)의 게이트 폭은 500㎛ 보다 큰
    집적 회로.
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