JPH05327459A - 状態に依存する放電経路回路 - Google Patents

状態に依存する放電経路回路

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JPH05327459A
JPH05327459A JP4350166A JP35016692A JPH05327459A JP H05327459 A JPH05327459 A JP H05327459A JP 4350166 A JP4350166 A JP 4350166A JP 35016692 A JP35016692 A JP 35016692A JP H05327459 A JPH05327459 A JP H05327459A
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transistor
discharge
pull
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circuit
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JP4350166A
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James R Ohannes
ジェームズ・アール・オーアンネス
Stephen W Clukey
スティーバン・ダブリュ・クラキー
E David Haacke
アーネスト・デビッド・ハッケ
Roy L Yarbrough
ロイ・エル・ヤーボーグ
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National Semiconductor Corp
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Abstract

(57)【要約】 （修正有） 【目的】 トリステート出力バッファに接続され、出力
プルダウントランジスタのベースを素早く放電し、同時
にプルダウントランジスタ内で逆破壊の防止をする。 【構成】 出力プルアップトランジスタのベースに対し
接地する２つの放電経路を形成し、出力バッファが能動
モードにある間のみ、低キャパシタンス経路は始動す
る。この放電経路の直列になったＭＯＳトランジスタＱ
２６はバッファ回路の許可信号入力Ｅにより制御され、
他方のＭＯＳトランジスタＱ２３はバッファ回路のデー
タ信号入力Ｖにより制御される。接地への他の経路ショ
ットキーダイオードＳＤ１１，ＳＤ１２、トランジスタ
Ｑ２０は、バッファ回路が能動モードにあるか非能動モ
ードにあるかにかかわらずデータ信号入力Ｖが低いとき
使用可能となる。この他の経路は非能動モードにあるバ
ッファ回路のためのプルアップトランジスタＱ２２のベ
ースに対し放電防止をなす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明の分野は、多数の論理回路
を共通バスに結合するために使用されるトリステート出
力バッファ回路に関する分野である。特に、本発明は、
非能動モードのバッファに対し、能動モードのバッファ
の高−低出力遷移時を考慮することなくプルアップトラ
ンジスタの破壊防止をなすことに関する。特にまた、本
発明は前記バッファ回路の出力プルアップトランジスタ
のベースノードを放電するための２つの異なる経路を提
供する。これにより、バッファの高レベルＺ（非能動モ
ード）に対する作動放電経路は前記プルアップトランジ
スタの逆破壊に対して特別の防止を与えるが、能動モー
ドにある前記バッファの作動放電経路には、Ｈ→Ｌ出力
切り替えをゆっくりと行うであろう外部インピーダンス
がなくなる。
【０００２】本発明の状態に依存する放電経路回路は、
好適実施例において、トリステートＢｉＣＭＯＳ回路内
に組み込まれ、バイポーラ出力プルアップトランジスタ
の動作を保護し、高めるための助けとなるＣＭＯＳトラ
ンジスタから成る。特に、好適例は、米国特許出願番号
第８０４，１０５号および以下で記載する出願に記載さ
れたＢｉＣＭＯＳ出力バッファ回路の改良から成る。こ
のような出力バッファ回路は、一方では低電力条件、高
入力インピーダンス、およびＮＭＯＳおよびＰＭＯＳト
ランジスタのようなＭＯＳＦＥＴトランジスタの高速度
の利点を、他方ではＮＰＮトランジスタのようなバイポ
ーラトランジスタの低出力インピーダンスの利点および
高電流増幅をも具体化する。
【０００３】
【従来技術】上記出願に従った非反転ＢｉＣＭＯＳ出力
バイポーラ回路が図１に示されている。これは、相補形
許可（enable)信号入力ＥおよびＥＢを有する許可回路
を含むトリステートバッファである。許可信号入力Ｅは
ＣＭＯＳプルアップ許可ステージＱ１６、Ｑ１３に結合
され、相補形許可信号入力ＥＢはＣＭＯＳプルダウン許
可ステージＱ１２、Ｑ９に結合されている。プルアップ
許可ステージＱ１５、Ｑ１３はプルアップ前置駆動入力
インバータステージＱ１５、Ｑ１４とＮＡＮＤゲートを
介して結合している。プルダウン許可ステージＱ１２、
Ｑ９はプルダウン前置駆動入力ステージＱ１１、Ｑ１０
とＮＯＲゲートを介して結合している。以下で説明する
ように、許可入力Ｅが論理高電位信号でバイアスを受け
ると（相補形入力ＥＢが論理低電位信号でバイアスを受
けると）、出力バッファはＶINにより制御されるバリス
テート能動モードになる。逆に、Ｅが低く、ＥＢが高電
位になるようにバイアスを受けると、出力バッファは、
ＶINに従属することなく、非能動モード（高レベルＺ状
態）になる。図１に示す回路の以下の説明は、相補形許
可入力Ｅ、ＥＢがバッファを能動モードにするようにバ
イアスされると仮定している。そのモードにおいて、ト
ランジスタＱ１６およびＱ９は非導通状態となり、トラ
ンジスタＱ１３およびＱ１２は導通する。
【０００４】能動モードにおいて、ＢｉＣＭＯＳ出力バ
イアス回路は、入力ＶINのデータ信号に応答して出力Ｖ
OUTに高および低電位レベルＨ、Ｌの出力信号を出力す
る。特に、ＶINの論理高電位入力が、ＣＭＯＳトランジ
スタから成るダブル反転前置駆動回路を通過した後に高
電位出力電源レールＶCCNからバイポーラ出力プルアッ
プトランジスタＱ２２に結合された抵抗Ｒ６およびダイ
オードＤ１を通って出力ＶOUTへと電流を供給するよう
にダーリングトンバイポーラ出力プルアップトランジス
タの対Ｑ２４、Ｑ２２をトリガーする。同様に、ＶINの
論理低入力が、反転前置駆動回路Ｑ１１、Ｑ１０を通過
した後も高電流容量ー出力プルダウントランジスタの対
Ｑ４４Ａ、Ｑ４４Ｂをオン状態にする。それにより、そ
れらは電流を出力ＶOUTから低電位出力接地レールＧＮ
ＤＮに流す。
【０００５】図１をより正確に説明すると、入力Ｖ
INは、プルアップ前置駆動入力インバータステージＱ１
５、Ｑ１４から成るＣＭＯＳプルアップ駆動回路に直接
結合され、さらに中間ノードｎ１を通りプルアップ駆動
インバータステージＱ２１Ａ、Ｑ２０に結合されてい
る。この第２のインバータステージＱ２１Ａ、Ｑ２０は
バイポーラ出力プルアップトランジスタＱ２４、Ｑ２２
のベースノードに結合されている。したがって、入力Ｖ
INの論理高データ信号により、プルアップ駆動インバー
タステージＰＭＯＳトランジスタＱ２１Ａはベース駆動
電流をバイポーラトランジスタＱ２４に供給する。バイ
ポーラトランジスタＱ２４はそのコレクタノードを介し
てショットキーダイオードＳＤ１および抵抗Ｒ５を通っ
て出力供給レールＶCCNへと結合されるが、このトラン
ジスタＱ２４は順に増幅されたベース駆動電流をバイポ
ーラプルアップトランジスタＱ２２へと供給する。
【０００６】対照的に、入力ＶINの論理低データ信号に
より、プルアップ駆動インバータステージＮＭＯＳトラ
ンジスタＱ２０がバイポーラ出力プルアップトランジス
タＱ２４のベースを直接ＧＮＤＱに、バイポーラ出力プ
ルアップトランジスタＱ２２のベースを直列の順バイア
スされたショットキーダイオードの対ＳＤ１１、ＳＤ１
２を通ってＧＮＤＱに結合され、したがって両プルアッ
プトランジスタをオフ状態にする。
【０００７】図１に示すように、ＶINはまた、ＣＭＯＳ
プルダウン前置駆動入力インバータステージＱ１１、Ｑ
１０に結合され、さらに中間ノードｎ２を通り、ＮＭＯ
Ｓトランジスタであるプルダウン駆動トランジスタＱ６
０の制御ゲートノードに結合されている。トランジスタ
Ｑ６０はバイポーラ出力プルダウントランジスタＱ４
４、具体的には一対の高電流容量トランジスタＱ４４
Ｂ、Ｑ４４Ａのベースノードに結合されている。プルダ
ウン駆動トランジスタＱ６０のソースはダイオードＳＤ
３を経て高電位パワーレールＶCCQに結合され、その結
果Ｑ６０が導通したとき、それは駆動電流をバイポーラ
出力プルダウントランジスタＱ４４に供給する。トラン
ジスタＱ６０はバイポーラ出力プルアップトランジスタ
Ｑ２２と協調することなくバイポーラ出力プルダウント
ランジスタＱ４４を操作する効果的な“分相器(phase s
plitter)”となる。
【０００８】プルダウン駆動ステージもまた、寄生ミラ
ーキャパシタンス電流をバイポーラプルダウントランジ
スタＱ４４のベースノードから出力接地ＧＮＤＮに流出
するために結合した“ミラーキラー”(ＭＫ)トランジス
タＱ９Ａを含む。ＭＫ前置駆動ステージＱ４０、Ｑ４１
がプルダウン前置駆動入力ステージＱ１１、Ｑ１０の共
通ノードｎ２とＭＫトランジスタＱ９Ａの制御ゲートノ
ードの間に結合されている。小電流が導通するＭＫトラ
ンジスタＱ９Ａおよび２つのＭＫ前置駆動ステージトラ
ンジスタＱ４０、Ｑ４１は高速切替動作を達成するため
に、すべて小さなチャネル幅を有するように構成さる。
ＭＫトランジスタＱ９Ａの動作は十分に速く、出力Ｖ
OUTが共通バスの他のところに現れるイベント（event)
により高電位にさせられるとき、ミラー電流効果を保護
する、定常高レベルＺ操作の間ＤＣミラーキラー（ＤＣ
ＭＫ）トランジスタとし働くのみならず、出力ＶOUTで
Ｈ（高電位）からＬ（低電位）への遷移の間ＡＣミラー
キラー（ＡＣＭＫ）として働く。加速帰還ダイオードＳ
Ｄ４が出力ＶOUTとプルダウン駆動トランジスタＱ６０
のドレインノードの間に結合されている。したがって、
出力ＶOUTからの放電電流がこのＮＭＯＳプルダウン駆
動トランジスタＱ６０の主電流経路を経て逆流し、Ｈ→
Ｌ出力遷移の間バイポーラ出力プルダウントランジスタ
の対Ｑ４４をオフ状態にすることを加速する。
【０００９】以上の説明は、入力Ｅ、ＥＢがＶINの制御
の下でバッハを能動バイステートに維持するようにバイ
アスされたと仮定している。そのことはＥでは論理高電
位信号で、ＥＢでは相補形論理低電位信号であることを
要求している。逆に、Ｅに論理低電位信号が与えられる
と、トランジスタＱ１６は導通することになろう。これ
が生じると、トランジスタＱ２１Ａはその制御ゲートで
論理高バイアスを受けることになり、したがって、トラ
ンジスタＱ１５がオン状態かオフ状態かにかかわらずベ
ース駆動信号をプルアップトランジスタＱ２４を供給で
きなくなる。したがって、Ｅが低（信号）であるとき、
入力ＶINに印加される信号にかかわらず電流の供給はな
い。同様に、ＥＢが相補形論理高電位信号であと、トラ
ンジスタＱ１２はオフ状態に、トランジスタＱ９はオン
状態に維持される。これは、トランジスタＱ１１が導通
しているかどうかにかかわらず、トランジスタＱ６０が
オフのままであることを意味する。トランジスタＱ６０
がオフであると、プルダウン（電流流出（current-sink
ing)）トランジスタＱ４４に対するベース駆動はないで
あろう。故に、ＥＢが高信号であるとき、ＶINに印加さ
れる信号にかかわらず、電流流出はないであろう。した
がって、Ｅが低電位信号で、ＥＢが高電位信号であると
き、出力プルアップトランジスタＱ２２および２つから
成る出力プルダウントランジスタＱ４４の両方は、高電
位パワーレールＶCCNと低電位パワーレールＧＮＤＮの
両方から、ＶOUTでの共通バス接続を分離する単純な高
ｄｃインピーダンスのように共通バスに現れる。これ
は、トリステート出力バッファの非能動モード（これは
高レベルＺ状態、第３の状態、あるいは“トリステー
ト”として知られている）を構成することなのである。
【００１０】通常、共通バスに結合される出力バッファ
回路の１つを除き総てがどの瞬間でも非能動的となろ
う。しかし、非能動状態のバッファは依然として、Ｖ
OUTでの結合を介してバスの変動する電位を依然として
受け、上述したように、各非能動バッファの出力はその
バスにより高電位にそして低電位にさせられる。予防策
が取られていないと、ＶOUTに現れる高電位が、トラン
ジスタＱ２２のエミッタとベースの結合点、および導通
するトランジスタＱ２２を経たバスの接地への結合を、
最終的に厳しいバスローディングとともに逆破壊するこ
とがある。Ｑ２２のベースをＧＮＤＱに結合するリンク
とともに直列のショットキーダイオードの対ＳＤ１１、
ＳＤ１２を配置することは、Ｑ２２の破壊に要する全電
位を、導通するショットキーダイオードの順降下（forw
ard drop)の量の２倍だけ増加する。Ｑ２２での逆破壊
に要する電位、およびＶOUTにバスにより強制されるで
あろう最大の予測電位が与えられるとき、この増加はこ
のような逆破壊が確実に生じないないようにするには十
分である。
【００１１】図１に描かれた上述した関連発明が、高切
替時間および破壊についての詳細を満たしているけれど
も、それは破壊防止としてプルアップトランジスタＱ２
２のベース放電経路に付加されたショットキーダイオー
ドの対ＳＤ１１、ＳＤ１２によりＨ→Ｌ出力切替が多少
遅くなる。これらダイオードのキャパシタンスは、出力
プルアップトランジスタを導通状態から非導通状態に切
り替えするのに必要とされる出力プルアップトランジス
タのベースの引き（pulling)を遅らせる電荷を貯蔵す
る。これは、バスの出力トランジスタを電流供給状態
（Ｈ）から電流流出状態（current sinking)(Ｌ）にす
るのに必要な時間を増加させるばかりか、プルダウント
ランジスタが電流を流出（sink)（同時の導通は“クロ
ーバー電流”損失を導く）し始めた後でさえ、プルアッ
プトランジスタが電流を供給し続けるようにする。言い
換えると、ＳＤ１１、ＳＤ１２によりなされる破壊防止
は、高−低伝播時間tpHLを増加させる。
【００１２】
【発明が解決しようとする課題】本発明が対処する問題
は、プルアップトランジスタが何らかの原因によりベー
スに印加される不所望の電圧により電流を供給するよう
にならないことを確実にするため、出力プルアップトラ
ンジスタベースに使用できる、肯定的な放電経路を常に
（バッファが非能動モードであるときでさえ）有すると
の必要性から生じる。残念ながら、バッファが非能動的
モードにあるとき、この肯定的な放電が重要なバスロー
ディングの電位を与える。その理由は、非能動モードの
バッファの出力ノード（これは通常プルアップトランジ
スのタエミッタに直接連結される）が、共通バスによ
り、プルアップトランジスタのベースとエミッタの接合
に逆破壊を生じさせるのに十分な電圧に押しあげられ得
るからである。ベースが直接接地されていると（あるい
は一般的にはバッファの低電位パワーレールに接続され
る）、バスがバス出力を高くに押し上げているときはい
つでも、電流が逆バイアスされているエミッタとベース
との接続を通ってバスからアースに流れることができ
る。このバスローディング減少を回避するために、電圧
降下装置（一般的には１つ又はそれ以上のダイオード）
が、放電経路に直接配置される。これらダイオードは、
プルアップトランジスタのベース駆動電圧により順バイ
アスされるように接続される。したがって、プルアップ
トランジスタがｎｐｎトランジスタである場合、これら
ダイオードは、低電位パワーレールに関して正のプルア
ップベース電位により順バイアスされる。この放電経路
は、バッファが論理低出力状態にあるとき、またはバッ
ファが高レベルＺ非能動状態にあるとき、低電位パワー
レールに導通する放電トランジスタにより制御される。
残念ながら、能動状態のバッファが、プルアップトラン
ジスタの切替速度が臨界的である点でＨ→Ｌ遷移を受け
るとき、電圧降下装置は放電を過度に遅くする傾向があ
る。プルアップトランジスタが十分に速く切り替えする
ことができないと、プルダウントランジスタが導通する
間過渡的に流れ、その結果、その電流が、高電位パワー
レールから直接１つのバッファのプルアップおよびプル
ダウントランジスタを通って流れる。
【００１３】
【課題を解決するための手段】本発明は、トリステート
出力バッファのプルアップトランジスタの代わりの低キ
ャパシタンスベース放電経路、バッファが能動モードで
あるときにのみ使用可能となる放電経路を提供する。こ
の手段により、能動モードにあるときのバッファの性能
について考慮することなく、プルアップトランジスタの
ベースに設けられる非能動モード放電経路内に十分な破
壊防止を形成することが可能になる。
【００１４】本発明は、低電位パワーレールへの低キャ
パシタンス分路、すなわち電圧降下ダイオードを含むも
のに並列な放電経路を提供する。明確にするために、本
発明を、直列の２つのトランジスタを除き分路経路には
なにもない実施例に関連して説明する。この実施例にお
いて、トランジスタの１つ(“放電許可トランジスタ")
が、バッファが能動モードにあるときおよびそのときの
み導通するように関連したトリステートバッファ許可入
力にけ結合される。他の放電経路にある他のトランジス
タ（“放電トランジスタ”）はバッファのデータ入力に
結合される。その結合は、論理低電位データ信号がその
入力に印加されたとき、放電トランジスタが導通状態と
なる（放電許可トランジスタもまたオン状態になるとき
に導通する）ようになされる。他の経路の低インピーダ
ンスのため、プルアップトランジスタのベースからのす
べての放電電流が、ダイオードを含む既に結合された経
路ではなく、それにそって流れよう。したがって、プル
アップトランジスタの切替速度は、能動状態にあるバッ
ファのＨ→Ｌ遷移の制限要因にはもはやならない。
【００１５】放電許可トランジスタがオフ状態、または
放電トランジスタがオフ状態であるなら、この他の放電
経路はプルアップトランジスタベースと低電位パワーレ
ールとの間の高インピーダンス経路を構成し、故にバッ
ファの非能動モードでプルアップトランジスタに破壊の
危険性をもたらすことがない。プルアップトランジスタ
のベースからのいかなる放電も直列のショットキーダイ
オードを有する経路に沿うことになる。既に述べたよう
に、バッファが非能動状態のときでさえ、プルアップト
ランジスタのベースに利用可能な放電経路を有すること
は重要ではあるが、能動状態のバッファが出力遷移をな
すときのように速度が大切と言う訳ではない。
【００１６】
【実施例】好適実施例において、本発明はＮＭＯＳトラ
ンジスタから成り、図２に示すＢｉＣＭＯＳ出力バッフ
ァ回路で高速放電経路として機能する。特に、この実施
例において、バイポーラプルアップトランジスタＱ２２
のベースノードから前記バッファの低電位接地レールＧ
ＮＤＱへの他の経路が備えられている。前記他の経路は
放電許可トランジスタＱ２６と直列の放電トランジスタ
Ｑ２３から成る。ここでは、前記放電トランジスタＱ２
３は前記プルアップトランジスタＱ２２のベースノード
と前記放電許可トランジスタＱ２６との間に結合され、
そのトランジスタＱ２６は前記低電位接地レールＧＮＤ
Ｑに直接結合されている。前記好適実施例において、前
記放電許可トランジスタＱ２６と前記放電トランジスタ
Ｑ２３の両方ともＮＭＯＳトランジスタである。
【００１７】前記ＢｉＣＭＯＳ出力バッファ回路はデー
タ入力ＶIN、許可信号入力Ｅ、および相補形許可信号入
力ＥＢを有する。前記バッファはまた、ＰＭＯＳトラン
ジスタＱ１５、およびＮＭＯＳトランジスタＱ１４から
成るＣＭＯＳプルアップ前置駆動インバータステージ、
ならびに（ＰＭＯＳトランジスタＱ１５と並列に結合さ
れた）ＰＭＯＳトランジスタＱ１６、および前記ＮＭＯ
ＳトランジスタＱ１４に直列の前記低電位パワーレール
ＧＮＤＱに結合されたＮＭＯＳトランジスタＱ１３を有
する。前記放電トランジスタＱ２３の制御ゲートノード
が、前記ＰＭＯＳトランジスタＱ１６のドレインおよび
ＰＭＯＳトランジスタＱ１５のドレインに並列に結合さ
れている。前記放電許可トランジスタＱ２６の制御ゲー
トノードが、前記許可信号入力Ｅに直接に結合されてい
る。
【００１８】前記放電トランジスタＱ２３および前記放
電許可トランジスタＱ２６が両方とも導通していると
き、前記プルアップトランジスタＱ２２の前記ベースノ
ードは前記低電位接地レールＧＮＤＱに直接に結合さ
れ、したがって確実に電流供給が停止し、その停止が維
持される。前記放電許可トランジスタＱ２６が、論理高
電位信号が前記許可信号入力Ｅに入力されるときおよび
そのときのみ導通する。前記放電許可トランジスタＱ２
６が導通していると、前記他の経路を経た前記プルアッ
プトランジスタＱ２２の前記ベースと前記低電位パワー
レールＧＮＤＱとの結合は前記放電トランジスタＱ２３
により制御される。すなわち、前記放電トランジスタＱ
２３が導通しているときおよびそのときのみ、前記低電
位パワーレールに結合される。前記ＰＭＯＳトランジス
タＱ１５が導通しているなら、すなわち論理低電位信号
が前記データ入力ＶINに入力されときおよびそのときの
み、前記放電トランジスタＱ２３は導通する。したがっ
て、前記ＢｉＣＭＯＳトリステート入力バッファが能動
モードにあるとき、前記プルアップトランジスタＱ２２
の前記ベースはＶINが低いならば、前記他の経路を経て
前記低電位パワーレールに肯定的に放電される。
【００１９】第１の放電経路がまた、前記ＢｉＣＭＯＳ
トリステート出力バッファにある前記プルアップトラン
ジスタＱ２２に対して存在する。その経路は前記プルア
ップトランジスタＱ２２の前記ベースノードを２つのシ
ョットキーダイオードＳＤ１１およびＳＤ１２、ならび
に制御トランジスタＱ２０を経て前記低電位パワーレー
ルＧＮＤＱに結合する。前記制御トランジスタＱ２０の
制御ゲートノードが同様に前記放電トランジスタＱ２３
の前記制御ゲートノードと結合され、前記放電トランジ
スタＱ２３が導通するときに導通する。したがって、能
動モードの前記ＢｉＣＭＯＳトリステートバッファに対
して、前記第１の放電経路および前記他の経路の両方
は、前記プルアップトランジスタＱ２２の前記ベースノ
ードを放電するために使用可能である。しかし、前記第
１の放電経路内にショットキーダイオードＳＤ１１およ
びＳＤ１２が存在するために、前記他の経路は前記プル
アップトランジスタＱ２２の前記放電に対して優勢とな
る。前記他の放電経路の容量性インピーダンスが低いた
め、前記プルアップトランジスタＱ２２は前記入力ＶIN
でのＨ→Ｌ切り替のとき非常に急速にオフ状態になる。
【図面の簡単な説明】
【図１】同時出願の主題である関連技術のＢｉＣＭＯＳ
出力バッファ回路図である。
【図２】本発明の好適実施例であるＢｉＣＭＯＳトリス
テート出力バッファ回路図である。
【符号の説明】
Ｑ２２ プルアップトランジスタ Ｑ２３、Ｑ２６ ＭＯＳトランジスタ Ｑ１３、Ｑ１４ ＮＭＯＳトランジスタ Ｑ１５、Ｑ１６ ＰＭＯＳトランジスタ ＶCCQ 入力高電位パワーレール ＶCCN 出力高電位パワーレール ＶIN 入力 Ｅ 許可入力 ＥＶ 相補形許可信号入力 ＧＮＤＱ パワーレール ＧＮＤＮ パワーレール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・アール・オーアンネス アメリカ合衆国メーン州ポートランド、ア パートメント７、フォール・ストリート 341 (72)発明者 スティーバン・ダブリュ・クラキー アメリカ合衆国メーン州サウス・ポートラ ンド、バーン・ステーブル・ロード105 (72)発明者 アーネスト・デビッド・ハッケ アメリカ合衆国メーン州ウエストブルッ ク、セントラル・ストリート97 (72)発明者 ロイ・エル・ヤーボーグ アメリカ合衆国メーン州ハイラム、ボック ス204エー（番地なし)

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トリステート出力バッファの出力プルア
    ップトリステートの制御ノードを放電する、状態に依存
    する放電経路回路であって、 前記トリステード出力バッファがデータ信号および許可
    信号入力を有し、前記データ信号入力がプルアップ前置
    駆動インバータステージに連結され、 当該状態に依存する放電経路回路が第１の接地リンクお
    よび第２の接地リンクを有して成り、 前記第１の接地リンクが前記制御ノードと低電位パワー
    レールの間に結合され、 前記第２の接地リンクが前記ベースのノードと接地との
    間に結合され、 前記第１の接地リンクが、前記プルアップ前置駆動イン
    バータステージにより制御され、破壊防止電圧降下装置
    に直列に結合される第１の放電トランジスタを有し成
    り、 前記第２の接地リンが前記プルアップ前置駆動インバー
    タステージの出力により制御され、前記許可信号入力に
    より直接に制御される放電許可トランジスタと直接に結
    合される第２の放電トランジスタを有し成る、ところの
    放電経路回路。
  2. 【請求項２】 請求項１に記載の放電経路回路であっ
    て、 前記出力プルアップトランジスタがバイポーラトランジ
    スタであり、前記制御ノードが前記バイポーラトランジ
    スタのベースノードである、ところの放電経路回路。
  3. 【請求項３】 請求項２に記載の放電経路回路であっ
    て、 前記第１の放電トランジスタ、前記第２の放電トランジ
    スタおよび前記放電許可トランジスタがすべて、電界効
    果トランジスタである、ところの放電経路回路。
  4. 【請求項４】 請求項３に記載の放電経路回路であっ
    て、 前記第１の放電トランジスタ、前記第２の放電トランジ
    スタ、および前記放電許可トランジスタがすべて、ＮＭ
    ＯＳトランジスタである、ところの放電経路回路。
  5. 【請求項５】 請求項４に記載の放電経路回路であっ
    て、 前記破壊防止電圧降下装置が１つまたはそれ以上のダイ
    オードから成る、ところの放電経路回路。
  6. 【請求項６】 請求項５に記載の放電経路回路であっ
    て、 前記トリステート出力バッファが、データ経路内のＣＭ
    ＯＳトリステートステージと、バイポーラ出力プルアッ
    プトランジスタと、バイポーラ出力プルダウントランジ
    スタとから成るＢｉＣＭＯＳ装置である、ところの放電
    経路回路。
  7. 【請求項７】 請求項６に記載の放電経路回路であっ
    て、 前記低電位パワーレールが前記バイポーラ出力トランジ
    スタおよびバイポーラ出力プルダウントランジスタから
    部分的に分離された静接地ラインから成る、ところの放
    電経路回路。
  8. 【請求項８】 データ信号入力ＶINの信号に応答して出
    力ＶOUTに高電位レベルおよび低電位レベルの出力信号
    を供給する動作能動モード、ならびに前記出力ＶOUTに
    高インピーダンスの第３状態を与える動作非能動モード
    をもつＢｉＣＭＯＳトリステート出力バッファ回路であ
    って、 電流を高電位パワーレールＶCCNから前記出力ＶOUTに供
    給するバイポーラ出力プルアップトランジスタＱ２２
    と、 該プルアップトランジスタＱ２２に結合されるＣＭＯＳ
    プルアップ前置駆動回路と、 第２の放電経路と平行な第１の放電経路と通して静低電
    位パワーレールＧＮＤＱに連結される前記プルアップト
    ランジスタＱ２２のベースノードと、から成り、 前記第１の放電経路が破壊防止電圧降下装置を有し、前
    記第２の放電経路が前記電圧降下装置のない低キャパシ
    タンス回路を構成し、 前記第２の放電経路が （ａ）放電トランジスタＱ２３と、（ｂ）放電許可トラ
    ンジスタＱ２６と、（ｃ）低電位信号が前記入力ＶINに
    印加されたときにのみ、前記放電トランジスタＱ２３が
    導通することを保証するための放電ターノン手段と、
    （ｄ）前記ＢｉＣＭＯＳトリステート出力バッファ回路
    が動作能動モードにあるときおよびその能動モードにあ
    るときのみ前記放電許可トランジスタＱ２６が導通する
    ことを保証する放電許可手段と、から成り、 前記放電トランジスタＱ２３が前記プルアップトランジ
    スタＱ２２の前記ベースノードと前記放電許可トランジ
    スタＱ２６との間に主電流経路を有し、 前記放電許可トランジスタＱ２６が前記放電トランジス
    タＱ２３と前記低電位パワーレールＧＮＤＱとの間に主
    電流経路を有する、ところのＢｉＣＭＯＳトリステート
    出力バッファ回路。
  9. 【請求項９】 請求項８に記載のＢｉＣＭＯＳトリステ
    ート出力バッファ回路であって、さらに、（ａ）論理高
    電位許可信号を前記許可入力Ｅに印加することにより前
    記トリステート出力バッファ回路を前記能動モードに
    し、論理低電位不許可信号を前記許可入力Ｅに印加する
    ことにより前記トリステート出力バッファ回路を前記非
    能動モードにする許可入力Ｅおよびバッファ許可回路、
    および（ｂ）前記入力ＶINとプルアップ駆動第２インバ
    ータステージとの間に結合されるプルアップ前置駆動第
    １インバータステージを有し、 前記放電トランジスタＱ２３および前記放電許可トラン
    ジスタＱ２６がともにＮＭＯＳトランジスタであり、 前記放電許可手段が、前記許可信号入力Ｅと前記放電許
    可トランジスタＱ２６の制御ゲートとの間を結合するデ
    ィレクトを有し、 前記放電手段が、前記プルアップ前置駆動第１インバー
    タステージを通して前記放電トランジスタＱ２３を前記
    入力ＶINに結合する結合部を有する、ところのＢｉＣＭ
    ＯＳトリステート出力バッファ回路。
  10. 【請求項１０】 請求項９に記載のＢｉＣＭＯＳトリス
    テート出力バッファ回路であって、 前記プルアップ前置駆動第１インバータステージがＰチ
    ャネルトランジスタＱ１５およびＮチャネルトランジス
    タＱ１４から成り、 前記トランジスタＱ１５の制御ゲートと前記トランジス
    タＱ１４の制御ゲートとがともに前記入力ＶINに接続さ
    れ、 前記プルアップ前置駆動第１インバータステージの出力
    が、ＰチャネルトランジスタＱ２１ＡとＮチャネルトラ
    ンジスタＱ２０か成る相補形ＣＭＯＳの対から成るプル
    アップ駆動第２インバータステージに直接結合され、 前記プルアップ駆動第２インバータステージの出力がバ
    イポーラ第１プルアップトランジスタＱ２４のベースに
    結合され、前記第１プルアップトランジスタＱ２４の電
    流の主経路が前記高電位パワーレールＶCCNとバイポー
    ラ出力プルアップトランジスタＱ２２のベースとの間に
    あり、前記プルアップ前置駆動第１インバータステージ
    がまた、前記放電トランジスタＱ２３の前記制御ゲート
    に直接連結される、ところのＢｉＣＭＯＳトリステート
    出力バッファ回路。
JP4350166A 1991-12-06 1992-12-04 状態に依存する放電経路回路 Pending JPH05327459A (ja)

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