JP3210749B2 - パワーダウンミラーキラー回路 - Google Patents
パワーダウンミラーキラー回路Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K19/0008—Arrangements for reducing power consumption
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【０００１】
【産業上の利用分野】本発明は、複数の論理回路を共通
バスに結合するのに利用される出力バッファ回路に関す
る。さらに詳しくは、本発明は、前記バスの高速切替え
を保証する手段に関し、特に、電力消耗とスイッチング
遅延を伴う状態遷移時におけるバッファのプルダウン
（電流シンク）回路が正しいタイミングで作動しない状
態の防止に関する。なおいっそう詳しくは、本発明は、
一般に「ミラーキラー」として知られるサブ回路の分野
に関し、その目的は、バッファの出力プルダウントラン
ジスタが、ミラー電流から誘起されるベース電流によっ
て発生するターンオフ遅延およびスプリアスターンオン
のどちらにも陥らないように保証することである。「ミ
ラー電流」という用語は一般に、バイポーラ出力プルダ
ウントランジスタの性能に悪影響を及ぼす寄生電流に関
係している。出力プルダウントランジスタがＭＯＳトラ
ンジスタの場合には遅延メカニズムが異なるが、それで
もやはり、寄生電流の伝搬によって両方の影響が発生
し、総合的な効果は同じである。つまり、そのプルダウ
ントランジスタにターンオフ遅延が生じる。以下の説明
では、この寄生電流をミラー電流と呼ぶ。しかし、本発
明は、プルダウントランジスタがバイポーラ素子かＭＯ
Ｓ素子かに関わらず、プルダウントランジスタのターン
オフ遅延を防止することを目指すものである。さらに詳
しく述べるならば、本発明は、バッファおよび付属回路
のパワーダウンにより従来のミラーキラー素子が使用禁
止状態になり、ミラー電流のためにプルダウントランジ
スタにスプリアス電流が流れることが可能になる期間
中、ミラー電流を抑制するために設計されたサブ回路に
関する。本発明の適用分野としての潜在的可能性が最も
高いパワーダウン状況とは、特定のバッファがパワーダ
ウンしたが、パワーダウンしていない他のバッファによ
って作動している共通バスに、このバッファがまだ結合
されているという状況である。このような状況下では、
パワーダウンしたバッファの出力に生成されるミラー電
流が、従前に開示されたＭＫ回路では放電されない。
バスに結合するのに利用される出力バッファ回路に関す
る。さらに詳しくは、本発明は、前記バスの高速切替え
を保証する手段に関し、特に、電力消耗とスイッチング
遅延を伴う状態遷移時におけるバッファのプルダウン
（電流シンク）回路が正しいタイミングで作動しない状
態の防止に関する。なおいっそう詳しくは、本発明は、
一般に「ミラーキラー」として知られるサブ回路の分野
に関し、その目的は、バッファの出力プルダウントラン
ジスタが、ミラー電流から誘起されるベース電流によっ
て発生するターンオフ遅延およびスプリアスターンオン
のどちらにも陥らないように保証することである。「ミ
ラー電流」という用語は一般に、バイポーラ出力プルダ
ウントランジスタの性能に悪影響を及ぼす寄生電流に関
係している。出力プルダウントランジスタがＭＯＳトラ
ンジスタの場合には遅延メカニズムが異なるが、それで
もやはり、寄生電流の伝搬によって両方の影響が発生
し、総合的な効果は同じである。つまり、そのプルダウ
ントランジスタにターンオフ遅延が生じる。以下の説明
では、この寄生電流をミラー電流と呼ぶ。しかし、本発
明は、プルダウントランジスタがバイポーラ素子かＭＯ
Ｓ素子かに関わらず、プルダウントランジスタのターン
オフ遅延を防止することを目指すものである。さらに詳
しく述べるならば、本発明は、バッファおよび付属回路
のパワーダウンにより従来のミラーキラー素子が使用禁
止状態になり、ミラー電流のためにプルダウントランジ
スタにスプリアス電流が流れることが可能になる期間
中、ミラー電流を抑制するために設計されたサブ回路に
関する。本発明の適用分野としての潜在的可能性が最も
高いパワーダウン状況とは、特定のバッファがパワーダ
ウンしたが、パワーダウンしていない他のバッファによ
って作動している共通バスに、このバッファがまだ結合
されているという状況である。このような状況下では、
パワーダウンしたバッファの出力に生成されるミラー電
流が、従前に開示されたＭＫ回路では放電されない。
【０００２】本発明のパワーダウンミラーキラー回路
は、バイステートおよびトリステートＢｉＣＭＯＳ出力
バッファ回路に適用することができる。好適実施例で
は、これはＮＭＯＳおよびＰＭＯＳトランジスタから成
り、バイステートまたはトリステートＢｉＣＭＯＳ出力
バッファのバイポーラまたはＭＯＳ出力プルダウントラ
ンジスタからミラー電流を遮断する。さらに詳しくは、
この好適実施例は、上述の関連特許出る願に記述された
ＢｉＣＭＯＳ出力バッファ回路に関わる。こうした出力
バッファ回路は、ＮＭＯＳおよびＰＭＯＳトランジスタ
の低電力要件、高入力インピーダンス、および高速処理
の利点と共に、バイポーラトランジスタの高い電流増幅
および低い出力インピーダンスという利点を備えてい
る。
は、バイステートおよびトリステートＢｉＣＭＯＳ出力
バッファ回路に適用することができる。好適実施例で
は、これはＮＭＯＳおよびＰＭＯＳトランジスタから成
り、バイステートまたはトリステートＢｉＣＭＯＳ出力
バッファのバイポーラまたはＭＯＳ出力プルダウントラ
ンジスタからミラー電流を遮断する。さらに詳しくは、
この好適実施例は、上述の関連特許出る願に記述された
ＢｉＣＭＯＳ出力バッファ回路に関わる。こうした出力
バッファ回路は、ＮＭＯＳおよびＰＭＯＳトランジスタ
の低電力要件、高入力インピーダンス、および高速処理
の利点と共に、バイポーラトランジスタの高い電流増幅
および低い出力インピーダンスという利点を備えてい
る。
【０００３】
【従来の技術】ミラーキラー矯正が必要として従前から
識別されてきたスイッチング条件として、１）出力バッ
ファが能動低レベルから能動高レベルへ遷移するとき、
２）非能動モード（高レベルＺ）の出力バッファの出力
が高レベルになるとき（例えば、バスに接続された別の
出力バッファのＬ→Ｈスイッチング動作のため）、３）
出力バッファが能動高レベルから非能動モードへ切り替
わるとき、などが上げられてきた。どの場合も、目的
は、プルダウントランジスタの望ましくない導通状態を
引き起こしたり長引かせるなどの影響を及ぼすミラー電
流が、プルダウントランジスタのベース・エミッタ接合
から接地へ流れるのを防止することであった。プルダウ
ントランジスタを遮断しなければならないときに導通す
るという悪影響の他に、かなりのスイッチング遅延が誘
起されることがある。この問題は、プルダウントランジ
スタの制御ノードと接地の間に低抵抗導通路を提供する
ことによって、克服することができる。一般的な方法
は、ミラー電流のために出力プルダウントランジスタに
望ましくないベース電流が流れるおそれのある期間にＭ
Ｋトランジスタを作動させる回路に結合されたトランジ
スタ（ＭＫトランジスタ）を介して、出力プルダウント
ランジスタの制御ノードを接地（低電位パワーレール）
に接続することである。ＭＫ回路が必要となる状況は様
々であるので、特定のバッファ回路に、それぞれ特定の
スイッチングシーケンスで作動する複数のＭＫトランジ
スタを設けることもできる。
識別されてきたスイッチング条件として、１）出力バッ
ファが能動低レベルから能動高レベルへ遷移するとき、
２）非能動モード（高レベルＺ）の出力バッファの出力
が高レベルになるとき（例えば、バスに接続された別の
出力バッファのＬ→Ｈスイッチング動作のため）、３）
出力バッファが能動高レベルから非能動モードへ切り替
わるとき、などが上げられてきた。どの場合も、目的
は、プルダウントランジスタの望ましくない導通状態を
引き起こしたり長引かせるなどの影響を及ぼすミラー電
流が、プルダウントランジスタのベース・エミッタ接合
から接地へ流れるのを防止することであった。プルダウ
ントランジスタを遮断しなければならないときに導通す
るという悪影響の他に、かなりのスイッチング遅延が誘
起されることがある。この問題は、プルダウントランジ
スタの制御ノードと接地の間に低抵抗導通路を提供する
ことによって、克服することができる。一般的な方法
は、ミラー電流のために出力プルダウントランジスタに
望ましくないベース電流が流れるおそれのある期間にＭ
Ｋトランジスタを作動させる回路に結合されたトランジ
スタ（ＭＫトランジスタ）を介して、出力プルダウント
ランジスタの制御ノードを接地（低電位パワーレール）
に接続することである。ＭＫ回路が必要となる状況は様
々であるので、特定のバッファ回路に、それぞれ特定の
スイッチングシーケンスで作動する複数のＭＫトランジ
スタを設けることもできる。
【０００４】最も早期に発行されたＭＫ特許は、「低レ
ベルから高レベルへの遷移中の消費電力を節約し処理速
度を向上するトランジスタ論理出力」と題するベッチド
ルトの米国特許第４，３２１，４９０号（１９８２年）
である。ベッチドルトは、能動出力バッファの低レベル
から高レベルへの（Ｌ→Ｈ）出力遷移に伴うスイッチン
グの遅延および電力の消耗の問題を取り扱うＡＣミラー
キラー（ＡＣＭＫ）回路を開示している。Ｌ→Ｈ遷移直
前のＬ出力状態時に、バッファはそのプルダウントラン
ジスタに電流を流す。遷移を行うには、高電位パワーレ
ールＶCCN からＶOUT へ電流を供給するために、プルア
ップトランジスタをオン状態に切り替え、同時にプルダ
ウントランジスタを遮断するために、これをオフ状態に
切り替えることが必要である。プルダウントランジスタ
のターンオフ過渡状態に含まれるものは、プルアップト
ランジスタによってミラーキャパシタンスを充電するた
めに必要な時間であり、これはプルダウントランジスタ
の遮断を効果的に延期することにつながる。プルダウン
トランジスタに流れる寄生電流は、このトランジスタの
ターンオフを遅らせ、プルアップトランジスタとプルダ
ウントランジスタの両方が導通してＶCCN とＧＮＤＮが
結合される機会を生じる。これによって、かなりの電力
消耗が発生し、また電流供給回路がバスのＬ→Ｈ切替え
を完了するまでに要する時間が長くなる。ベッチドルト
のＭＫトランジスタは、プルダウントランジスタの制御
ノードとＧＮＤＮの間に結合するバイポーラトランジス
タである。そのベースは充分に大きいコンデンサを介し
てＶOUT に接続され、ミラー電流を発生させるＬ→Ｈ出
力遷移後に、ＭＫトランジスタに充分な容量電流が流れ
てこれを作動させる。このため、ミラー電流を発生させ
るＬ→Ｈ出力遷移によってＡＣＭＫトランジスタも作動
し、プルダウントランジスタの制御ノードがＧＮＤＮに
放電され、プルダウントランジスタのターンオフが遅延
しないように保証される。
ベルから高レベルへの遷移中の消費電力を節約し処理速
度を向上するトランジスタ論理出力」と題するベッチド
ルトの米国特許第４，３２１，４９０号（１９８２年）
である。ベッチドルトは、能動出力バッファの低レベル
から高レベルへの（Ｌ→Ｈ）出力遷移に伴うスイッチン
グの遅延および電力の消耗の問題を取り扱うＡＣミラー
キラー（ＡＣＭＫ）回路を開示している。Ｌ→Ｈ遷移直
前のＬ出力状態時に、バッファはそのプルダウントラン
ジスタに電流を流す。遷移を行うには、高電位パワーレ
ールＶCCN からＶOUT へ電流を供給するために、プルア
ップトランジスタをオン状態に切り替え、同時にプルダ
ウントランジスタを遮断するために、これをオフ状態に
切り替えることが必要である。プルダウントランジスタ
のターンオフ過渡状態に含まれるものは、プルアップト
ランジスタによってミラーキャパシタンスを充電するた
めに必要な時間であり、これはプルダウントランジスタ
の遮断を効果的に延期することにつながる。プルダウン
トランジスタに流れる寄生電流は、このトランジスタの
ターンオフを遅らせ、プルアップトランジスタとプルダ
ウントランジスタの両方が導通してＶCCN とＧＮＤＮが
結合される機会を生じる。これによって、かなりの電力
消耗が発生し、また電流供給回路がバスのＬ→Ｈ切替え
を完了するまでに要する時間が長くなる。ベッチドルト
のＭＫトランジスタは、プルダウントランジスタの制御
ノードとＧＮＤＮの間に結合するバイポーラトランジス
タである。そのベースは充分に大きいコンデンサを介し
てＶOUT に接続され、ミラー電流を発生させるＬ→Ｈ出
力遷移後に、ＭＫトランジスタに充分な容量電流が流れ
てこれを作動させる。このため、ミラー電流を発生させ
るＬ→Ｈ出力遷移によってＡＣＭＫトランジスタも作動
し、プルダウントランジスタの制御ノードがＧＮＤＮに
放電され、プルダウントランジスタのターンオフが遅延
しないように保証される。
【０００５】「出力キャパシタンスを減少するトランジ
スタ論理素子」と題するフェリスの米国特許第４，３１
１，９２７号（１９８２年）のＭＫ回路は、バスのＬ→
Ｈスイッチング中に非能動出力バッファの出力プルダウ
ントランジスタに発生するミラー電流を対象としてい
る。これは、いわゆる「高レベルＺ」状態のトリステー
ト出力バッファが、その大ミラーキャパシタンスのため
に、依然としてバスにかなり低いａｃインピーダンスを
出すことから生じる問題を緩和する。つまり、（共通バ
スに結合された能動バッファのＬ→Ｈ遷移によって）非
能動バッファの出力が高レベルになると、かなりのミラ
ー電流が流れる。結果は前と同じである。つまり、オン
状態になった出力プルダウントランジスタ（これは、バ
スに結合されたそれぞれの非能動出力バッファに潜在的
に起こりうる）による潜在的な電力の消耗、およびバス
のＬ→Ｈ遷移の完了の遅れである。フェリスのＭＫトラ
ンジスタもまた、出力プルダウントランジスタの制御ノ
ードとＧＮＤＮの間に結合する。そのベースは許可（en
able）ゲートに結合し、ＯＥ入力が低レベルでバッファ
が非能動高レベルＺモードになると、ＭＫトランジスタ
がオンになり、出力プルダウントランジスタの制御ノー
ドから接地まで低インピーダンスの導通路ができるよう
にする。（これを達成するためには、ＭＫトランジスタ
自体の他に、２つの追加トランジスタを媒介として、Ｏ
Ｅ入力とＭＫトランジスタのベースノードの間に含めな
ければならない。） フェリスのＭＫトランジスタは、
バッファが高レベルＺ状態の期間中ずっと導通状態を維
持するので、ｄｃミラーキラー（ＤＣＭＫ）と呼ばれ
る。ＤＣＭＫのその後の開発については、「相補信号を
生成するためのＴＴＬ回路」と題するヴァゼーゴーの米
国特許第４,６４９,２９７号(１９８７年)および「出力
プルダウントランジスタのＴＴＬトリステート回路」と
題するヤーブローらの米国特許第５,０５１,６２３号
(１９９１年)に記載されている。
スタ論理素子」と題するフェリスの米国特許第４，３１
１，９２７号（１９８２年）のＭＫ回路は、バスのＬ→
Ｈスイッチング中に非能動出力バッファの出力プルダウ
ントランジスタに発生するミラー電流を対象としてい
る。これは、いわゆる「高レベルＺ」状態のトリステー
ト出力バッファが、その大ミラーキャパシタンスのため
に、依然としてバスにかなり低いａｃインピーダンスを
出すことから生じる問題を緩和する。つまり、（共通バ
スに結合された能動バッファのＬ→Ｈ遷移によって）非
能動バッファの出力が高レベルになると、かなりのミラ
ー電流が流れる。結果は前と同じである。つまり、オン
状態になった出力プルダウントランジスタ（これは、バ
スに結合されたそれぞれの非能動出力バッファに潜在的
に起こりうる）による潜在的な電力の消耗、およびバス
のＬ→Ｈ遷移の完了の遅れである。フェリスのＭＫトラ
ンジスタもまた、出力プルダウントランジスタの制御ノ
ードとＧＮＤＮの間に結合する。そのベースは許可（en
able）ゲートに結合し、ＯＥ入力が低レベルでバッファ
が非能動高レベルＺモードになると、ＭＫトランジスタ
がオンになり、出力プルダウントランジスタの制御ノー
ドから接地まで低インピーダンスの導通路ができるよう
にする。（これを達成するためには、ＭＫトランジスタ
自体の他に、２つの追加トランジスタを媒介として、Ｏ
Ｅ入力とＭＫトランジスタのベースノードの間に含めな
ければならない。） フェリスのＭＫトランジスタは、
バッファが高レベルＺ状態の期間中ずっと導通状態を維
持するので、ｄｃミラーキラー（ＤＣＭＫ）と呼ばれ
る。ＤＣＭＫのその後の開発については、「相補信号を
生成するためのＴＴＬ回路」と題するヴァゼーゴーの米
国特許第４,６４９,２９７号(１９８７年)および「出力
プルダウントランジスタのＴＴＬトリステート回路」と
題するヤーブローらの米国特許第５,０５１,６２３号
(１９９１年)に記載されている。
【０００６】１９９２年５月１２日出願の係属中のワー
ドの米国特許出願第８８１,５４０号は、第３のケー
ス、つまり出力バッファがＬ能動状態から非能動高レベ
ルＺ状態に遷移する間の過渡状態を取り扱っている。Ａ
ＣＭＫと同様に、ワードのＭＫ動作はスイッチによって
起動される。これを能動状態のときだけ作動可能なＡＣ
ＭＫ動作と区別するために、これはＺ／ＡＣＭＫと呼
ぶ。
ドの米国特許出願第８８１,５４０号は、第３のケー
ス、つまり出力バッファがＬ能動状態から非能動高レベ
ルＺ状態に遷移する間の過渡状態を取り扱っている。Ａ
ＣＭＫと同様に、ワードのＭＫ動作はスイッチによって
起動される。これを能動状態のときだけ作動可能なＡＣ
ＭＫ動作と区別するために、これはＺ／ＡＣＭＫと呼
ぶ。
【０００７】
【発明が解決しようとする課題】残念ながら、従来の技
術のミラーキラー回路はどれも、出力バッファ回路がパ
ワーダウンしたとき、つまり何らかの理由でｄｃ電圧Ｖ
CCが特定の臨界しきい値以下まで低下したときのミラー
電流防止策とはならない。これは重大な過誤である。な
ぜならば、ＶCCがこのレベル以下になっても、プルダウ
ントランジスタの電流シンク動作は活動し続けることが
できるからである。さらに詳しく説明すると、個々のバ
ッファがパワーダウンしても、バスのＬ→Ｈ遷移が続け
られ、拡張回路が作動し続けている間は、共通バスを負
荷する潜在的な可能性がある。、必要なものは、低レベ
ルのＶCCで起動され、バッファがパワーダウンしている
間中防護策を提供し続けるミラーキラー回路である。
術のミラーキラー回路はどれも、出力バッファ回路がパ
ワーダウンしたとき、つまり何らかの理由でｄｃ電圧Ｖ
CCが特定の臨界しきい値以下まで低下したときのミラー
電流防止策とはならない。これは重大な過誤である。な
ぜならば、ＶCCがこのレベル以下になっても、プルダウ
ントランジスタの電流シンク動作は活動し続けることが
できるからである。さらに詳しく説明すると、個々のバ
ッファがパワーダウンしても、バスのＬ→Ｈ遷移が続け
られ、拡張回路が作動し続けている間は、共通バスを負
荷する潜在的な可能性がある。、必要なものは、低レベ
ルのＶCCで起動され、バッファがパワーダウンしている
間中防護策を提供し続けるミラーキラー回路である。
【０００８】
【発明を解決するための手段および関連発明】先に示し
た関連特許出願に係るＢｉＣＭＯＳトリステート出力バ
ッファ回路を、図１に示す。図２は、図１のバイポーラ
出力プルダウントランジスタをＰＭＯＳ出力プルダウン
トランジスタに置換した、関連技術による回路の別の実
施例を示す。この非反転ＢｉＣＭＯＳ出力バッファ回路
は、分割高電位パワーレールＶCCQ およびＶCCN 、なら
びに分割低電位パワーレールＧＮＤＱおよびＧＮＤＮに
よって付勢され、入力ＶINの高電位および低電位の信号
に応答して、出力ＶOUTに高電位および低電位の信号
Ｈ、Ｌを送り出す。例えば、ＶINにおける高電位論理入
力は、ＣＭＯＳトランジスタから成る二重反転前置駆動
回路を通過した後、ダーリントンバイポーラ出力プルア
ップトランジスタ対Ｑ２４、Ｑ２２を起動して、高電位
出力電源レールから、バイポーラ出力プルアップトラン
ジスタＱ２２のコレクタノードに結合されたダイオード
Ｄ１および抵抗Ｒ６を介して出力ＶOUT へ電流を供給す
る。同様に、ＶINにおける低電位入力は、二重反転前置
駆動回路を通過した後、高電流容量出力プルダウントラ
ンジスタ対Ｑ４４Ａ、Ｑ４４Ｂを起動して、出力ＶOUT
から低電位出力接地レールＧＮＤＮへ電流を流出させ
る。
た関連特許出願に係るＢｉＣＭＯＳトリステート出力バ
ッファ回路を、図１に示す。図２は、図１のバイポーラ
出力プルダウントランジスタをＰＭＯＳ出力プルダウン
トランジスタに置換した、関連技術による回路の別の実
施例を示す。この非反転ＢｉＣＭＯＳ出力バッファ回路
は、分割高電位パワーレールＶCCQ およびＶCCN 、なら
びに分割低電位パワーレールＧＮＤＱおよびＧＮＤＮに
よって付勢され、入力ＶINの高電位および低電位の信号
に応答して、出力ＶOUTに高電位および低電位の信号
Ｈ、Ｌを送り出す。例えば、ＶINにおける高電位論理入
力は、ＣＭＯＳトランジスタから成る二重反転前置駆動
回路を通過した後、ダーリントンバイポーラ出力プルア
ップトランジスタ対Ｑ２４、Ｑ２２を起動して、高電位
出力電源レールから、バイポーラ出力プルアップトラン
ジスタＱ２２のコレクタノードに結合されたダイオード
Ｄ１および抵抗Ｒ６を介して出力ＶOUT へ電流を供給す
る。同様に、ＶINにおける低電位入力は、二重反転前置
駆動回路を通過した後、高電流容量出力プルダウントラ
ンジスタ対Ｑ４４Ａ、Ｑ４４Ｂを起動して、出力ＶOUT
から低電位出力接地レールＧＮＤＮへ電流を流出させ
る。
【０００９】図１を参照しながら、さらに詳しく説明す
ると、入力ＶINは、第１プルアップ前置駆動入力インバ
ータステージＱ１５、Ｑ１４に直接結合され、さらに中
間ノードｎ１を介してプルアップ駆動インバータステー
ジＱ２１Ａ、Ｑ２０へ結合される。この２番目のインバ
ータステージＱ２１Ａ、Ｑ２０は、バイポーラ出力プル
アップトランジスタＱ２４、Ｑ２２のベースノードに結
合される。したがって、ＶINに論理１データ信号Ｈが入
力すると、第２プルアップ駆動インバータステージＰＭ
ＯＳトランジスタＱ２１Ａからバイポーラトランジスタ
Ｑ２４へベース駆動電流が送られる。次に、バイポーラ
トランジスタＱ２４は、そのコレクタノードがショット
キーダイオードＳＤ１および抵抗Ｒ５を介して高電位パ
ワーレールＶCCN に結合されており、増幅されたベース
駆動電流をバイポーラ出力プルアップトランジスタＱ２
２へ流す。
ると、入力ＶINは、第１プルアップ前置駆動入力インバ
ータステージＱ１５、Ｑ１４に直接結合され、さらに中
間ノードｎ１を介してプルアップ駆動インバータステー
ジＱ２１Ａ、Ｑ２０へ結合される。この２番目のインバ
ータステージＱ２１Ａ、Ｑ２０は、バイポーラ出力プル
アップトランジスタＱ２４、Ｑ２２のベースノードに結
合される。したがって、ＶINに論理１データ信号Ｈが入
力すると、第２プルアップ駆動インバータステージＰＭ
ＯＳトランジスタＱ２１Ａからバイポーラトランジスタ
Ｑ２４へベース駆動電流が送られる。次に、バイポーラ
トランジスタＱ２４は、そのコレクタノードがショット
キーダイオードＳＤ１および抵抗Ｒ５を介して高電位パ
ワーレールＶCCN に結合されており、増幅されたベース
駆動電流をバイポーラ出力プルアップトランジスタＱ２
２へ流す。
【００１０】反対に、ＶINに論理０データ信号Ｌが入力
すると、第２プルアップ駆動インバータステージＮＭＯ
ＳトランジスタＱ２０によって、バイポーラ出力プルア
ップトランジスタＱ２４のベースがＧＮＤＱに直接結合
され、またバイポーラ出力プルアップトランジスタＱ２
２のベースが、直列の順バイアスショットキーダイオー
ド対ＳＤ１１、ＳＤ１２を介してＧＮＤＱに結合され
る。こうして、両方のプルアップトランジスタがオフ状
態になる。ショットキーダイオードＳＤ１１、ＳＤ１２
は、出力バッファが抑制状態（高レベルＺモード）でＶ
OUT が高レベルになったときに発生するエミッタ／ベー
ス逆ブレークダウンに対してＱ２２を保護する手段とし
て、Ｑ２２のベース放電路に追加する。ダイオードＳＤ
１１およびＳＤ１２の存在により、Ｑ２２のエミッタ／
ベース接合に電流が流れるためにＶOUT に現れなければ
ならない電圧値は、これらの２つのダイオードの順電圧
降下に等しい量だけ高くなる。このブレークダウン防止
論理が無ければ、共通バス上の別の出力バッファ回路の
ためにＶOUT に現れる高電位信号によって、Ｗ２２およ
びＱ２０を通る放電路に電流が流れ、バスがさらに負荷
を受け障害が発生する。
すると、第２プルアップ駆動インバータステージＮＭＯ
ＳトランジスタＱ２０によって、バイポーラ出力プルア
ップトランジスタＱ２４のベースがＧＮＤＱに直接結合
され、またバイポーラ出力プルアップトランジスタＱ２
２のベースが、直列の順バイアスショットキーダイオー
ド対ＳＤ１１、ＳＤ１２を介してＧＮＤＱに結合され
る。こうして、両方のプルアップトランジスタがオフ状
態になる。ショットキーダイオードＳＤ１１、ＳＤ１２
は、出力バッファが抑制状態（高レベルＺモード）でＶ
OUT が高レベルになったときに発生するエミッタ／ベー
ス逆ブレークダウンに対してＱ２２を保護する手段とし
て、Ｑ２２のベース放電路に追加する。ダイオードＳＤ
１１およびＳＤ１２の存在により、Ｑ２２のエミッタ／
ベース接合に電流が流れるためにＶOUT に現れなければ
ならない電圧値は、これらの２つのダイオードの順電圧
降下に等しい量だけ高くなる。このブレークダウン防止
論理が無ければ、共通バス上の別の出力バッファ回路の
ためにＶOUT に現れる高電位信号によって、Ｗ２２およ
びＱ２０を通る放電路に電流が流れ、バスがさらに負荷
を受け障害が発生する。
【００１１】図１に示すように、ＶINはＣＭＯＳプルダ
ウン前置駆動入力インバータステージＱ１１、Ｑ１０に
も結合され、さらに中間ノードｎ２を介してプルダウン
駆動インバータステージＱ６０、Ｑ９Ａに結合される。
この第２プルダウンステージＱ６０、Ｑ９Ａは、実際に
は１対の高電流容量トランジスタＱ４４Ａ、Ｑ４４Ｂか
ら成るバイポーラ出力プルダウントランジスタＱ４４の
ベースノードに結合される。ＮＭＯＳプルダウン駆動ト
ランジスタＱ６０は、プルダウン前置駆動入力ステージ
Ｑ１１、Ｑ１０の共通ノードｎ２に結合された制御ゲー
トノードを持つ。プルダウン駆動トランジスタＱ６０
は、ダイオードＳＤ３を介して高電位パワーレールＶ
CCQ に結合されており、Ｑ６０が導通状態のときに、バ
イポーラ出力プルダウントランジスタＱ４４のベースに
駆動電流を供給する。トランジスタＱ６０は効果的な
「分相回路」であり、バイポーラ出力プルダウントラン
ジスタＱ４４をバイポーラ出力プルダウントランジスタ
Ｑ２２とはずれた位相で作動させる。
ウン前置駆動入力インバータステージＱ１１、Ｑ１０に
も結合され、さらに中間ノードｎ２を介してプルダウン
駆動インバータステージＱ６０、Ｑ９Ａに結合される。
この第２プルダウンステージＱ６０、Ｑ９Ａは、実際に
は１対の高電流容量トランジスタＱ４４Ａ、Ｑ４４Ｂか
ら成るバイポーラ出力プルダウントランジスタＱ４４の
ベースノードに結合される。ＮＭＯＳプルダウン駆動ト
ランジスタＱ６０は、プルダウン前置駆動入力ステージ
Ｑ１１、Ｑ１０の共通ノードｎ２に結合された制御ゲー
トノードを持つ。プルダウン駆動トランジスタＱ６０
は、ダイオードＳＤ３を介して高電位パワーレールＶ
CCQ に結合されており、Ｑ６０が導通状態のときに、バ
イポーラ出力プルダウントランジスタＱ４４のベースに
駆動電流を供給する。トランジスタＱ６０は効果的な
「分相回路」であり、バイポーラ出力プルダウントラン
ジスタＱ４４をバイポーラ出力プルダウントランジスタ
Ｑ２２とはずれた位相で作動させる。
【００１２】プルダウン駆動ステージはまた、バイポー
ラプルダウントランジスタＱ４４のベースノードから出
力接地ＧＮＤＮへ寄生ミラーキャパシタンス電流を流す
ために結合した「ミラーキラー」（ＭＫ）トランジスタ
Ｑ９Ａをも含む。ＭＫ前置駆動ステージＱ４０、Ｑ４１
は、プルダウン前置駆動入力ステージＱ１１、Ｑ１０の
共通ノードｎ２と、ＭＫトランジスタＱ９Ａの制御ゲー
トノードの間に結合する。小電流が流れるＭＫトランジ
スタＱ９Ａおよび２つのＭＫ前置駆動ステージトランジ
スタＱ４０、Ｑ４１は、切替速度を向上するために、全
て小チャネル幅で構成する。ＭＫトランジスタＱ９Ａの
動作は充分に高速なので、出力のＨ→Ｌ遷移中にＡＣミ
ラーキラー（ＡＣＭＫ）として作動すると共に、高レベ
ルＺの定常状態のとき、例えば非能動状態のバッファの
出力ＶOUT が高電位になった場合など、ＤＣミラーキラ
ー（ＤＣＭＫ）トランジスタとしても作動する。このよ
うに、これはバッファが能動状態のときは、Ｌ→Ｈ出力
遷移時のＡＣＭＫとして機能し、バッファが非能動（高
レベルＺ）状態の期間中は、ＤＣＭＫとして機能する。
ラプルダウントランジスタＱ４４のベースノードから出
力接地ＧＮＤＮへ寄生ミラーキャパシタンス電流を流す
ために結合した「ミラーキラー」（ＭＫ）トランジスタ
Ｑ９Ａをも含む。ＭＫ前置駆動ステージＱ４０、Ｑ４１
は、プルダウン前置駆動入力ステージＱ１１、Ｑ１０の
共通ノードｎ２と、ＭＫトランジスタＱ９Ａの制御ゲー
トノードの間に結合する。小電流が流れるＭＫトランジ
スタＱ９Ａおよび２つのＭＫ前置駆動ステージトランジ
スタＱ４０、Ｑ４１は、切替速度を向上するために、全
て小チャネル幅で構成する。ＭＫトランジスタＱ９Ａの
動作は充分に高速なので、出力のＨ→Ｌ遷移中にＡＣミ
ラーキラー（ＡＣＭＫ）として作動すると共に、高レベ
ルＺの定常状態のとき、例えば非能動状態のバッファの
出力ＶOUT が高電位になった場合など、ＤＣミラーキラ
ー（ＤＣＭＫ）トランジスタとしても作動する。このよ
うに、これはバッファが能動状態のときは、Ｌ→Ｈ出力
遷移時のＡＣＭＫとして機能し、バッファが非能動（高
レベルＺ）状態の期間中は、ＤＣＭＫとして機能する。
【００１３】出力ＶOUT とプルダウン駆動トランジスタ
Ｑ６０のドレーンノードとの間に、加速帰還ダイオード
ＳＤ４を結合する。したがって、出力ＶOUT からの放電
電流が、このＮＭＯＳプルダウン駆動トランジスタＱ６
０の主電流導通路をフィードバックし、出力のＨ→Ｌ遷
移中におけるバイポーラ出力プルダウントランジスタＱ
４４のオン状態への切替が加速される。
Ｑ６０のドレーンノードとの間に、加速帰還ダイオード
ＳＤ４を結合する。したがって、出力ＶOUT からの放電
電流が、このＮＭＯＳプルダウン駆動トランジスタＱ６
０の主電流導通路をフィードバックし、出力のＨ→Ｌ遷
移中におけるバイポーラ出力プルダウントランジスタＱ
４４のオン状態への切替が加速される。
【００１４】図１に示す、関連技術のＢｉＣＭＯＳ出力
バッファ回路はまた、相補的トリステート許可（enabl
e）信号入力ＥおよびＥＢを有するトリステート許可（e
nable)回路も組み込んでいる。ＣＭＯＳプルアップトリ
ステート許可ステージＱ１６、Ｑ１３を、プルアップ前
置駆動入力ステージＱ１５、Ｑ１４と結合されているＮ
ＡＮＤゲートに結合する。ＮＡＮＤゲートの入力は、そ
れぞれデータ入力ＶINおよび許可信号入力Ｅとなる。し
たがって、ＰＭＯＳトランジスタＱ１６、Ｑ１５は並列
に結合し、ＮＭＯＳトランジスタＱ１４、Ｑ１３は直列
に結合する。
バッファ回路はまた、相補的トリステート許可（enabl
e）信号入力ＥおよびＥＢを有するトリステート許可（e
nable)回路も組み込んでいる。ＣＭＯＳプルアップトリ
ステート許可ステージＱ１６、Ｑ１３を、プルアップ前
置駆動入力ステージＱ１５、Ｑ１４と結合されているＮ
ＡＮＤゲートに結合する。ＮＡＮＤゲートの入力は、そ
れぞれデータ入力ＶINおよび許可信号入力Ｅとなる。し
たがって、ＰＭＯＳトランジスタＱ１６、Ｑ１５は並列
に結合し、ＮＭＯＳトランジスタＱ１４、Ｑ１３は直列
に結合する。
【００１５】プルダウントリステート許可ステージＱ１
２、Ｑ９を、第２データ信号路の入力プルダウン前置駆
動ステージＱ１１、Ｑ１０と結合されたＮＯＲゲートに
結合する。したがって、ＰＭＯＳトランジスタＱ１２、
Ｑ１１は直列に結合し、ＮＭＯＳトランジスタＱ１０、
Ｑ９は並列に結合する。ＮＯＲゲートの入力は、データ
入力ＶINおよび相補イネーブル信号入力ＥＢとなる。こ
のタイプの出力バッファを例えば、８進バッファライン
駆動回路の出力バッファとして、多数組み込むことがで
きる。
２、Ｑ９を、第２データ信号路の入力プルダウン前置駆
動ステージＱ１１、Ｑ１０と結合されたＮＯＲゲートに
結合する。したがって、ＰＭＯＳトランジスタＱ１２、
Ｑ１１は直列に結合し、ＮＭＯＳトランジスタＱ１０、
Ｑ９は並列に結合する。ＮＯＲゲートの入力は、データ
入力ＶINおよび相補イネーブル信号入力ＥＢとなる。こ
のタイプの出力バッファを例えば、８進バッファライン
駆動回路の出力バッファとして、多数組み込むことがで
きる。
【００１６】本発明は、それを結合した出力バッファが
パワーダウンしたときに、ミラー電流を放電するミラー
キラー回路である。これは、バッファがパワーダウンし
ている期間中ずっと、ミラー電流を放電し続けることが
できる。解決すべき問題を図３に提示する。この図は、
非能動状態のバッファで、そのＶOUT が高電位になった
場合に、主としてそのプルダウントランジスタを介して
行われる電流の放電を示す。この電流を引き起こす試験
回路は、図１に示した関連技術によるＢｉＣＭＯＳトリ
ステート出力バッファである。電流の大きさ、および過
渡状態の持続時間に注意されたい。図４は、本発明の特
定の実施例を同じＢｉＣＭＯＳ回路に付加した場合の改
善された過渡特性を示す。電流の大きさおよび過渡状態
の持続時間がどちらもかなり改善されている。
パワーダウンしたときに、ミラー電流を放電するミラー
キラー回路である。これは、バッファがパワーダウンし
ている期間中ずっと、ミラー電流を放電し続けることが
できる。解決すべき問題を図３に提示する。この図は、
非能動状態のバッファで、そのＶOUT が高電位になった
場合に、主としてそのプルダウントランジスタを介して
行われる電流の放電を示す。この電流を引き起こす試験
回路は、図１に示した関連技術によるＢｉＣＭＯＳトリ
ステート出力バッファである。電流の大きさ、および過
渡状態の持続時間に注意されたい。図４は、本発明の特
定の実施例を同じＢｉＣＭＯＳ回路に付加した場合の改
善された過渡特性を示す。電流の大きさおよび過渡状態
の持続時間がどちらもかなり改善されている。
【００１７】先行技術のＭＫ回路の場合と同様に、本発
明は、出力プルダウントランジスタの制御ノードを接地
（または、より一般的に、低電位パワーレールに）結合
するトランジスタ周辺に組み込む。目標は常に、プルダ
ウントランジスタを適切な時間に効果的に接地すること
である。他のＭＫ回路は、それが設置されているバッフ
ァが起動していることに依存する、つまり高電位パワー
レールと低電位パワーレールの間に最小限度の電位差が
あることに依存する。それとは対照的に、本発明は、先
に述べたように、ＶCCQ が０ボルトまたは非常に低いと
きにだけ導通するようにＭＫ駆動トランジスタによって
制御されるＭＫトランジスタを利用する。このために、
本発明をパワーダウンミラーキラー（ＰＤＭＫ）と呼
ぶ。ＰＤＭＫ駆動トランジスタの制御ノード−−ＭＯＳ
の場合は制御ゲートノードであり、バイポーラトランジ
スタの場合はベースノード−−を、それが配置されてい
るバッファの高電位パワーレールに直接結合する。ＰＤ
ＭＫ駆動トランジスタバルクをＶOUT に結合し、ＶOUT
とＰＤＭＫトランジスタ自体の制御ノードの間がこのト
ランジスタの主電流路となる。正確な説明のために、Ｐ
ＤＭＫ駆動トランジスタをＰＭＯＳトランジスタとす
る。バッファがパワーアップされている限り、ＶCCQ は
５ボルト程度の正常な正電圧である。バスに入力される
どの信号でも、トランジスタゲートがバルクに対して負
状態になることはなく、つまりＰＤＭＫ駆動トランジス
タは非導通状態のままである。非導通状態のままであれ
ば、ＰＤＭＫトランジスタのターンオン電圧を供給する
ことはできない。正確な説明のために、ＰＤＭＫトラン
ジスタをＮＭＯＳトランジスタとする。これをオン状態
にするには、その制御ゲートに論理１の信号が必要であ
る。上述の理由により、バッファがパワーアップしてい
る限り（ＶCCN が正常値を維持する限り）、そうした信
号はそこに現れない。反対に、ＶCCN が０ボルトになる
と、つまりバッファがパワーダウンすると、ＶOUT が高
レベルになり、ＰＤＭＫ駆動トランジスタのゲートがそ
のバルクに対して負となり、したがって導通状態とな
り、高レベルになったＶOUT とＰＤＭＫトランジスタの
ゲートが結合される。これにより、ＮＭＯＳ ＰＤＭＫ
トランジスタが導通し、したがって出力プルダウントラ
ンジスタのベースが接地に「短絡」する。つまり、図１
に示すバイポーラプルダウントランジスタの場合、プル
ダウントランジスタのベースがＧＮＤＮに結合される。
明は、出力プルダウントランジスタの制御ノードを接地
（または、より一般的に、低電位パワーレールに）結合
するトランジスタ周辺に組み込む。目標は常に、プルダ
ウントランジスタを適切な時間に効果的に接地すること
である。他のＭＫ回路は、それが設置されているバッフ
ァが起動していることに依存する、つまり高電位パワー
レールと低電位パワーレールの間に最小限度の電位差が
あることに依存する。それとは対照的に、本発明は、先
に述べたように、ＶCCQ が０ボルトまたは非常に低いと
きにだけ導通するようにＭＫ駆動トランジスタによって
制御されるＭＫトランジスタを利用する。このために、
本発明をパワーダウンミラーキラー（ＰＤＭＫ）と呼
ぶ。ＰＤＭＫ駆動トランジスタの制御ノード−−ＭＯＳ
の場合は制御ゲートノードであり、バイポーラトランジ
スタの場合はベースノード−−を、それが配置されてい
るバッファの高電位パワーレールに直接結合する。ＰＤ
ＭＫ駆動トランジスタバルクをＶOUT に結合し、ＶOUT
とＰＤＭＫトランジスタ自体の制御ノードの間がこのト
ランジスタの主電流路となる。正確な説明のために、Ｐ
ＤＭＫ駆動トランジスタをＰＭＯＳトランジスタとす
る。バッファがパワーアップされている限り、ＶCCQ は
５ボルト程度の正常な正電圧である。バスに入力される
どの信号でも、トランジスタゲートがバルクに対して負
状態になることはなく、つまりＰＤＭＫ駆動トランジス
タは非導通状態のままである。非導通状態のままであれ
ば、ＰＤＭＫトランジスタのターンオン電圧を供給する
ことはできない。正確な説明のために、ＰＤＭＫトラン
ジスタをＮＭＯＳトランジスタとする。これをオン状態
にするには、その制御ゲートに論理１の信号が必要であ
る。上述の理由により、バッファがパワーアップしてい
る限り（ＶCCN が正常値を維持する限り）、そうした信
号はそこに現れない。反対に、ＶCCN が０ボルトになる
と、つまりバッファがパワーダウンすると、ＶOUT が高
レベルになり、ＰＤＭＫ駆動トランジスタのゲートがそ
のバルクに対して負となり、したがって導通状態とな
り、高レベルになったＶOUT とＰＤＭＫトランジスタの
ゲートが結合される。これにより、ＮＭＯＳ ＰＤＭＫ
トランジスタが導通し、したがって出力プルダウントラ
ンジスタのベースが接地に「短絡」する。つまり、図１
に示すバイポーラプルダウントランジスタの場合、プル
ダウントランジスタのベースがＧＮＤＮに結合される。
【００１８】バッファがパワーアップされ、能動状態で
あるときに、図のＰＤＭＫトランジスタがプルダウント
ランジスタのベースを誤ってＧＮＤＮに結合しないよう
に保証するため、安全策として、本発明のＰＤＭＫ回路
に第３のトランジスタを付加する。これは、ＰＤＭＫ禁
止回路、つまりＰＤＭＫトランジスタ自体の制御ノード
をＧＮＤＮから引き離すトランジスタであり、バッファ
が能動低レベル状態である間は、ＰＤＭＫトランジスタ
が非導通状態を維持することを保証する。本発明の１つ
の実施例では、この禁止トランジスタは、ＰＤＭＫトラ
ンジスタの制御ノードとＧＮＤＮの間に結合したＮＭＯ
Ｓトランジスタであり、その制御ノードは、バッファの
入力ＶINおよび許可回路によって合同で制御する。さら
に詳しく述べると、本発明のこの実施例では、禁止トラ
ンジスタの制御ゲートをＣＭＯＳプルダウン前置駆動イ
ンバータステージの出力に結合し、その共通制御ゲート
をバッファのＶINに直接結合する。このＣＭＯＳプルダ
ウン前置駆動インバータステージは片側を低電位パワー
レールに直接結合し、反対側は、制御ゲートがバッファ
許可入力の１つＥＢに結合されたＰＭＯＳトランジスタ
を介して高電位レールに結合する。バッファ回路が許可
状態のとき（能動モード時）には、ＶINには論理０のデ
ータ信号が与えられ、禁止トランジスタの制御ゲートに
は論理１の信号が現れる。これにより禁止トランジスタ
は導通状態となり、したがってＰＤＭＫトランジスタは
非導通状態となる。他のバッファ状態の場合（能動高レ
ベルおよび非能動時）、禁止トランジスタはＰＤＭＫト
ランジスタに影響を及ぼさない。
あるときに、図のＰＤＭＫトランジスタがプルダウント
ランジスタのベースを誤ってＧＮＤＮに結合しないよう
に保証するため、安全策として、本発明のＰＤＭＫ回路
に第３のトランジスタを付加する。これは、ＰＤＭＫ禁
止回路、つまりＰＤＭＫトランジスタ自体の制御ノード
をＧＮＤＮから引き離すトランジスタであり、バッファ
が能動低レベル状態である間は、ＰＤＭＫトランジスタ
が非導通状態を維持することを保証する。本発明の１つ
の実施例では、この禁止トランジスタは、ＰＤＭＫトラ
ンジスタの制御ノードとＧＮＤＮの間に結合したＮＭＯ
Ｓトランジスタであり、その制御ノードは、バッファの
入力ＶINおよび許可回路によって合同で制御する。さら
に詳しく述べると、本発明のこの実施例では、禁止トラ
ンジスタの制御ゲートをＣＭＯＳプルダウン前置駆動イ
ンバータステージの出力に結合し、その共通制御ゲート
をバッファのＶINに直接結合する。このＣＭＯＳプルダ
ウン前置駆動インバータステージは片側を低電位パワー
レールに直接結合し、反対側は、制御ゲートがバッファ
許可入力の１つＥＢに結合されたＰＭＯＳトランジスタ
を介して高電位レールに結合する。バッファ回路が許可
状態のとき（能動モード時）には、ＶINには論理０のデ
ータ信号が与えられ、禁止トランジスタの制御ゲートに
は論理１の信号が現れる。これにより禁止トランジスタ
は導通状態となり、したがってＰＤＭＫトランジスタは
非導通状態となる。他のバッファ状態の場合（能動高レ
ベルおよび非能動時）、禁止トランジスタはＰＤＭＫト
ランジスタに影響を及ぼさない。
【００１９】
【実施例】図５は、プルダウントランジスタＱ４４、バ
ッファ低電位パワーレールＧＮＤ、バッファ高電位パワ
ーレールＶCC、バッファ出力ＶOUT 、およびＣＭＯＳイ
ンバータステージを介するバッファ入力ＶINに結合し
た、半分離状態の本発明の好適実施例を示す。この好適
実施例は、ＰＤＭＫ駆動トランジスタＱ９９Ａ、ＰＤＭ
ＫトランジスタＱ９９、およびＰＤＭＫ禁止トランジス
タＱ９８を含む。図６は、すでに述べた関連技術のＢｉ
ＣＭＯＳトリステート出力バッファに組み込んだ本発明
の好適実施例を示す。図７は、ＰＭＯＳ出力プルダウン
トランジスタＱ１００を有するＢｉＣＭＯＳ取り出力バ
ッファ回路に組み込んだ、別の好適実施例を示す。図５
および図６を参照すると、ＰＤＭＫトランジスタＱ９９
が、前記低電位パワーレールＧＮＤと、高電流容量ショ
ットキーダイオードクランプ形プルダウントランジスタ
Ｑ４４のベースノードの間に、結合されていることが分
かる。ＰＤＭＫ駆動トランジスタＱ９９Ａは、バッファ
出力ＶOUT とＰＤＭＫトランジスタＱ９９の制御ゲート
ノードの間に結合する。ＰＤＭＫ駆動トランジスタＱ９
９Ａの制御ゲートノードは、高電位パワーレールＶCCに
結合する。好適実施例の説明は、ショットキークランプ
形プルダウントランジスタＱ４４等のバイポーラ出力プ
ルダウントランジスタを使用する場合について行うが、
そうではなくて、図７に示すように、前記ＰＭＯＳ出力
プルダウントランジスタＱ１００をＰＤＭＫトランジス
タＱ９９と共に使用することもできることを理解された
い。この代替実施例では、ＰＤＭＫトランジスタＱ９９
を、低電位パワーレールＧＮＤＮとＰＭＯＳ出力プルダ
ウントランジスタＱ１００の制御ゲートノードの間に結
合する。
ッファ低電位パワーレールＧＮＤ、バッファ高電位パワ
ーレールＶCC、バッファ出力ＶOUT 、およびＣＭＯＳイ
ンバータステージを介するバッファ入力ＶINに結合し
た、半分離状態の本発明の好適実施例を示す。この好適
実施例は、ＰＤＭＫ駆動トランジスタＱ９９Ａ、ＰＤＭ
ＫトランジスタＱ９９、およびＰＤＭＫ禁止トランジス
タＱ９８を含む。図６は、すでに述べた関連技術のＢｉ
ＣＭＯＳトリステート出力バッファに組み込んだ本発明
の好適実施例を示す。図７は、ＰＭＯＳ出力プルダウン
トランジスタＱ１００を有するＢｉＣＭＯＳ取り出力バ
ッファ回路に組み込んだ、別の好適実施例を示す。図５
および図６を参照すると、ＰＤＭＫトランジスタＱ９９
が、前記低電位パワーレールＧＮＤと、高電流容量ショ
ットキーダイオードクランプ形プルダウントランジスタ
Ｑ４４のベースノードの間に、結合されていることが分
かる。ＰＤＭＫ駆動トランジスタＱ９９Ａは、バッファ
出力ＶOUT とＰＤＭＫトランジスタＱ９９の制御ゲート
ノードの間に結合する。ＰＤＭＫ駆動トランジスタＱ９
９Ａの制御ゲートノードは、高電位パワーレールＶCCに
結合する。好適実施例の説明は、ショットキークランプ
形プルダウントランジスタＱ４４等のバイポーラ出力プ
ルダウントランジスタを使用する場合について行うが、
そうではなくて、図７に示すように、前記ＰＭＯＳ出力
プルダウントランジスタＱ１００をＰＤＭＫトランジス
タＱ９９と共に使用することもできることを理解された
い。この代替実施例では、ＰＤＭＫトランジスタＱ９９
を、低電位パワーレールＧＮＤＮとＰＭＯＳ出力プルダ
ウントランジスタＱ１００の制御ゲートノードの間に結
合する。
【００２０】次に動作について説明する。バッファ出力
ＶOUT は、このバッファおよび多数の同様のバッファが
これを介して外界と交信するための共通バスに接続され
ている。バッファがパワーアップすると、高電位パワー
レールＶCCは、出力ＶOUT が共通バスによって与えられ
る電位と同等またはそれ以上の電位になる。引き続き、
図５（または図６）を参照すると、このような条件下
で、ＰＤＭＫ駆動トランジスタＱ９９Ａが決して導通状
態にバイアスされないことが容易に理解できる。つま
り、出力ＶOUT が高電位になり、したがってＰＤＭＫ回
路がプルダウントランジスタＱ４４やバッファのその他
のどの部分の動作にも影響を及ぼさない結果、ＰＤＭＫ
トランジスタＱ９９はバイアスして導通状態になること
ができない。反対に、バッファがパワーダウンすると、
出力ＶOUT が共通バスによって高電位になると、高電位
パワーレールＶCCが出力ＶOUT より低い電位になること
がある。高電位パワーレールＶCCが低電位パワーレール
ＧＮＤに対して０ボルトの電位に近づくと、ＰＤＭＫ駆
動トランジスタＱ９９Ａの制御ゲートは、共通バスによ
って高電位になる出力ＶOUT から生じる過渡電圧によっ
て論理１レベルにバイアスする。このときに、ＰＤＭＫ
駆動トランジスタＱ９９は導通状態となる。このような
状態が発生すると、ＰＤＭＫトランジスタＱ９９の制御
ゲートが論理１信号によってバイアスし、これもまた導
通状態となる。これは、バッファがパワーダウンしてい
るときに出力ＶOUT が共通バスによって高レベルになる
と発生する過渡電流によって、出力ＶOUT とプルダウン
トランジスタＱ４４のベースの間に結合される容量帰還
電流（ミラー電流）を低電位パワーレールＧＮＤへ放電
する低インピーダンス導通路の形成に役立つ。このよう
な方法で、バッファがパワーダウンしている間に、プル
ダウントランジスタＱ４４がミラー電流によって誤って
オン状態になるのを防止する。
ＶOUT は、このバッファおよび多数の同様のバッファが
これを介して外界と交信するための共通バスに接続され
ている。バッファがパワーアップすると、高電位パワー
レールＶCCは、出力ＶOUT が共通バスによって与えられ
る電位と同等またはそれ以上の電位になる。引き続き、
図５（または図６）を参照すると、このような条件下
で、ＰＤＭＫ駆動トランジスタＱ９９Ａが決して導通状
態にバイアスされないことが容易に理解できる。つま
り、出力ＶOUT が高電位になり、したがってＰＤＭＫ回
路がプルダウントランジスタＱ４４やバッファのその他
のどの部分の動作にも影響を及ぼさない結果、ＰＤＭＫ
トランジスタＱ９９はバイアスして導通状態になること
ができない。反対に、バッファがパワーダウンすると、
出力ＶOUT が共通バスによって高電位になると、高電位
パワーレールＶCCが出力ＶOUT より低い電位になること
がある。高電位パワーレールＶCCが低電位パワーレール
ＧＮＤに対して０ボルトの電位に近づくと、ＰＤＭＫ駆
動トランジスタＱ９９Ａの制御ゲートは、共通バスによ
って高電位になる出力ＶOUT から生じる過渡電圧によっ
て論理１レベルにバイアスする。このときに、ＰＤＭＫ
駆動トランジスタＱ９９は導通状態となる。このような
状態が発生すると、ＰＤＭＫトランジスタＱ９９の制御
ゲートが論理１信号によってバイアスし、これもまた導
通状態となる。これは、バッファがパワーダウンしてい
るときに出力ＶOUT が共通バスによって高レベルになる
と発生する過渡電流によって、出力ＶOUT とプルダウン
トランジスタＱ４４のベースの間に結合される容量帰還
電流（ミラー電流）を低電位パワーレールＧＮＤへ放電
する低インピーダンス導通路の形成に役立つ。このよう
な方法で、バッファがパワーダウンしている間に、プル
ダウントランジスタＱ４４がミラー電流によって誤って
オン状態になるのを防止する。
【００２１】バッファがパワーアップし、ＰＤＭＫトラ
ンジスタＱ９９の制御ゲートが分離されている間にＰＤ
ＭＫトランジスタＱ９９が導通する可能性を防止するた
めに、ＰＤＭＫトランジスタＱ９９の制御ゲートにＰＤ
ＭＫ禁止トランジスタＱ９８をも結合する。引き続き図
５を参照すると、ＰＤＭＫ禁止トランジスタＱ９８が実
は、ＰＤＭＫトランジスタＱ９９の制御ゲートを低電位
パワーレールＧＮＤに結合していることが分かる。次
に、ＰＤＭＫ禁止トランジスタＱ９８の制御ゲートノー
ドをＣＭＯＳプルダウン入力インバータステージの出力
に接続する。
ンジスタＱ９９の制御ゲートが分離されている間にＰＤ
ＭＫトランジスタＱ９９が導通する可能性を防止するた
めに、ＰＤＭＫトランジスタＱ９９の制御ゲートにＰＤ
ＭＫ禁止トランジスタＱ９８をも結合する。引き続き図
５を参照すると、ＰＤＭＫ禁止トランジスタＱ９８が実
は、ＰＤＭＫトランジスタＱ９９の制御ゲートを低電位
パワーレールＧＮＤに結合していることが分かる。次
に、ＰＤＭＫ禁止トランジスタＱ９８の制御ゲートノー
ドをＣＭＯＳプルダウン入力インバータステージの出力
に接続する。
【００２２】図６を参照すると、ＣＭＯＳプルダウン入
力インバータステージはＮＭＯＳトランジスタＱ１０お
よびＰＭＯＳトランジスタＱ１１から成り、その共通制
御ゲートは入力ＶINに直接接続する。引き続き図６を参
照すると、トリステートバッファは、許可信号入力Ｅお
よび相補許可信号入力ＥＢによって制御されることが分
かる。ここでは、相補許可信号入力ＥＢが、高電位パワ
ーレールＶCCQ とＰＭＯＳトランジスタＱ１１との間に
結合された許可ＰＭＯＳトランジスタＱ１２の制御ゲー
トに直接結合されることを示すだけで事足りる。このよ
うに、許可信号入力ＥＢに論理０信号が印加された場合
（バッファを能動モードにする一部として）、ＣＭＯＳ
プルダウン入力インバータステージのＰＭＯＳトランジ
スタＱ１１は、高電位パワーレールＶCCQ に直接結合さ
れる。入力ＶINに論理０信号が印加されると、ＣＭＯＳ
プルダウン入力インバータステージから論理１信号が現
れ、ＰＤＭＫ禁止トランジスタＱ９８の制御ゲートに送
られ、次にこれが導通状態となり、ＰＤＭＫトランジス
タＱ９９の制御ゲートが低電位パワーレールＧＮＤＮに
結合される。これによって、ＰＤＭＫトランジスタＱ９
９がオフ状態を維持し、プルダウントランジスタＱ４４
に影響を及ぼさないことが保証される。このような方法
で、バッファが能動低電位状態のときに、ＰＤＭＫ回路
の確実な抑制状態が達成される。
力インバータステージはＮＭＯＳトランジスタＱ１０お
よびＰＭＯＳトランジスタＱ１１から成り、その共通制
御ゲートは入力ＶINに直接接続する。引き続き図６を参
照すると、トリステートバッファは、許可信号入力Ｅお
よび相補許可信号入力ＥＢによって制御されることが分
かる。ここでは、相補許可信号入力ＥＢが、高電位パワ
ーレールＶCCQ とＰＭＯＳトランジスタＱ１１との間に
結合された許可ＰＭＯＳトランジスタＱ１２の制御ゲー
トに直接結合されることを示すだけで事足りる。このよ
うに、許可信号入力ＥＢに論理０信号が印加された場合
（バッファを能動モードにする一部として）、ＣＭＯＳ
プルダウン入力インバータステージのＰＭＯＳトランジ
スタＱ１１は、高電位パワーレールＶCCQ に直接結合さ
れる。入力ＶINに論理０信号が印加されると、ＣＭＯＳ
プルダウン入力インバータステージから論理１信号が現
れ、ＰＤＭＫ禁止トランジスタＱ９８の制御ゲートに送
られ、次にこれが導通状態となり、ＰＤＭＫトランジス
タＱ９９の制御ゲートが低電位パワーレールＧＮＤＮに
結合される。これによって、ＰＤＭＫトランジスタＱ９
９がオフ状態を維持し、プルダウントランジスタＱ４４
に影響を及ぼさないことが保証される。このような方法
で、バッファが能動低電位状態のときに、ＰＤＭＫ回路
の確実な抑制状態が達成される。
【図１】同時に出願した「ＣＭＯＳデータ経路およびバ
イポーラ電流増幅を有するＢｉＣＭＯＳ出力バッファ回
路」と題するジェームズ・Ｒ・オーアンネスらの関連米
国特許出願第８０４，１０５号の発明であるＢｉＣＭＯ
Ｓトリステート出力バッファ回路の概略図である。
イポーラ電流増幅を有するＢｉＣＭＯＳ出力バッファ回
路」と題するジェームズ・Ｒ・オーアンネスらの関連米
国特許出願第８０４，１０５号の発明であるＢｉＣＭＯ
Ｓトリステート出力バッファ回路の概略図である。
【図２】図１に示すバイポーラ出力プルダウントランジ
スタをＰＭＯＳ出力プルダウントランジスタに置換した
ＢｉＣＭＯＳトリステート出力バッファ回路の概略図で
ある。
スタをＰＭＯＳ出力プルダウントランジスタに置換した
ＢｉＣＭＯＳトリステート出力バッファ回路の概略図で
ある。
【図３】図１に示す関連技術による回路がパワーダウン
しているとき、回路が接続されている共通バスによって
その出力が高電位状態になる場合の回路の出力を流れる
ダイナミック電流の測定値を示すグラフである。
しているとき、回路が接続されている共通バスによって
その出力が高電位状態になる場合の回路の出力を流れる
ダイナミック電流の測定値を示すグラフである。
【図４】図１に示す関連技術による回路に本発明の好適
実施例を追加した場合の、図３と同様の測定値を示すグ
ラフである。
実施例を追加した場合の、図３と同様の測定値を示すグ
ラフである。
【図５】本発明の回路の好適実施例を示す。
【図６】図１に示す関連技術による回路に組み込まれ
た、本発明の回路の好適実施例を示す。
た、本発明の回路の好適実施例を示す。
【図７】図６に示すバイポーラ出力プルダウントランジ
スタをＰＭＯＳ出力プルダウントランジスタに置換した
関連技術による回路に組み込まれた、本発明の別の好適
実施例を示す。
スタをＰＭＯＳ出力プルダウントランジスタに置換した
関連技術による回路に組み込まれた、本発明の別の好適
実施例を示す。
ＶIN 入力 ＶOUT 出力 Ｑ９８ ＰＤＭＫ禁止トランジスタ Ｑ９９ プルダウンミラーキラートランジスタ
（ＰＤＭＫ） Ｑ９９Ａ ＰＤＭＫ駆動トランジスタ
（ＰＤＭＫ） Ｑ９９Ａ ＰＤＭＫ駆動トランジスタ
フロントページの続き (72)発明者 スティーバン・ダブリュ・クラキー アメリカ合衆国メーン州サウス・ポート ランド、バーン・ステーブル・ロード 105 (72)発明者 アーネスト・デビッド・ハッケ アメリカ合衆国メーン州ウエストブルッ ク、セントラル・ストリート97 (72)発明者 ロイ・エル・ヤーボーグ アメリカ合衆国メーン州ハイラム、ボッ クス204エー（番地なし) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/08
Claims (17)
- 【請求項１】 信号出力ＶOUTの電流供給および電流放
電を行うことができる出力バッファの出力プルダウント
ランジスタを保護するためのパワーダウンミラーキラー
回路において、当該パワーダウンミラーキラー回路が、 （ａ）パワーダウンミラーキラー駆動トランジスタと、 （ｂ）パワーダウンミラーキラートランジスタと、 （ｃ）前記バッファが能動電流放電状態時に、前記パワ
ーダウンミラーキラートランジスタが導通しないように
保証するパワーダウンミラーキラー禁止回路と、とから
成り、 前記パワーダウンミラーキラー駆動トランジスタが、高
電位パワーレールに結合された制御ゲートを有し、かつ
前記出力ＶOUTと前記パワーダウンミラーキラートラン
ジスタの制御ノードの間に主電流路を持ち、 前記パワーダウンミラーキラートランジスタが、前記出
力プルダウントランジスタの制御ノードと低電位パワー
レールＧＮＤとの間に主電流路を持つところの、パワー
ダウンミラーキラー回路。 - 【請求項２】 請求項１に記載のパワーダウンミラーキ
ラー回路であって、 （ａ）前記出力プルダウントランジスタがバイポーラト
ランジスタであり、 （ｂ）前記パワーダウンミラーキラー駆動トランジスタ
が、前記高電位パワーレールＶCCと前記パワーダウンミ
ラーキラートランジスタの制御ゲートの間に結合された
ＣＭＯＳトランジスタであり、 （ｃ）前記パワーダウンミラーキラートランジスタが、
前記出力プルダウントランジスタのベースノードと前記
低電位パワーレールＧＮＤの間に結合されたＣＭＯＳト
ランジスタである、 ところのパワーダウンミラーキラー回路。 - 【請求項３】 請求項２に記載のパワーダウンミラーキ
ラー回路であって、 前記出力バッファがさらに、ＣＭＯＳプルダウン駆動入
力インバ一夕ステージに結合された入力ＶINから成り、 前記パワーダウンミラーキラー禁止回路が、前記パワー
ダウンミラーキラートランジスタの前記制御ゲートと前
記低電位パワーレールＧＮＤの間に主電流路を持ち、か
つ前記プルダウン駆動入力インバータステージの出力に
結合された制御ゲートノードを有する、 ところのパワーダウンミラーキラー回路。 - 【請求項４】 入力ＶINのデータ信号に応答して、出力
ＶOUTに高電位および低電位の出力信号を出すためのＢ
ｉＣＭＯＳトリステート出力バッファ回路用のミラーキ
ラーであって、 （ａ）前記出力ＶOUTから低電位パワーレールＧＮＤに
電流を放電するために結合されたコレクタノードおよび
エミッタノードを通る主電流路を持つ比較的高電流容量
バイポーラ主出力プルダウントランジスタＱ４４、 高電位パワーレールＶCCと前記バイポーラ主出力プルダ
ウントランジスタＱ４４のベースノードとの間に結合さ
れ、入力回路を介して前記入力ＶINに結合された制御ゲ
ートノードを有するＣＭＯＳ出力プルダウン駆動トラン
ジスタＱ６０、および （ｂ）前記入力ＶINに結合された共通制御ゲートノード
を持つＮＭＯＳトランジスタＱ１０およびＰＭＯＳトラ
ンジスタＱ１１が組み込まれるＣＭＯＳプルダウン前置
き駆動入力ステージ、 から成るキラーミラーにおいて、前記キラーミラーが （ａ）前記高電位レールＶCCに結合された制御ゲートを
有し、前記出力ＶOUTとパワーダウンミラーキラートラ
ンジスタＱ９９の制御ゲートの間に結合されたドレーン
ノードとソースノードを通る主電流路を有するパワーダ
ウンミラーキラー駆動トランジスタＱ９９Ａであって、
前記バイポーラ主出力プルダウントランジスタＱ４４の
ベースノードと前記低電位パワーレールＧＮＤの間に結
合されたドレーンノードとソースノードを通る主電流路
を有するところのトランジスタＱ９９Ａと、 （ｂ）前記トリステート出力バッファが能動的であって
論理１の出力状態のときに、前記パワーダウンミラーキ
ラートランジスタＱ９９が導通しないことを保証するパ
ワーダウンミラーキラー禁止回路と、 から成り、 前記バイポーラ主出力プルダウントランジスタＱ４４の
前記ベースノードからベース／コレクタ容量帰還ミラー
キラー電流を分流し放電する、ところの回路であること
を特徴とするミラーキラー。 - 【請求項５】 請求項４に記載のミラーキラーであっ
て、 前記禁止回路が、前記パワーダウンミラーキラートラン
ジスタＱ９９の前記制御ゲートと前記低電位パワーレー
ルＧＮＤの間に結合されたドレーンノードおよびソース
ノードを通る主電流路を持ち、前記プルダウン前置駆動
入力ステージＱ１１、Ｑ１０の前記出力に結合された制
御ゲートノードを有する禁止トランジスタＱ９８から成
るところのミラーキラー回路。 - 【請求項６】 高電位パワーレールＶCCと低電位パワー
レールＧＮＤの間に結合したトリステート出力バッファ
のプルダウン出力トランジスタ、および共通バスに結合
したバッファ出力ＶOUTと共に使用するべきものであっ
て、前記トリステート出力バッファがパワーダウンして
いるときに前記共通バスのＬ→Ｈ遷移によって発生する
いわゆる容量帰還ミラー電流を前記プルダウン出力トラ
ンジスタのベースノードから放電するパワーダウンミラ
ーキラー回路であって、 （ａ）前記プルダウン出力トランジスタの前記ベースノ
ードと前記低電位パワーレールＧＮＤの間に結合された
ドレーンノードおよびソースノードを通る主電流路を持
ち、かつ前記高電位パワーレールＶCCがその正常な動作
電位よりかなり大きく低下した場合にのみ前記ミラーキ
ラートランジスタを導通させる制御ゲート結合手段を有
するＣＭＯＳミラーキラートランジスタと、 （ｂ）前記高電位パワーレールＶCCの電位に関係なく、
前記トリステート出力バッファが能動低レベル状態のと
きに、前記ミラーキラートランジスタが導通しないこと
を保証するための禁止回路と、 から成るパワーダウンミラーキラー回路。 - 【請求項７】 入力ＶINのデータ信号に応答して、出力
ＶOUTに高電位および低電位の出力信号を出すＢｉＣＭ
ＯＳ出力バッファ回路であって、 前記出力Ｖoutから低電位パワーレールＧＮＤに電流を
放電するために結合されたコレクタノードおよびエミッ
タノードを通る主電流路を有する比較的大電流容量のバ
イポーラ主出力プルダウントランジスタＱ４４と、 前記バイポーラ主出力プルダウントランジスタＱ４４の
ベースノードに結合されたドレーンノードおよびソース
ノードならびに入力回路を介して前記入力ＶINに結合さ
れた制御ゲートノードを通る主電流路を有するＣＭＯＳ
出力プルダウン駆動トランジスタＱ６０と、 （ａ）パワーダウンミラーキラー駆動トランジスタＱ９
９Ａと、 （ｂ）パワーダウンミラーキラートランジスタＱ９９
と、 （ｃ）前記ＢｉＣＭＯＳトリステート出力バッファが電
流放電状態であるときに、前記パワーダウンミラーキラ
ートランジスタＱ９９が導通しないように保証するパワ
ーダウンミラーキラー禁止回路と、から成り、 前記パワーダウンミラーキラー駆動トランジスタＱ９９
Ａが、前記高電位パワーレールＶCCに結合された制御ゲ
ートを有し、かつ前記出力ＶOUTと前記パワーダウンミ
ラーキラートランジスタＱ９９の制御ノードの間に結合
された主電流路を持ち、 パワーダウンミラーキラートランジスタＱ９９が、前記
出力プルダウントランジスタＱ４４の制御ノードと低電
位パワーレールＧＮＤとの間に結合された主電流路を持
つ、ところのＣＭＯＳパワーダウンミラーキラー回路
と、 を有するＢｉＣＭＯＳ出力バッファ回路。 - 【請求項８】 請求項７に記載のＢｉＣＭＯＳトリステ
ート出力バッファであって、 前記出力バッファがさらに、その入力を前記入力ＶINに
結合したＣＭＯＳプルダウン駆動入力インバータステー
ジから成り、 前記パワーダウンミラーキラー禁止回路が、前記パワー
ダウンミラーキラートランジスタの前記制御ゲートと前
記低電位パワーレールＧＮＤの間に結合された主電流路
を持つパワーダウンミラーキラー禁止トランジスタから
成り、 前記パワーダウンミラーキラー禁止トランジスタの制御
ゲートノードが前記プルダウン駆動入力インバータステ
ージの出力に結合される、 ところのＢｉＣＭＯＳトリステート出力バッファ。 - 【請求項９】 請求項８に記載のＢｉＣＭＯＳトリステ
ート出力バッファであって、 前記高電位パワーレールＶCCが、（ａ）前記トリステー
ト出力バッファの入力ステージを付勢するための静かな
高電位パワーレールＶCCQと、（ｂ）電流供給回路用の
電流を供給するための「雑音の多い」高電位パワーレー
ルＶCCNに分離され、 前記低電位パワーレールＧＮＤが、（ａ）前記トリステ
ート出力バッファの前記入力ステージのための低電位パ
ワーレールを形成する静かな低電位パワーレールＧＮＤ
Ｑと、（ｂ）前記主出力プルダウントランジスタＱ４４
から電流を放電するための雑音の多い低電位パワーレー
ルＧＮＤＮに分離され、 バルクを前記静かな低電位パワーレールＧＮＤＱに結合
させている間に、前記パワーダウンミラーキラートラン
ジスタＱ９９および前記パワーダウンミラーキラー禁止
トランジスタＱ９８が両方とも、前記雑音の多い低電位
パワーレールＧＮＤＮに電流を放電し、 前記パワーダウンミラーキラー駆動トランジスタＱ９９
Ａの前記制御ゲートが、前記静かな高電位パワーレール
ＶCCQに結合される、 ところのＢｉＣＭＯＳトリステート出力バッファ。 - 【請求項１０】 請求項１に記載のパワーダウンミラー
キラー回路であって（ａ）前記出力プルダウントランジ
スタがＣＭＯＳトランジスタであり、 （ｂ）前記パワーダウンミラーキラー駆動トランジスタ
が、前記高電位パワーレールＶCCと前記パワーダウンミ
ラーキラートランジスタの制御ゲートの間に結合された
ＣＭＯＳトランジスタであり、 （ｃ）前記パワーダウンミラーキラートランジスタが、
前記出力プルダウントランジスタの制御ゲートノードと
前記低電位パワーレールＧＮＤの間に結合されたＣＭＯ
Ｓトランジスタである、 ところのパワーダウンミラーキラー回路。 - 【請求項１１】 請求項１０記載のパワーダウンミラー
キラー回路であって、 前記出力バッファがさらに、ＣＭＯＳプルダウン駆動入
力インバータステージに結合された入力ＶINから成り、 前記パワーダウンミラーキラー禁止回路が、前記パワー
ダウンミラーキラートランジスタの前記制御ゲートと前
記低電位パワーレールＧＮＤの間に主電流路を持ち、か
つ前記プルダウン駆動入力インバ一夕ステージの出力に
結合された制御ゲートノードを有する、 ところのパワーダウンミラーキラー回路。 - 【請求項１２】 入力ＶINのデータ信号に応答して、出
力ＶOUTに高電位および低電位の出力信号を出すための
ＢｉＣＭＯＳトリステート出力バッファ回路用のミラー
キラーであって、 （ａ）前記出力ＶOUTから低電位パワーレールＧＮＤへ
電流を放電するために結合されたソースノードおよびド
レーンノードを通る主電流路を持るＣＭＯＳ出力プルダ
ウントランジスタＱ１００、 高電位パワーレールＶCCと前記ＣＭＯＳ出力プルダウン
トランジスタＱ１００の制御ゲートの間に結合され、入
力回路を介して前記入力ＶINに結合された制御ゲートノ
ードを有するＣＭＯＳ出力プルダウントランジスタＱ１
００、および （ｂ）前記入力ＶINに結合された共通制御ゲートノード
を持つＮＭＯＳトランジスタＱｌＯおよびＰＭＯＳトラ
ンジスタＱ１１が組み込まれるＣＭＯＳプルダウン前旧
き駆動入力ステージ、 から成り、 前記ミラーキラーが、 （ａ）前記高電位レールＶCCに結合された制御ゲートを
有し、前記出力ＶOUTとパワーダウンミラーキラートラ
ンジスタＱ９９の制御ゲートの間に結合されたドレーン
ノードとソースノードを通る主電流路を有するパワーダ
ウンミラーキラー駆動トランジスタＱ９９Ａであって、
前記パワーダウンミラーキラートランジスタＱ９９が、
前記ＣＭＯＳ出力プルダウントランジスタＱ１００の制
御ゲートノードと前記低電位パワーレールＧＮＤの間に
結合されたドレーンノードとソースノードを通る主電流
路を有するところのトランジスタＱ９９Ａと、 （ｂ）前記トリステート出力バッファが能動的であって
論理１の出力状態のときに、前記パワーダウンミラーキ
ラートランジスタＱ９９が導通しないことを保証するパ
ワーダウンミラーキラー禁止回路と、 から成り、 前記ＣＭＯＳ出力プルダウントランジスタＱ１００から
寄生帰還電流を分流し放電する、ところの回路であるこ
とを特徴とするミラーキラー。 - 【請求項１３】 請求項１２に記載するミラーキラーで
あって、 前記禁止回路が、前記パワーダウンミラーキラートラン
ジスタＱ９９の前記制御ゲートと前記低電位パワーレー
ルＧＮＤの間に結合されたドレーンノードおよびソース
ノードを通る主電流路を持ち、前記プルダウン前置駆動
入力ステージＱ１１、Ｑ１０の前記出力に結合された制
御ゲートノードを有する禁止トランジスタＱ９８から成
る、ところのミラーキラー。 - 【請求項１４】 高電位パワーレールＶCCと低電位パワ
ーレールＧＮＤの間に結合したトリステート出力バッフ
ァのプルダウン出力トランジスタ、および共通バスに結
合したバッファ出力ＶOUTと共に使用するべきものであ
って、前記トリステート出力バッファがパワーダウンし
ているときに前記共通バスのＬ→Ｈ遷移によって発生す
るいわゆる容量帰還ミラー電流を前記プルダウン出力ト
ランジスタから放電するパワーダウンミラーキラー１川
路において、当該ミラーキラー回路が、 （ａ）前記プルダウン出力トランジスタと前記低電位パ
ワーレールＧＮＤの間に結合されたドレーンノードおよ
びソースノードを通る主電流路を持ち、かつ前記高電位
パワーレールＶCCがその正常な動作電位よりかなり大き
く低下した場合にのみ前記ミラーキラートランジスタを
導通させる制御ゲート結合手段を有するＣＭＯＳミラー
キラートランジスタと、 （ｂ）前記高電位パワーレールＶCCの電位に関係なく、
前記トリステート出力バッファが能動低レベル状態のと
きに、前記ミラーキラートランジスタが導通しないこと
を保証するための禁止回路と、 から成ることを特徴とするパワーダウンミラーキラー回
路。 - 【請求項１５】 入力ＶINのデータ信号に応答して、出
力ＶOUTに高電位および低電位の出力信号を出すＢｉＣ
ＭＯＳ出力バッファ回路であって、 前記出力ＶOUTから低電位パワーレールＧＮＤに電流を
放電するために結合されたソースノードおよドレーンノ
ードを通る主電流路を有するＣＭＯＳ出力プルダウント
ランジスタＱ１００と、 前記ＣＭＯＳ出力プルダウントランジスタＱ１００の制
御ゲートノードに結合されたドレーンノードおよびソー
スノードならびに入力回路を介して前記入力ＶINに結合
された前記ＣＭＯＳ出力プルダウン駆動トランジスタＱ
６０の制御ゲートノードを通る主電流路を有するＣＭＯ
Ｓ出力プルダウン駆動トランジスタＱ６０と、 （ａ）パワーダウンミラーキラー駆動トランジスタＱ９
９Ａと、 （ｂ）パワーダウンミラーキラートランジスタＱ９９
と、 （ｃ）前記ＢｉＣＭＯＳトリステート出力バッファが電
流放電状態であるときに、前記パワーダウンミラーキラ
ートランジスタＱ９９が導通しないように保証するパワ
ーダウンミラーキラー禁止回路と、から成り、 前記パワーダウンミラーキラー駆動トランジスタＱ９９
Ａが、前記高電位パワーレールＶCCに結合された制御ゲ
ートを有し、かつ前記出力ＶOUTと前記パワーダウンミ
ラーキラートランジスタＱ９９の制御ノードの間に結合
された主電流路を持ち、 前記パワーダウンミラーキラートランジスタＱ９９が、
前記ＣＭＯＳ出力プルダウントランジスタＱ１００の制
御ゲートノードと前記低電位パワーレールＧＮＤとの間
に結合された主電流路を持つ、ところのＣＭＯＳパワー
ダウンミラーキラー回路と、 を有するＢｉＣＭＯＳ出力バッファ回路。 - 【請求項１６】 請求項１５に記載のＢｉＣＭＯＳトリ
ステート出力バッファであって、 前記出力バッファがさらに、その入力を前記入力ＶＩＮ
に結合したＣＭＯＳプルダウン駆動入力インバータステ
ージから成り、 前記パワーダウンミラーキラー禁止回路が、前記パワー
ダウンミラーキラートランジスタの前記制御ゲートと前
記低電位パワーレールＧＮＤの間に結合された主電流路
を持つパワーダウンミラーキラー禁止トランジスタから
成り、 前記パワーダウンミラーキラー禁止トランジスタの制御
ゲートノードが前記プルダウン駆動入力インバ一夕ステ
ージの出力に結合される、 ところのＢｉＣＭＯＳトリステート出力バッファ。 - 【請求項１７】 請求項１６に記載のＢｉＣＭＯＳトリ
ステート出力バッファであって、 前記高電位パワーレールＶCCが、（ａ）前記トリステー
ト出力バッファの入力ステージを付勢するための静かな
高電位パワーレールＶCCQと、（ｂ）電流供給回路用の
電流を供給するための「雑音の多い」高電位パワーレー
ルＶCCNに分離され、 前記低電位パワーレールＧＮＤが、（ａ）前記トリステ
ート出力バッファの前記入力ステージのための低電位パ
ワーレールを形成する静かな低電位パワーレールＧＮＤ
Ｑと、（ｂ）前記ＣＭＯＳ出力プルダウントランジスタ
Ｑ１００から電流を放τＥするための雑音の多い低電位
パワーレールＧＮＤＮに分離され、 バルクを前記静かな低電位パワーレールＧＮＤＱに結合
させている間に、前記パワーダウンミラーキラートラン
ジスタＱ９９および前記パワーダウンミラーキラー禁止
トランジスタＱ９８が両方とも、前記雑音の多い低電位
パワーレールＧＮＤＮに電流を放電し、 前記パワーダウンミラーキラー駆動トランジスタＱ９９
Ａの前記制御ゲートが前記静かな高電位パワーレールＶ
CCQに結合される、 ところのＢｉＣＭＯＳトリステート出力バッファ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80320191A | 1991-12-06 | 1991-12-06 | |
| US803201 | 1992-08-14 | ||
| US930471 | 1992-08-14 | ||
| US07/930,471 US5223745A (en) | 1991-12-06 | 1992-08-14 | Power down miller killer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645907A JPH0645907A (ja) | 1994-02-18 |
| JP3210749B2 true JP3210749B2 (ja) | 2001-09-17 |
Family
ID=27122555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35017092A Expired - Fee Related JP3210749B2 (ja) | 1991-12-06 | 1992-12-04 | パワーダウンミラーキラー回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5223745A (ja) |
| EP (1) | EP0545360A1 (ja) |
| JP (1) | JP3210749B2 (ja) |
| CA (1) | CA2084527A1 (ja) |
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| US5546021A (en) * | 1994-02-14 | 1996-08-13 | Motorola, Inc. | 3-state bicmos output buffer having power down capability |
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| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
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-
1992
- 1992-08-14 US US07/930,471 patent/US5223745A/en not_active Expired - Lifetime
- 1992-12-01 EP EP92120490A patent/EP0545360A1/en not_active Withdrawn
- 1992-12-04 CA CA002084527A patent/CA2084527A1/en not_active Abandoned
- 1992-12-04 JP JP35017092A patent/JP3210749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0545360A1 (en) | 1993-06-09 |
| US5223745A (en) | 1993-06-29 |
| JPH0645907A (ja) | 1994-02-18 |
| CA2084527A1 (en) | 1993-06-07 |
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