KR100307521B1

KR100307521B1 - 워드라인구동회로

Info

Publication number: KR100307521B1
Application number: KR1019980040012A
Authority: KR
Inventors: 허영도
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-09-25
Filing date: 1998-09-25
Publication date: 2001-10-19
Also published as: KR20000021075A

Abstract

본 발명은 워드 라인 구동 회로에 관한 것으로, 종래의 기술에 있어서 메모리 셀의 워드 라인이 디스에이블(Disable)되는 순간 원하지 않는 전압이 유입됨으로써, 상기 메모리 셀의 데이터가 소손되어 시스템의 성능이 저하되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 주 워드라인바 신호 및 부 워드라인바 신호를 입력받아 승압전압 또는 접지전압을 워드라인으로 출력하는 전원구동부와; 상기 주 워드라인바 신호의 하강에지를 검출하여 고전위를 출력하는 펄스발생부와; 상기 펄스발생부의 출력신호에 의해 기판전압을 상기 워드라인으로 출력하는 기판전압 공급부로 구성한 워드 라인 구동 회로를 제공하여 워드 라인이 디스에이블되는 순간 상기 워드 라인에 접지전압보다 낮은 기판전압을 공급함으로써, 원하지 않는 전압의 유입을 방지하여 상기 워드 라인 디스에이블 지연을 최소화하고, 상기 메모리 셀의 데이터 손실을 방지하여 시스템의 효율을 극대화하는 효과가 있다.

Description

워드 라인 구동 회로{WORD LINE DRIVING CIRCUIT}

본 발명은 워드 라인 구동 회로에 관한 것으로, 특히 메모리 셀(Memory Cell)의 워드 라인(Word Line) 구동 회로에 있어서 상기 워드 라인이 디스에이블(Disable)되는 순간 상기 워드 라인에 접지전압보다 낮은 기판전압을 공급함으로써, 상기 워드 라인의 디스에이블 지연을 최소화하여 상기 메모리 셀의 데이터 손실을 방지하도록 한 워드 라인 구동 회로에 관한 것이다.

도 1은 종래의 메모리 어레이의 구성을 보인 블록도로서, 이에 도시된 바와 같이 복수의 메모리 셀에 각각의 워드 라인(WL0∼WLN)을 구동하는 복수의 워드 라인 구동부(10∼1N)와; 각각 비트라인(BL0∼BLM) 및 비트라인바()를 통해 상기 복수의 메모리 셀에 데이터를 입출력이 가능하도록 증폭하는 복수의 센스앰프(20∼2M)와; 상기 복수의 센스앰프(20∼2M)의 비트라인(BL0∼BLM)과 비트라인바()를 등화시키는 복수의 등화회로(30∼3M)로 구성되며, 상기 등화회로(30∼3M)는 비트라인(BL)과 비트라인바()에 각각의 소오스가 접속되고, 각 드레인에 ½전원전압()을 인가받으며, 각각의 게이트에 인가되는 등화신호(BLEQ)에 따라 도통제어되는 제1,제2 엔모스 트랜지스터(NM1),(NM2)와;소오스와 드레인이 비트라인(BL)과 비트라인바()에 접속되며, 게이트에 인가되는 상기 등화신호(BLEQ)에 따라 도통제어되는 제3 엔모스 트랜지스터(NM3)로 구성된다.

도 2는 도 1에서 메모리 셀의 회로도로서, 이에 도시된 바와 같이 게이트에 워드 라인(WL)이 연결되고, 드레인에 비트라인(BL)이 연결된 엔모스 트랜지스터(NM4)와; 상기 엔모스 트랜지스터(NM4)의 소스에 한 단이 연결되고, 다른 한 단은 플레이트(PLATE)에 연결된 모스 커패시터(C1)로 구성된다.

도 3은 도 1에서 워드 라인 구동부의 구성을 보인 회로도로서, 이에 도시된 바와 같이 인버터로 구성되어 부 워드라인바 신호(FXB)를 반전하여 승압전압(VPP) 또는 접지전압(VSS)으로 출력하는 피모스 및 엔모스 트랜지스터(PM1)(NM5)와; 인버터로 구성하여 주 워드라인바 신호(MWB)를 반전하여 워드 라인(WL)으로 상기 피모스 및 엔모스 트랜지스터(PM1)(NM5)의 출력전압 또는 접지전압(VSS)으로 출력하는 피모스 및 엔모스 트랜지스터(PM2)(NM6)와; 게이트로 상기 부 워드라인바 신호(FXB)를 인가받아 소오스의 접지전압(VSS)을 드레인의 워드 라인(WL)으로 출력하는 엔모스 트랜지스터(NM7)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 4의 입출력 파형도를 참조하여 상세히 설명한다.

우선, 등화신호(BLEQ), 주 워드라인바 신호(MWB) 및 부 워드라인바 신호(FXB)가 고전위일 경우, 상기 등화신호(BLEQ)를 게이트에 입력받은 복수의 등화회로(30∼3M)내의 엔모스 트랜지스터(NM1)(NM2)(NM3)가 턴온되어 비트라인(BL)과 비트라인바()를 ½전원전압()으로 등화시킴과 아울러 상기 주 워드라인바 신호(MWB)와 부 워드라인바 신호(FXB)를 인가받은 복수의 워드 라인 구동부(10∼1N)내 복수의 엔모스 트랜지스터(NM5)(NM6)(NM7)를 통해 접지전압(VSS)이 워드 라인(WL)으로 출력된다.

그 후, 상기 등화신호(BLEQ)가 저전위가 되면, 상기 비트라인(BL)과 비트라인바()를 ½전원전압() 레벨에서 해제시킨다.

그리고, 상기 워드라인(WL)을 코딩하는 주 워드라인바 신호(MWB)와 부 워드라인바 신호(FXB)가 저전위가 되면, 이를 인가받은 복수의 워드 라인 구동부(10∼1N)내 복수의 피모스 트랜지스터(PM1)(PM2)는 턴온되고 복수의 엔모스 트랜지스터(NM5∼NM7)는 턴오프되므로, 상기 복수의 워드 라인 구동부(10∼1N)는 승압전압(VPP)을 출력하게 된다.

그러므로, 상기 워드라인(WL0∼WLN)은 상기 복수의 워드 라인 구동부(10∼1N)에서 출력되는 승압전압(VPP)레벨로 상승하고, 이에 복수의 메모리 셀의 스위치 역할을 하는 엔모스 트랜지스터(NM4)를 턴온시킨다.

따라서, 상기 복수의 메모리 셀의 모스 커패시터(C1)에 저장된 정보가 상기 엔모스 트랜지스터(NM4)를 통해 비트라인(BL)에 실리게 되고, 상기 비트라인(BL)에 실린 데이터는 각각 복수의 센스앰프(20∼2M)에서 증폭된다.

그 후, 상기 주 워드라인바 신호(MWB) 및 부 워드라인바 신호(FXB)가 고전위가 되면, 상기 복수의 위드라인 구동부(10∼1N)는 접지전압(VSS)을 출력하게 되므로 상기 제4 엔모스 트랜지스터(NM4)는 턴오프된다.

그리고, 상기 등화신호(BLEQ)가 고전위가 되면 상기 복수의 등화회로(30∼3M)가 동작하여 상기 비트라인(BL)과 비트라인바()가 ½전원전압()으로 등화된다.

여기서, 워드라인(WL)의 디스에이블이 지연되게 되면, 즉, 도 4의 시간 t1에서 상기 워드라인(WL)은 접지전압(VSS)이 아닌 소정레벨의 전압(Vg)을 갖게 되어 시간t0이전 시간에 비트라인(BL)에 접지전압(VSS)을 쓰고자 하였으나 상기 시간 t1에서 소정레벨의 전압(Vg)이 유입되어 상기 복수의 메모리 셀에는 접지전압(VSS)보다 높은 상기 소정레벨의 전압(Vg)이 저장된다.

상기와 같이 종래의 기술에 있어서 메모리 셀의 워드 라인이 디스에이블(Disable)되는 순간 원하지 않는 전압이 유입됨으로써, 상기 메모리 셀의 데이터가 소손되어 시스템의 성능이 저하되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 워드 라인이 디스에이블되는 순간 상기 워드 라인에 접지전압보다 낮은 기판전압을 공급함으로써, 상기 워드 라인의 디스에이블 지연을 최소화하여 상기 메모리 셀의 데이터 손실을 방지하도록 한 워드 라인 구동 회로를 제공함에 그 목적이 있다.

도 1은 종래의 메모리 어레이의 구성을 보인 블록도.

도 2는 도 1에서 메모리 셀의 회로도.

도 3은 도 1에서 워드 라인 구동부의 구성을 보인 회로도.

도 4는 도 1에서 각 부의 입출력 파형도.

도 5는 본 발명 워드 라인 구동 회로의 구성을 보인 회로도.

도 6은 도 5에서 각 부의 입출력 파형도.

***도면의 주요 부분에 대한 부호의 설명***

100 : 전원구동부 110 : 펄스발생부

111 : 지연기 112,114,115,117 : 인버터

113,116 : 부정곱게이트 120 : 기판전압 공급부

NM1∼NM8 : 엔모스 트랜지스터 PM1∼PM2 : 피모스 트랜지스터

상기와 같은 목적을 달성하기 위한 본 발명 워드 라인 구동 회로의 구성은 주 워드라인바 신호 및 부 워드라인바 신호를 입력받아 승압전압 또는 접지전압을 워드라인으로 출력하는 전원구동부와; 상기 주 워드라인바 신호의 하강에지를 검출하여 고전위를 출력하는 펄스발생부와; 상기 펄스발생부의 출력신호에 의해 기판전압을 상기 워드라인으로 출력하는 기판전압 공급부로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 5는 본 발명 워드 라인 구동 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 주 워드라인바 신호(MWB) 및 부 워드라인바 신호(FXB)를 입력받아 승압전압(VPP) 또는 접지전압(VSS)을 워드라인(WL)으로 출력하는 전원구동부(100)와; 상기 주 워드라인바 신호(MWB)의 하강에지를 검출하여 고전위를 출력하는 펄스발생부(110)와; 상기 펄스발생부(110)의 출력신호에 의해 기판전압(VBB)을 상기 워드라인(WL)으로 출력하는 기판전압 공급부(120)로 구성하며, 상기 펄스발생부(110)는 상기 주 워드라인바 신호(MWB)를 소정시간 지연시켜 출력하는 지연기(111)와; 상기 지연기(111)의 출력신호를 반전하여 출력하는 제1 인버터(112)와; 상기 주 워드라인바 신호(MWB)와 제1 인버터(112)의 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제1 부정곱게이트(113)와; 상기 제1 부정곱게이트(113)의 출력신호 및 등화신호(BLEQ)를 반전하여 출력하는 제2,제3 인버터(114)(115)와; 상기 제2,제3 인버터(114)(115)의 출력신호를입력받아 이를 부정곱 연산하여 출력하는 제2 부정곱게이트(116)와; 상기 제2 부정곱게이트(116)의 출력신호를 반전하여 출력하는 인버터(117)로 구성한다.

또한, 상기 기판전압 공급부(120)는 게이트에 펄스발생부(110)의 출력신호를 입력받아 소오스의 기판전압(VBB)을 드레인의 워드라인(WL)으로 출력하는 엔모스 트랜지스터(NM8)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작과정을 첨부한 도 6의 입출력 파형도를 참조하여 설명한다.

우선, 등화신호(BLEQ), 주 워드라인바 신호(MWB) 및 부 워드라인바 신호(FXB)가 고전위일 경우, 상기 등화신호(BLEQ)를 게이트에 입력받은 복수의 등화회로(30∼3M)내의 엔모스 트랜지스터(NM1)(NM2)(NM3)가 턴온되어 비트라인(BL)과 비트라인바()를 ½전원전압()으로 등화시킴과 아울러 상기 주 워드라인바 신호(MWB)와 부 워드라인바 신호(FXB)를 인가받은 전원구동부(100)내 복수의 엔모스 트랜지스터(NM5∼NM7)가 턴온되어 접지전압(VSS)을 워드라인(WL)으로 출력한다.

그후, 상기 등화신호(BLEQ)가 저전위가 되면, 상기 비트라인(BL)과 비트라인바()를 ½전원전압() 레벨에서 해제시키고, 소정시간이 지난 후, 상기 워드라인(WL)을 코딩하는 주 워드라인바 신호(MWB)와 부 워드라인바 신호(FXB)가 저전위가 되면, 이를 인가받은 상기 전원구동부(100)내 복수의 피모스 트랜지스터(PM1)(PM2)가 턴온되고 복수의 엔모스트랜지스터(NM5∼NM7)는 턴오프되므로, 상기 전원구동부(100)는 승압전압(VPP)을 출력한다.

이 때, 상기 주 워드라인바 신호(MWB)를 입력받은 제1 부정합게이트(113)는 인버터(112)의 출력신호에 상관없이 고전위를 출력하고, 이를 다시 인버터(114)에서 반전하여 저전위를 입력받은 제2 부정합게이트(116)는 상기 등화신호(BLEQ)에 상관없이 고전위를 출력한다.

따라서, 상기 제1 부정합게이트(116)의 출력신호를 반전한 인버터(107)의 저전위 출력신호는 엔모스 트랜지스터(NM8)를 턴오프시킨다.

그러므로, 상기 워드라인(WL)은 상기 전원구동부(100)에서 출력되는 승압전압(VPP)레벨로 상승하고, 이에 복수의 메모리 셀의 스위치 역할을 하는 제4 엔모스 트랜지스터(NM4)를 턴온시킨다.

따라서, 상기 복수의 메모리 셀의 모스 커패시터(C1)에 저장된 정보가 상기 엔모스 트랜지스터(NM4)를 통해 비트라인(BL)에 실리게 되고, 상기 비트라인(BL)에 실린 데이터는 각각 복수의 센스앰프(20∼2M)에서 증폭한다.

그 후, 상기 주 워드라인바 신호(MWB) 및 부 워드라인바 신호(FXB)가 고전위가 되는 순간(t0), 전원구동부(100)내 복수의 엔모스 트랜지스터(NM5∼NM7)가 턴온됨과 아울러 고전위의 주 워드라인바 신호(MWB)와 지연기(111) 및 인버터(112)를 통해 인가되는 고전위 출력신호를 인가받은 제1 부정곱게이트(113)는 저전위를 출력하고, 상기 제1 부정곱게이트(113)의 출력신호를 반전한 제2 인버터(114)의 출력신호와 저전위 등화신호(BLEQ)를 반전한 제3인버터(115)의 출력신호를 인가받은 제2 부정곱게이트(116)는 저전위를 출력한다.

따라서, 상기 제2 부정곱게이트(116)의 출력신호를 반전한 제4 인버터(117)의 출력신호를 게이트에 인가받은 상기 엔모스 트랜지스터(NM8)는 턴온되어 상기 워드라인(WL)으로 기판전압(VBB)을 출력한다.

이에 상기 복수의 워드라인 공급부(10∼1N)는 상기 전원구동부(100)의 접지전압(VSS)보다 낮은 기판전압 공급부(129)의 기판전압(VBB)을 상기 워드라인(WL)으로 출력한다.

그리고, 상기 등화신호(BLEQ)가 고전위가 되는 순간(t1), 상기 복수의 등화회로(20∼2M)가 동작하여 상기 비트라인(BL)과 비트라인바()가 ½전원전압()으로 등화됨과 아울러 상기 인버터(115)는 고전위 등화신호(BLEQ)를 반전하여 저전위를 출력한다.

따라서, 상기 인버터(114)의 고전위 출력신호와 상기 인버터(115)의 저전위 출력신호를 인가받은 상기 제2 부정곱게이트(116)는 이를 부정곱 연산하여 저전위를 출력한다.

그러므로, 상기 엔모스 트랜지스터(NM8)는 상기 제2 부정곱게이트(116)의 저전위 출력신호를 게이트에 인가받아 턴오프됨에 따라 상기 복수의 워드라인 공급부(10∼1N)는 상기 전원구동부(100)의 접지전압(VSS)을 출력한다.

상기에서 상세히 설명한 바와 같이, 본 발명은 워드 라인이 디스에이블되는 순간 상기 워드 라인에 접지전압보다 낮은 기판전압을 공급함으로써, 원하지 않는 전압의 유입을 방지하여 상기 워드 라인 디스에이블 지연을 최소화하고, 상기 메모리 셀의 데이터 손실을 방지하여 시스템의 효율을 극대화하는 효과가 있다.

Claims

주 워드라인바 신호 및 부 워드라인바 신호를 입력받아 승압전압 또는 접지전압을 워드라인으로 출력하는 전원구동부와; 상기 주 워드라인바 신호를 소정시간 지연시켜 출력하는 지연기, 이 지연기의 출력신호를 제1 인버터를 통해 입력받아 상기 주 워드라인바 신호와 부정곱 연산하여 출력하는 제1 부정곱게이트, 이 제1 부정곱게이트의 출력신호 및 등화신호를 제2,제3 인버터를 각기 통해 입력받아 부정곱 연산하여 제4인버터를 통해 출력하는 제2 부정곱게이트로 구성되어, 상기 주 워드라인바 신호의 하강에지를 검출하는 펄스발생부와; 상기 펄스발생부의 출력신호에 의해 기판전압을 상기 워드라인으로 출력하는 기판전압 공급부로 구성하여 된 것을 특징으로 하는 워드 라인 구동 회로.
제1항에 있어서, 상기 기판전압 공급부는 게이트에 펄스발생부의 출력신호를 입력받아 소오스의 기판전압을 드레인의 워드라인으로 출력하는 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 워드 라인 구동 회로.