DE4019568C2 - Reihen-Adressenauswahlsignal-Eingangspuffer zur Vermeidung von Latch-Up-Zuständen - Google Patents

Description

Die Erfindung betrifft einen Reihen-Adressenauswahlsignal-Eingangspuffer zur Verhinderung der Entstehung eines durch einen potentialfreien Zustand während des Anschlusses an die Speisespannung hervorgerufenen Latch-Up-Zustandes.

Im Zuge der stets höher werdenden Integration von Halbleitern wurde es notwendig, unterschiedliche Schichten und Muster zu verwenden, die mit sehr komplizierten Herstellungsverfahren ausgebildet werden. Somit hat sich die Zahl der MOS-Transistoren (oder Speicherzellen) in einer Halbleitervorrichtung erhöht, während die Halbleiter-Chipgröße beträchtlich zurückgegangen ist.

Zu Beginn des Anlegens einer Speisespannung an eine hochintegrierte Halbleitervorrichtung, die mehrere MOS-Transistoren aufweist, fließt ein großer Anteil des Stroms in jeden der MOS-Transistoren, um einen Anfangswert einzustellen, und der Substratstrom wird unstabil, wodurch es bei jedem der MOS-Transistoren zu Sperrproblemen kommt.

Der Sperrzustand ergibt sich daraus, daß die in einem Halbleiter-Chip gebildeten MOS- Transistoren durch externes Rauschen getriggert werden, und demzufolge ein Gleichstrom vom Speisespannungsanschluß über jeden MOS-Transistor zum Masseanschluß fließt, was zu dem schwerwiegenden Nachteil führt, daß die MOS-Transistoren der Halbleitervorrichtung zerstört werden, wenn es sich dabei um eine hochintegrierte Halbleitervorrichtung handelt.

Es ist deshalb erforderlich, eine Schaltung zu schaffen, durch die der Chip zum Zeitpunkt der anfänglichen Speisespannungsversorgung geschützt wird. Darüber hinaus werden die Reihen-Adressenauswahlsignale und Spalten-Adressenauswahlsignale , wenn die Anfangsversorgungsspannung in einem instabilen Zustand ist, zur Zeit der Spannungsversorgung auf hohes Potential verändert. Somit wird der Betriebszyklus ausgeführt, was zu einer fehlerhaften Arbeitsweise der Halbleitervorrichtung führt.

Um dieses Problem zu lösen, wurde gemäß dem Stand der Technik eine Anfang-Anlaufschaltung in die Halbleitervorrichtung eingebaut. Hiermit soll der Sperrzustand zu der Zeit am Zustandekommen gehindert werden, wenn die Speisespannung zugeschaltet wird, so daß die Halbleitervorrichtung angesteuert wird, nachdem der Zustand der Gleichstrom-Versorgungsspannung stabil ist. Jedoch hat man damit während der Speisespannungsversorgung noch nicht einen potentialfreien Zustand der Schaltung vermieden.

Fig. 1 ist ein Schaltschema einer bekannten Vorladeschaltung. Die Anschlußfläche 1 ist ein Knoten, an den ein Reihen-Adressenauswahlsignal gegeben wird. Ausgangsseitig liegt die Anschlußfläche 1 an einem Schmitt-Trigger 2, der am Ausgang eine Rechteckwelle erzeugt, und an dessen Ausgang eine Gate-Schaltung einschließlich der Inverter I1-I3 und eines NAND-Gliedes angeschlossen sind.

Nach Fig. 1 befindet sich die Anschlußfläche 1 jedoch im potentialfreien Zustand, so daß sie am Beginn oder während der anfänglichen Speisespannungsversorgung auf high- oder low-Potential verändert werden kann. Damit ist die Möglichkeit gegeben, daß das Ausgangssignal der Vorladeschaltung ΦR an der Ausgangsklemme auf high-Potential gebracht wird.

Wenn das Ausgangssignal der Vorladeschaltung ΦR den vorstehend geschriebenen high-Zustand einnimmt, werden das - und das -Signal wirksam und es setzt der Latch-Up- Zustand ein. Das Signal Φ1 ist das Rückmeldesignal, das als ein zum Zeitpunkt des Schreibbetriebs erzeugtes Schreibsignal wirksam ist.

Fig. 2 zeigt ein Schaltbild einer anderen Ausführungsform einer bekannten Vorladeschaltung zur Lösung der anhand von Fig. 1 dargelegten Probleme. Diese Fig. 2 zeigt einen Schaltkreisaufbau zum Beibehalten des Ausgangssignals ΦR auf low-Potential zur Zeit der Speisespannungsversorgung. Genauer gesagt, ist der Aufbau der Schaltung nach Fig. 2 im Grunde derselbe wie der der Fig. 1, ausgenommen, daß das Anlaufsignal Φ2 der Anlaufschaltung zur Versorgung stabiler Stromversorgungsspannung und als Taktsignal zur Zeit der anfänglichen Speisespannungsversorgung zu Anwendung kommt.

In der Schaltung der Fig. 2 wird das Anlaufsignal Φ2 an das Gate des MOS-Transistors M1 gegeben, aus dem der Schmitt-Trigger 2 besteht. Der MOS-Transistor M5 ist zwischen dem Schmitt-Trigger 2 und dem Inverter I1 angeschlossen, und das Anlaufsignal wird an das Gate des MOS-Transistors M5 gegeben. In der Schaltung der Fig. 2 ist der eine Eingang des NAND-Gliedes ND durch Schaltmittel entweder mit der Stromversorgungsspannung VCC oder dem Signal Φ1 verbunden, das zur Zeit des Schreibbetriebes erzeugt wird. Das Anlaufsignal ist ein von einer Anlaufschaltung gelieferter Impuls, der zur Zeit der Speisespannungsversorgung auf high-Potential gehalten wird, und ermöglicht, daß das Ausgangssignal ΦR auf dem Stand niedrigen Potentials verbleibt. Bei Verstreichen einer vorher bestimmten Zeitspanne nach Anlegen der Speisespannung VCC geht das Anlaufsignal von hohem Potential in niedriges Potential über. Wenn somit die Schaltung der Fig. 2 normal arbeitet, erhält das Ausgangssignal ΦR in Abhängigkeit von dem an die Anschlußfläche 1 angelegten Reihen-Adressenauswahlsignal ein high- oder ein low-Potential.

Die Schaltung nach Fig. 2 weist jedoch folgende Probleme auf. Zunächst ist die Übergangszeit des von einem hohen auf ein niedriges Potential veränderten Anlaufsignals in Abhängigkeit von der Aufschaltleistung zu einem sehr hohen Grad veränderlich. Nachdem das Anlaufsignal auf Niedrigpotential verändert wurde, besteht außerdem die Möglichkeit, daß das Ausgangssignal ΦR in Übereinstimmung mit dem potentialfreien Zustand des an die Anschlußfläche 1 angelegten Reihenadreßsignals auf Hochpotential verändert wird.

Zweitens besteht zunehmend die Möglichkeit, daß es zu einem Sperrzustand kommt, weil das Ausgangssignal ΦR in dem Maße, wie die angelegte Speisespannung VCC höher wird, sich schneller von high-Potential zu low-Potential verändert.

Schaltungen zum Stand der Technik sind auch in der US 4.825.420 (insbesondere Fig. 3 und zugehörige Beschreibung) enthalten. Wie in Walsh: Choosing and Using CMOS; London, Verlag Collins Sons & Co. Ltd., 1985, S. 100-103 angegeben, ist es bei Latch-Up-gefährdeten Schaltungen (CMOS-Schaltungen) üblich, einen zugehörigen Eingang mit einer Vorladeeinrichtung, z. B. einem Widerstand, zu beschalten (S. 102, Fig. 3.45).

Der Erfindung lag die Aufgabe zugrunde, eine Vorladeschaltung für die Zeit der Zuschaltung der Speisespannung zu schaffen, durch die verhindert wird, daß ein anormales Ausgangssignal entsteht, indem innerhalb kurzer Zeit der Ausgang eines Reihen-Adressenauswahlsignal-Eingangspuffers sofort vorgeladen wird.

Des weiteren ist es Aufgabe der Erfindung, einen Eingangspuffer zu schaffen, durch den eine Zerstörung des Chips durch einen Latch-Up-Zustand verhindert wird, indem die Zeitablaufsteuerung für die Vorladung zur Zeit der Speisespannungsversorgung schneller gemacht wird, als die angelegte Spannung ansteigt.

Zur Lösung dieser Aufgabe besitzt der erfindungsgemäße Reihen-Adressenauswahlsignal-Eingangspuffer den im Anspruch 1 angegebenen Aufbau.

Zweckmäßige Ausgestaltungen enthalten die Ansprüche 2 bis 5.

Die Erfindung wird anhand der in der Fig. 3 der Zeichnungen dargestellten bevorzugten Ausführungsform näher erläutert.

Die hiernach beschriebene Vorladeschaltung nach Fig. 3 weist mit den Schaltungen der Fig. 1 und 2 grundsätzliche Ähnlichkeiten auf. In der Schaltung der Fig. 3 ist die Anschlußfläche 1 ein Knoten, an den das Reihen-Adressenauswahlsignal gegeben wird.

Die Schaltung der Fig. 3 hat den grundlegenden Aufbau eines Reihen-Adressenauswahlsignal-Eingangspuffers, d. h. der Ausgang der Anschlußfläche 1 liegt am Schmitt-Trigger 2, von dem ein Rechtecksignal ausgegeben wird, wobei der Ausgang des Schmitt-Triggers 2 an einem die Inverter I1-I3 sowie ein NAND-Glied ND umfassenden Gate-Schaltkreis liegt.

Es ist ein Merkmal der Erfindung, daß eine erste Vorladeschaltung 3 an die Verbindung der Anschlußfläche 1 und des Schmitt-Triggers 2 angeschlossen ist. Ein weiteres Merkmal nach der Erfindung besteht darin, daß eine zweite Vorladeschaltung 4 an den Eingang des Inverters I3 angeschlossen ist, der den Ausgang des Eingangspuffers bildet. Die vorstehend erwähnten Vorladeschaltungen 3, 4 bestehen aus den MOS-Transistoren M6 und M7, die als Widerstände wirken.

Nach dem Aufbau der Schaltung der Fig. 3 werden die A- und B-Knoten während einer kurzen Zeit von z. B. 10 µs auf high-Potential gehalten, auch wenn das Anlaufsignal Φ2 abhängig von der Aufschaltleistung und der Aufschaltspannungshöhe verändert wird. Darüber hinaus liegt die dritte Vorladeschaltung 6, durch die der Knoten B auf high-Potential gehalten wird, an einem Eingang des NAND-Gliedes ND.

Dem o.a. Schaltungsaufbau ist zu entnehmen, daß die Knoten A, B für kurze Zeit mittels der Vorladeschaltung auf high level gehalten werden, so daß das Ausgangssignal ΦR, im Vorladezustand auf low level gehalten wird. Somit ist es möglich, auch wenn das Reihenadreßsignal in den potentialfreien Zustand gelangt, das Ausgangssignal ΦR zu hindern, fehlerhaft mit high-Potential wirksam zu werden.

Wenn der MOS-Transistor M7 der zweiten Vorladeschaltung 4 zur Zeit der Speisespannungsversorgung wirksam wird, erhält der Knoten B high-Potential und ein invertiertes Ausgangssignal ΦR niedrigen Potentials wird am Ausgang des Inverters I3 erzeugt. Der MOS-Transistor M7 ist hier als Wiederstand wirksam.

Auch bei der dritten Vorladeschaltung 6, die an einen Eingang des NAND-Gliedes angeschlossen ist, wird dieser Eingang des NAND-Gliedes ND auf high-Potential gehalten, wenn der als Widerstand wirksame MOS-Transistor M8 zur Zeit der Speisespannungsversorgung angeschaltet wird. Zu dieser Zeit wird an dem Ausgang des NAND-Gliedes ND ein Signal niedrigen Potentials erzeugt, weil die Übertragung des hohen Potentials durch den Inverter I1 beibehalten wird.

Demzufolge wird durch die Inverter I2, I3 ein Ausgangssignal niedrigen Potentials erzeugt und durch den Vorladungsvorgang die oben genannte fehlerhafte Operation verhindert.

Somit verhindert zunächst die erste Vorladeschaltung 3, die am Ausgang der Anschlußfläche 1 angeschlossen ist, daß die Chipeinschaltanschlußfläche nach der Speisespannungsversorgung in den potentialfreien Zustand gerät. D. h. zur Zeit der Speisespannungsversorgung wird der MOS- Transistor M6, der als Widerstand wirksam ist, angeschaltet und lädt den Knoten D vor, so daß er auf hohem Potential gehalten werden kann, und somit wird die Anschlußfläche 1 bei niedrigem Potential vom potentialfreien Zustand ferngehalten.

Ein high-Potential an dem Knoten D schaltet die MOS-Transistoren M3, M4 des Schmitt- Triggers 2 an, und der MOS-Transistor M5 wird dementsprechend abgeschaltet gehalten. Deshalb wird der Knoten C am Eingang des Inverters I1 auf niedriges Potential hin verändert und das Ausgangssignal ΦR schließlich bei niedrigem Niveau durch das NAND-Glied ND und die Inverter I2 und I3 vorgeladen.

Das Anlaufsignal , das an das Gate des MOS-Transistors M1 im Schmitt-Trigger 2 und das an die an dem Eingang des Inverters I1 angeschlossene Steuerschaltung 5 geliefert wird, werden zur Zeit der anfänglichen Speisespannungsversorgung als high-Potential- Signale einer bekannten Anlaufschaltung wie der, die in der Fig. 2 dargestellt ist, als Eingang zugeführt. Sie dienen dazu, das Ausgangssignal ΦR auf niedrigem Niveau zu halten. Darüber hinaus wird der eine Anschluß des NAND-Gliedes ND, an das die Stromversorgungsspannung VCC und das Schreibsignal Φ1 durch einen Analogschalter wechselweise gegeben werden, so gebildet, daß er in derselben Weise, wie in den Fig. 1 und 2 dargestellt, wirksam werden kann.

Nach der Erfindung ist es, wie vorstehend beschrieben, möglich, die fehlerhafte Arbeitsweise zur Zeit der Speisespannungsversorgung zu verhindern, indem das Ausgangssignal ΦR mit HIlfe einer ersten, zweiten und dritten Vorladeschaltung vorgeladen wird. Hier ist die Verzögerungszeit der ersten Vorladeschaltung 3 gleich der Widerstandskomponente des MOS- Transistors M6 mal die Kapazität plus die Ladungskapazität der Anschlußfläche 1 (Verzögerungszeit=Widerstandskomponente × (Kapazität plus Ladungskapazität der Anschlußfläche 1)). Der Mehrfachwert wird bei 15 µs festgelegt, wenn VCC=4 V ist. In diesem Fall läßt sich das Sperren gut verhindern, weil die Verzögerungszeit kürzer ist als das Ansteigen der Speisespannung. Die Verzögerungszeit ist in Abhängigkeit von der Größe des MOS- Transistors M6 in der nachstehenden Tabelle 1 aufgeführt.

Tabelle 1

Hier liegt die Verzögerungszeit des MOS-Transistors M6 bei 0 µs und die Kapazität der -Anschlußfläche 1 bei 3 pF.

Die Größen der MOS-Transistoren M7, M8 in der zweiten Vorladeschaltung 4 und der dritten Vorladeschaltung 6 sind so bemessen, daß ein Strom von einigen Zehn µA bei einer Versorgungsspannung von 6 V und einer Temperatur von -5°C fließen kann.

Dementsprechend werden, da die Ladungskapazität der Knoten A, B kleiner ist als die Kapazität des Knotens D zur Zeit der anfänglichen Speisespannungsversorgung oder der Speisespannungsversorgung allgemein, die zweite Vorladeschaltung 4 und die dritte Vorladeschaltung 6 zuerst wirksam werden, um das Ausgangssignal ΦR vorladen zu lassen, wonach dann die erste Vorladeschaltung 3 wirksam wird.

Der beschriebene Reihen-Adressenauswahlsignal-Eingangspuffer in einer Halbleitervorrichtung DRAM läßt die Arbeitsweise des Reihen-Adressenauswahlsignals und des Spalten-Adressenauswahlsignals in vorgesehener Weise wirksam werden, und verhindert eine fehlerhafte Operation zur Zeit der anfänglichen Speisespannungsversorgung und während der weiteren Stromversorgung.

Claims (5)

1. Reihen-Adressenauswahlsignal-Eingangspuffer bestehend aus der Reihenschaltung
einer Anschlußfläche (1), an die ein Reihen-Adressenauswahlsignal () gegeben wird,
eines Schmitt-Triggers (2), der an der Ausgangsseite der Anschlußfläche (1) liegt und an den ein Anlaufsignal () gegeben wird,
eines Steuerteiles (5), der das Anlaufsignal () bereitstellt und der an der Ausgangsseite des Schmitt- Triggers (2) liegt und
eines NAND-Gliedes (ND) sowie Invertern (I1, I2, I3), die an der Ausgangsseite des Steuerteiles (5) liegen,
dadurch gekennzeichnet, daß eine erste Vorladeeinrichtung (3) zur Verhinderung des potentialfreien Zustandes zur Zeit der Speisespannungsversorgung an die Verbindung der Anschlußfläche (1), die als Eingang des Eingangspuffers vorgesehen ist, und des Schmitt-Triggers (2) angeschlossen ist und daß eine zweite Vorladeeinrichtung (4) zur Verhinderung des potentialfreien Zustandes an den Eingang des Inverters (I3) angeschlossen ist, der den Ausgang des Reihen-Adressenauswahlsignal-Eingangspuffers bildet.

2. Eingangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß die erste Vorladeeinrichtung (3) einen MOS-Transistor (M6) aufweist, der als Widerstand wirksam ist, um die Stromhöhe zwischen der Speisespannungsquelle und der Anschlußfläche (1), die zum Empfangen des Reihen- Adressenauswahlsignals () dient, zu begrenzen.

3. Eingangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Vorladeeinrichtung (4) einen MOS-Transistor (M7) aufweist, der als Widerstand zur Begrenzung der Stromhöhe zwischen der Speisespannungsquelle und dem Inverter (I3) wirksam wird, der als Ausgang für das Ausgangssignal der Pufferschaltung dient.

4. Eingangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß eine dritte Vorladeeinrichtung (6) als Widerstand vorgesehen ist, die an einen Eingang des NAND-Gliedes (ND) angeschlossen ist.

5. Eingangspuffer nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß jede Vorladeeinrichtung (3, 4, 6) einen MOS-Transistor (M6, M7, M8) enthält, daß der Widerstandswert des MOS-Transistors (M6) der ersten Vorladeeinrichtung (3) größer ist als die der zweiten und dritten Vorladeeinrichtung (4, 6) und daß dieser gegenüber den beiden anderen eine größere Ladekapazität aufweist.