JPS63226111A

JPS63226111A - 半導体集積回路

Info

Publication number: JPS63226111A
Application number: JP62246763A
Authority: JP
Inventors: Hiroto Nakai; 弘人中井; Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野; Shigeru Kumagai; 茂熊谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-10-01
Filing date: 1987-09-30
Publication date: 1988-09-20
Anticipated expiration: 2011-11-27
Also published as: KR970000560B1; JP2557411B2; US5055706A; KR880005746A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路に７関し、特にメモリセルに
記憶されているデータを安定に出力すべくチップイネー
ブル信号を遅延させる遅延回路を具備する半導体メモリ
を有する半導体集積回路に−３＝関する。

（従来の技術）例えば、半導体集積回路においては、入力信号を所定の
時間遅らせて出力する遅延回路が用いられることがある
。このような遅延回路において、入力が一方の方向、例
えばＯレベルからルベルへ変化した時は、遅延を持たせ
、他の方向例えばルベルからＯレベルへ変化した時は遅
延を持たせないようなものが知られている。

第１３図はこのような半導体メモリを有する半導体集積
回路に適用し得るＣＭＯ３型回路金回路した従来の遅延
回路の一例を示す図である。この遅延回路は、ＣＭＯＳ
インバータ１０１、トランスファゲート回路１０２、充
放電コンデンサ回路１０３、ＣＭＯＳインバータ１０４
、トランスファゲート回路１０５、充放電コンデンサ回
路１０６および２段のＣＭＯＳインバータからなる出力
回路１０７から構成され、充放電コンデンサ回路１０３
．１０６によりＣＭＯＳインバータ１０１に供給される
入力信号Ａが０レベルからルベルへ変化する時遅延させ
ている。

このように構成される遅延回路において、第１４図に示
すような入力信号ＡがＣＭＯＳインバータ１０１の入力
に供給されると、所定時間遅延して出力回路１０７から
出力信号Ａ２が出力される。

この場合の遅延時間は、充放電コンデンサ回路１０３．
１０６のコンデンサの容量およびトランスフアゲ−）１
０２，１０５の抵抗との積による時定数で決定される。

次に、入力信号Ａがルベルから０レベルへ変化すると、
出力回路１０７内の信号Ａがゲートに供給されているＮ
チャンネルトランジスタＴ１０７ｄがオフ、Ｐチャンネ
ルトランジスタＴ１０７ｃがオンし、入力信号Ａのルベ
ルから０レベルの変化が充放電コンデンサ回路１０３．
１０６およびトランスファゲート１０２，１０５を介さ
ず直接出力回路１０７から出力されるため、時間の遅れ
はほとんどない。このように入力信号Ａが０レベルから
ルベルへ変化する時は所定の時間遅延され、入力信号Ａ
がルベルからＯレベルへ変化するときは、遅延されずに
出力回路１０７から出力される。

今、第１５図に示すように、入力信号Ａが０レベルにあ
る時、パルス状のルベルの雑音Ｐ１（例えばハザード）
が発生することがしばしばある。このような雑音Ｐ１が
発生した直後、入力信号Ａが０レベルからルベルへ変化
した場合の動作について考慮してみる。

まず、入力信号Ａは最初Ｏレベルであるので、ＣＭＯＳ
インバータ１０１のＰチャンネルトランジスタＴ　１ｏ
ｉａが導通し、トランスファゲート１０２を介して充放
電コンデンサ回路１０３を充電し、充放電コンデンサ回
路１０３のノードＮ１０３の電位はルベルになっている
。また、このノードＮ１０３のルベル信号によりＣＭＯ
Ｓインバータ１０４のＮチャンネルトランジスタＴ　１
０４ｂは導通し、トランスファゲート１０５を介して充
放電コンデンサ回路１０６を放電し、充放電コンデンサ
回路１０６のノードＮ１０６の電位はＯレベルになって
いる。従って、２段のインバータからなる出力回路１０
７から０レベルの出力信号Ａ２が出力されている。なお
、この場合、出力回路１０７のＰチャンネルトランジス
タＴ　１０７ｃが０レベルの入力信号Ａにより導通状態
となり、これによっても出力回路１０７の出力信号Ａ２
は０レベルになっている。

この状態において、入力信号Ａがルベルになると、ＣＭ
ＯＳインバータ１０１のＮチャンネルトランジスタＴ　
１ｏ１ｂが導通し、充放電コンデンサ回路１０３に充電
されていた電荷はトランスファゲート１０２、トランジ
スタＴ　１０１ｂを介して放電開始する。ここで、第１
５図に示すように入力信号Ａが一瞬０レベルになると、
充放電コンデンサ回路１０３は一瞬充電される。そして
、入力信号Ａに正しい信号が伝えられルベルになって安
定すると、ノードＮ１０３はトランジスタ７１０１ｂに
よって放電され、充放電コンデンサ回路１０６はＣＭＯ
Ｓインバータ１０４のＰチャンネルトランジスタＴ１０
４ａによって充電されてルベルになり、出力回路１０７
からルベルの出力信号Ａ２が出−′ｌ　　− 力される。

このように入力信号Ａが０レベルからルベルに変化する
場合において、雑音Ｐ１が発生し入力信号がルベルから
一瞬０レベルに変化するとき、ＣＭＯＳインバータ１０
１のトランジスタ’ｒ　１０１ａはトランスファゲート
１０２を介して充放電コンデンサ回路１０３を充電する
が、充放電コンデンサ回路１０３のノードＮ１０３の電
位はわずかしか上昇しないうちに、すぐに入力信号Ａが
ルベルになり、充放電コンデンサ回路１０３は放電され
る。同様にノードＮ１０６の電荷はノードＮ１０３の電
位が十分上昇しないためＮチャンネルトランジスタＴ１
０４ｂによってあまり放電されず、すぐに充放電コンデ
ンサ回路１０６は充電される。すなわち、入力信号Ａが
Ｏレベルになっている時間が短いため充放電コンデンサ
回路１０３のノードＮ１０３の電位はすぐにルベルまで
上昇せず同様に充放電コンデンサ回路１０６のノードＮ
１０６の電位はすぐにＯレベルまで低下しないため、次
の入力信号Ａのルベルの信号が出力回路１０７を介し−
〇　　　− て所定の遅延時間よりも短い時間で出力されてしまう（
出力信号Ａ２）。

（発明が解決しようとする問題点）第１５図に示すように、入力信号Ａに雑音Ｐ１が混入し
て、入力信号Ａがルベルになり、０レベルになって、ま
たすぐにルベルになると、この雑音１１発生後の０レベ
ルからルベルへの変化時点において遅延がなくなり、安
定した遅延動作が行なわれず、雑音による誤動作が発生
しやすいという問題がある。

この発明は、上記に鑑みてなされたもので、その目的と
するところは、入力信号に雑音が入った場合でも確実に
所定の遅延時間を得ることができる半導体集積回路を提
供することにある。

［発明の構成］（問題点を解決するための手段）上記問題点を解決するなめ、本発明の半導体集積回路は
、抵抗およびコンデンサを有し、入力信号が所定の方向
に変化したとき、該入力信号によって前記抵抗を介して
前記コンデンサを充電または放電させることにより入力
信号に対して所定時間遅延した出力信号を発生する遅延
手段と、前記入力信号が前記所定の方向と逆の方向に変
化したとき、前記入力信号に対して遅延しない出力信号
を発生させる制御手段とを有することを要旨とする。

また、本発明の半導体集積回路は、制御信号により待機
状態または動作状態となる半導体集積回路において、前
記制御信号により制御される出力バッファ回路と、前記
制御信号が所定の方向に変化したとき、所定時間遅延し
た制御信号によって前記出力バッファ回路を制御して該
出力バッファ回路の出力部を所定時間後に高インピーダ
ンス状態から解除すべく前記制御信号を所定時間遅延さ
せる遅延手段と、前記制御信号が前記所定の方向と逆の
方向に変化したとき、前記出力バッファ回路の出力部を
前記所定時間遅延させることもなく迅速に高インピーダ
ンス状態に制御する制御手段とを有することを要旨とす
る。

（作用）本発明の半導体集積回路では、入力信号が所定の方向に
変化したとき、所定時間遅延した出力信号を発生し、入
力信号が所定の方向と逆の方向に遅延したとき、遅延し
ない出力信号を発生している。

また、本発明の半導体集積回路では、制御信号が所定の
方向に変化したときには、制御信号を所定時間遅延させ
、所定時間後に出力バッファ回路の出力部を高インピー
ダンス状態から解除し、制御信号が前記所定の方向と逆
の方向に変化したときには、出力バッファ回路の出力部
を迅速に高インピーダンス状態に制御している。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る半導体集積回路に適
用された遅延回路である。同図に示す遅延回路は、入力
信号Ｂが供給されるＣＭＯＳインバータ１と、トランス
ファゲート回路２と、充放電コンデンサ回路３と、ＣＭ
ＯＳインバータ４と、トランスファゲート回路５と、充
放電コンデンサ回路６と、出力回路７とから構成され、
出力回路７から入力信号Ｂの遅延した出力信号Ｂ２が出
力されるようになっている。

ＣＭＯＳインバータ１は、ＰチャンネルトランジスタＴ
ＩＯとＮチャンネルトランジスタＴ１１とで構成され、
両トランジスタのゲートに入力信号Ｂが供給されている
。ＣＭＯＳインバータ１の出力、すなわちノードＮＩＯ
はトランスファゲート回路２の一端に接続され、トラン
スファゲート回路２の他端は充放電コンデンサ回路３の
ノードＮ２０に接続されている。トランスファゲート回
路２は、ＮおよびＰチャンネルトランジスタＴ１２．　
Ｔ１３からなる第１のトランスファゲート２ａと、この
第１のトランスフアゲ−）２ａに並列に接続されたＮお
よびＰチャンネルトランジスタＴ１４．　Ｔ１５からな
る第２のトランスファゲート２ｂとからなる。

充放電コンデンサ回路３は直列に接続されたコンデンサ
３ａ　、３ｂおよび両コンデンサの接続点であるノード
Ｎ２０にドレインが接続されたＰチャンネルトランジス
タＴ１６からなり、ノードＮ２０はＣＭＯＳインバータ
４の入力に接続されている。トランジスタＴ１６はＣＭ
ＯＳインバータ１のトランジスタＴ１０を機能的に複製
したものであり、そのゲートにはトランジスタＴＩＯと
同様に入力信号Ｂが供給されている。

ＣＭＯＳインバータ４は、ＰチャンネルトランジスタＴ
１７とＮチャンネルトランジスタ７１８とで構成され、
その出力はトランスファゲート回路５を介して充放電コ
ンデンサ回路６に接続されている。トランスファゲート
回路５は、トランスファゲート回路２と同様にＮおよび
ＰチャンネルトランジスタＴ１９．　Ｔ２０からなる第
３のトランスファゲート５ａと、この第３のトランスフ
ァゲート５ａに並列に接続されたＮおよびＰチャンネル
トランジスタＴ２１．　Ｔ２２からなる第４のトランス
フアゲ−）５ｂとからなる。充放電コンデンサ回路６は
直列に接続されたコンデンサ６ａ　、６ｂおよび両コン
デンサの接続点であるノードＮ４０にドレインが接続さ
れたＮチャンネルトランジスタＴ２３からみてこのトラ
ンジスタＴ２３はＣＭＯＳインバータ４のトランジスタ
Ｔ１８を機能的に複製したものであり、そのゲートはト
ランジスタ７１８と同様に充放電コンデンサ回路３のノ
ードＮ２０に接続されている。また、充放電コンデンサ
回路６のノードＮ４０は出力回路７の入力に接続されて
いる。

出力回路７は、充放電コンデンサ回路６のノードＮ４０
にゲートが接続されたＰチャンネルトランジスタＴ２４
およびＮチャンネルトランジスタ７２６からなるＣＭＯ
Ｓインバータと、このＣＭＯＳインバータの出力（ノー
ドＳ）であるトランジスタＴ２４．　Ｔ２Ｏのドレイン
にトレインが接続されたＰチャンネルトランジスタＴ２
５と、トランジスタＴ２６のソースにドレインが接続さ
れたＮチャンネルトランジスタＴ２７と、ノードＳがゲ
ートに接続されたＰチャンネルトランジスタ７２８およ
びＮチャンネルトランジスタＴ２９からなるＣＭＯＳイ
ンバータとから構成されている。なお、トランジスタＴ
２４．　Ｔ２５．　Ｔ２Ｏ，Ｔ２７はＮＡＮＤゲート回
路を構成している。また、トランジスタＴ２５およびＴ
２７の両ゲートには入力信号Ｂが供給されている。

なお、トランスファゲート回路２および５はそれぞれ並
列に接続された一対のトランスファゲートから構成され
ているが、トランスファゲート回路２．５はそれぞれ充
放電コンデンサ回路３．充放電コンデンサ回路６用の充
放電用の抵抗を構成しているものである。従って、上述
したように、トランスファゲートを並列に２個接続する
ことは充放電に対する抵抗値を単に低下させているもの
であり、並列に２個接続することなく１個のみでもよい
ものである。このように、２個並列に接続していると、
半導体集積回路が出来上った後で、遅延時間を更に長く
する必要が生じた時、片方をレーザ光で切り離すことで
達成できる。

以上のように構成されたものにおいて、入力信号Ｂが０
レベルの場合には、ＣＭＯＳインバータ１のトランジス
タＴ１０が導通し、トランジスタＴ１１が非導通となっ
ているので、トランジスタＴ１０のソースに供給される
電圧ＶＣＣはトランスファゲート回路２を介して、充放
電コンデンサ回路３のノードＮ２０を充電し、その電位
はルベルにある。このノードＮ２０のルベルの信号によ
りＣＭＯＳインバータ４のトランジスタ７１８は導通し
、トランジスタＴ１７は非導通となっているので、充放
電コンデンサ回路６のノードＮ４０はトランスファゲー
ト回路５およびトランジスタ７１８を介して放電し、そ
の電位はＯレベルにある。また、充放電コンデンサ回路
６のノードＮ４０の０レベルの信号により出力回路７の
トランジスタＴ２４は導通し、トランジスタＴ２６は非
導通となるため、最終段のＣＭＯＳインバータのトラン
ジスタＴ２９が導通し、出力信号Ｂ２は０レベルになっ
ている。

なお、上記動作において、入力信号Ｂの０レベルにより
充放電コンデンサ回路３のトランジスタＴ１６も導通し
て、充放電コンデンサ回路３のノードＮ２０のレベルを
ルベルにしているとともに、このノードＮ２０のルベル
信号により充放電コンデンサ回路６のトランジスタＴ２
３は導通し、充放電コンデンサ回路６のノードＮ４０の
レベルを０レベルにしている。また、出力回路７のトラ
ンジスタＴ２５は０レベルの入力信号Ｂにより導通し、
出力回路７の出力信号Ｂ２は０レベルになっている。

以上のように、入力信号Ｂが０レベルの状態から第１４
図と同様に第２図に示すようにルベルに変化すると、Ｃ
ＭＯＳインバータ１のトランジスタＴ１０はオフになり
、トランジスタＴ１１が導通して、充放電コンデンサ回
路３に充電されていた電荷、すなわちノードＮ２０の電
荷はトランスファゲート回路２よびトランジスタＴ１１
を介して放電し、充放電コンデンサ回路３のノードＮ２
０の電位を０レベルにしようとする。しかしながら、こ
の時、入力信号Ｂのルベルが第２図に示す時間Ｔ２−Ｔ
１のように比較的短い場合には、充放電コンデンサ回路
３のノードＮ２０のレベルは完全に０レベルに達せず、
例えば中間の２．５ｖ程度のレベルにしか低下しない。

従って、このレベルではノードＮ２０に接続されたＣＭ
ＯＳインバータ４のトランジスタＴ１７および７１８は
両者とも導通状態になるが、完全な導通にならないので
、ＣＭＯＳインバータ４からトランスファゲート回路５
を介して充放電コンデンサ回Ｎ６に十分な充電電流が流
れないため、充放電コンデンサ回路６のノードＮ４０の
電位は各トランジスタの寸法にもよるが、例えば１ｖ程
度しか上昇しない。なお、この時、入力信号Ｂはルベル
であるので、トランジスタＴ２５は非導通となり、トラ
ンジスタＴ２７は導通になっている。また、一方、この
時、充放電コンデンサ回路６のノードＮ４０の電位は上
述したようにＩＶ程度と低いので、トランジスタＴ２４
は十分導通状態になっているのに対して、トランジスタ
Ｔ２６は完全に導通状態になり得す、電流駆動能力が低
いため、出力回路７の最終段ＣＭＯＳインバータの入力
のノードＳは０レベルにならない。従って、出力回路７
の出力はまだ０レベルのまま変化しない。

このような状態で入力信号Ｂが第２図に示すように瞬時
０レベルになると、ＣＭＯＳインバータ１のトランジス
タＴ１０が導通するとともに、充放電コンデンサ回路３
のトランジスタＴ１６も導通ずるため、充放電コンデン
サ回路３はトランジスタＴ１６を介して急速に充電され
、ノードＮ２０はルベルまで上昇する。そして、この急
速に上昇するノードＮ２０のルベルによりＣＭＯＳイン
バータ４のトランジスタＴ１８が導通するとともに、充
放電コンデンサ回路６のトランジスタＴ２３も導通する
ため、充放電コンデンサ回路６のノードＮ４０の電荷は
トランジスタＴ２３を介して急速に放電し、ノードＮ４
０はＯレベルに低下する。従って、トランジスタＴ２４
は導通し、ノードＳは完全なルベルになり、出力回路７
の出力はＯレベルのｔ、まである、すなわち、入力信号
Ｂが雑音Ｐ２により短い時間（Ｔ２−Ｔｌ）ルベルとな
った後、０レベルにされても、出力回路７の出力は遅延
回路の動作で０レベルのままであるとともに、充放電コ
ンデンサ回路３，６の充放電電圧状態はトランジスタＴ
１６．　Ｔ２３の作用で初期状態に戻され、次のルベル
の入力信号に備えているのである。

すなわち、雑音Ｐ２が消えた後、入力信号Ｂが正規のル
ベルになって安定すると、ＣＭＯＳインバータ１のトラ
ンジスタＴ１１が導通し、充放電コンデンサ回路３のノ
ードＮ２０の電荷がトランスファゲート回路２およびト
ランジスタＴ１１を介して放電し、ノードＮ２０がＯレ
ベルに低下する。それから、ノードＮ２０の０レベルに
よりＣＭＯＳインバータ４のトランジスタＴ１７が導通
し、充放電コンデンサ回路６のノードＮ４０がトランス
ファゲート回＃１５およびトランジスタＴ１７を介して
充電され、ノードＮ４０はルベルに上昇する。この結果
、出力回路７のトランジスタＴ２６は導通し、ノードＳ
は０レベルになり、出力回路７の出力はルベルとなる。

この場合、出力信号Ｂ２は充放電コンデンサ回路３とト
ランスファゲート回路２の容量と抵抗との時定数および
充放電コンデンサ回路６とトランスファゲート回路５の
容量と抵抗との時定数により第２図の時間（Ｔ３−Ｔ２
＞３！！延して出力回路７から出力されるのである。

なお、充放電コンデンサ回路３および充放電コンデンサ
回路６は、遅延時間の設定値にもよるが、それぞれイン
バータ４、出力回路７のインバータのゲート容重を代用
してもよい。また、トランスファゲート回路２の代りに
トランジスタＴ１１の導通抵抗を大きく設定してこれを
代用してもよく、同様にトランスファゲート回路５の代
りにトランジスタＴ１７の導通抵抗を大きく設定してこ
れを代用してもよい。

第３図はこの発明の他の実施例を示す回路図である。こ
の実施例は、ＮチャンネルＭＯＳトランジスタ回路で遅
延回路を実現したものである。この回路は、第１図の実
施例と同様にインバータ１１と、トランスファゲート回
路１２と、充放電コンデンサ回路１３と、インバータ１
４と、トランスファゲート回路１５と、充放電コンデン
サ回路１６とから構成され、充放電コンデンサ回路１３
および１６にそれぞれ急速充電および急速放電用のトラ
ンジスタＴ３１．　Ｔａ２か接続され、これにより第１
図の出力回路７をのぞく遅延回路の遅延部と同様に動作
するようにしている。インバータ回路の負荷トランジス
タとトランスファゲート回路のトランジスタはしきい値
が負のデプリッション型ＮチャンネルＭＯＳトランジス
タで構成されるなお、充電用のトランジスタＴ３１はノ
ードＮ１３が完全にルベルまで充電されるため、そのし
きい値電圧をＯ■近傍にするのがよい。

第４図はこの発明の更に他の実施例を示す回路図である
。この実施例は、０ＭＯ３ＩＣ用の遅延回路であるが、
一層早く充放電させるように構成したものであり、第１
図の出力回路７をのぞく遅延回路の遅延部に相当する。

すなわち、この回路は、基本的には第１図と同様にイン
バータ２１と、トランスファゲート回路２２と、充放電
コンデンサ回路２３と、インバータ２４と、トランスフ
ァゲート回路２５と、充放電コンデンサ回路２６とから
構成され、トランスファゲート回路２２および充放電コ
ンデンサ回路２３にインバータ２１のＰチャンネルトラ
ンジスタと同じの構成のトランジスタＴ３３．　Ｔ３４
が接続され、更にトランスファゲート回路２５および充
放電コンデンサ回路２６にインバータ２４のＮチャンネ
ルトランジスタと同じ構成のトランジスタＴ３５．　Ｔ
３６が接続されている。

第５図ないし第９図は、本発明の実施例に係る半導体集
積回路の回路図である。この実施例においては半導体メ
モリからのデータを安定に出力するようにチップイネー
ブル信号を第１図に示した遅延回路と同じ第６図の遅延
回路によって遅延させているものである。特にこの場合
においてチップイネーブル信号である外部制御信号ＣＢ
がルベルから０レベルに変化してメモリが待機状態から
動作状態に変化する時における誤動作を防止するために
逆相の内部制御信号ＣＥ”　１が０レベルからルベルに
なったとき、該内部制御信号ＣＥ畢１を遅延させた出力
信号ＣＥ”を遅延回路で形成し、この遅延した出力信号
ＣＥ”により出力がハイ・インピーダンス状態から出力
状態にかわるようにしている。

まず、第５図に示す制御回路は、外部制御信号ＣＥから
同相の内部制御信号ＣＥ″、逆相の内部制御信号ＣＢ”
およびＣＥ’　１を形成し、この内部制御信号ＣＢ’　
１が第６図に示す遅延回路において遅延させられている
。

第６図の遅延回路は、基本的には第１図の遅延回路と同
じであるが、第１図の遅延回路のトランスファゲート回
路２．５におけるトランスファゲートの直並列数を多く
した点と充放電コンデンサ回路３．６における各コンデ
ンサをＭＯＳトランジスタで構成した点とが異なるのみ
であり、その他の同じ構成要素には同じ符号が付されて
いる。

従って、第１図の回路と異なる点についてのみ第６図の
遅延回路を説明する。

まず、トランスファゲート回路１２０は、第１図のトラ
ンスファゲート回路２に対応するものであるが、ゲート
が第１の電源（ＶＣＣ）に接続されたＮチャンネルトラ
ンジスタＴ１２１とこのトランジスタに並列に接続され
、ゲートが第２の電源（アース電位）に接続されたＰチ
ャンネルトランジスタＴ１２２とからなるトランスファ
ゲートが２個直列接続された回路が互いに並列に３回路
接続されて構成されている。また、トランスファゲート
回路１５０も同様に第１図のトランスファゲート回路５
に対応するものであるが、ゲートが第一　　２４　− １の電源（Ｖｃｃ）に接続されたＮチャンネルトランジ
スタＴ１５１とこのトランジスタに並列に接続され、ゲ
ートが第２の電源（アース電位）に接続されたＰチャン
ネルトランジスタＴ１５２とからなるトランスファゲー
トが２個直列接続された回路が互いに並列に３回路接続
されて構成されている。更に、充放電コンデンサ回路１
３０および１６０は第１図の充放電コンデンサ回路３．
６に対応するものであるが、第１図ではコンデンサ３ａ
、３ｂ、６ａ、６ｂで構成されているものに対してＭＯ
ＳトランジスタＴ１３１．Ｔ１３２．Ｔ１３３、Ｔ１３
４．Ｔ１６１．Ｔ１６２．Ｔ１６３、Ｔ１６４で構成さ
れている。

以上のように構成される第６図の遅延回路において、前
記内部制御信号ＣＥ’　１は遅延させられ、出力信号Ｃ
Ｅ”として第７図に示すＯＥバッファ回路に供給され、
第７図のＯＥバッファ回路から出力されるＯＤＬおよび
ＯＤＵ信号は第９図のデータ出力バッファ回路に供給さ
れている。また、データ出力バッファ回路には第８図に
示すカーレントミラー回路においてセンスアンプ（Ｓ／
Ａ）で基準電位ＶＲＥＦに対して比較検知したメモリの
記憶データに対応した出力信号Ｄ　ｏｕｔ′供給されて
いる。また、第７図のデータ出力バッファ回路には内部
制御信号ＣＥ’が供給され、第８図のカーレントミラー
回路には内部＃御信号ＣＢ’が供給されている。

ＣＥ信号は半導体メモリを待機状態または動作状態とな
るように制御する信号であり、ＣＥ信号がルベルから０
レベルに変化し待機状態から動作状態になった後、所定
のアドレスによってメモリセルが選択されるまで出力に
不確実なデータが出力される。すなわち、基準電位ＶＲ
Ｆ、Ｆが所定電位に、かつメモリセルからの電位がメモ
リセルのデータに対応した電位となり安定するまでの間
、センスアンプ回路の出力は不確定電位となり変動する
ことがある。例えば第１０図０）の遅延回路を使用しな
い場合の波形タイミングにおいて、時間ｔ１でσπ信号
がＯレベルに変化した後、時間ｔ４でメモリセルに対応
した信号が出力される間、時間ｔ２から１３において出
力データＤＯｕｔが一時例えば゛０レベル→ルベル→０
レベルと変動する。このような出力データの変動は、電
源電圧の変動をもたらし、半導体メモリの誤動作の原因
となる。さらに、出力Ｄｏｕｔと共通に接続されている
他の半導体メモリの誤動作の原因ともなる場合がある。

このような欠点を解決するため、この発明においては第
６図に示す遅延回路でσπ信号がルベルから０レベルに
変化し、ＣＢ’信号が０レベルからルベルになるとき、
この信号から遅延したＣＥ”６信号を形成し、この信号
によりデータ出力ＤＯｕｔにメモリセルのデータに対応
したレベルの信号が出力されるまでＯＤＬ、ＯＤＵ信号
がそれぞれ０．ルベルになるようにして、その間出力バ
ッファ回路のみを待機状態にすることによりメモリセル
のデータに対応しない不確定データがＤＯｕｔに出力さ
れないようにしたものである。第１０図（ｂ）の本実施
例の遅延回路を用いた場合の波形タイミングで示すＤ　
ｏｕｔの波形に示すように、本実施例回路では時間ｔ２
から１３の間の出力データの変動はなくなり、時間ｔ４
で従来通りメモリセルのデータに対応した信号が出力さ
れる。

一般に半導体メモリを制御する信号にはＣＥ（チップイ
ネイブル）信号とＣＥ（アウトプットイネイブル）信号
があり、前者は選択された半導体メモリを待機状態また
は動作状態にし、後者は半導体メモリの出力バッファ回
路の出力部をハイ・インピーダンス状態または出力状態
にするために使用される。■バフフッ回路の出力信号は
σ主バッファ回路の一人力信号となっており、ＣＥ信号
がルベル、すなわち半導体メモリが待機状態のときにも
出力はハイ・インピーダンス状態となる。

先に述べたように半導体メモリが待機状態から動作状態
となり、所定のアドレスにより選択されたメモリセルの
データがセンスアンプ回路より出力されるまで、出力は
待機状態、つまりハイ・インピーダンス状態であること
が望ましい。逆に半導体メモリが動作状態から待機状態
となる時、出力はすばやくハイ・インピーダンス状態と
なるこ＝　　２８　− とが望ましい。半導体メモリを使用するシステムの多く
は出力バッファ回路の出力部が接続される出力バスライ
ンには、複数のメモリＩＣの出力部が共通に接続されて
いる。このように共通に複数のＩＣの出力部が接続され
ているために、出力部にはハイ・インピーダンスとなる
機能が設けられている。すなわち、あるＩＣからデータ
が出力されている場合、他のＩＣはハイ・インピーダン
ス状態にされる。もし他のＩＣがハイ・インピーダンス
状態でないと、複数のＩＣの出力部のトランジスタ間で
電流が流入したり、流出したりして、正しいデータが出
力されない。このため、パスラインに接続されるＩＣの
出力部はすばやくハイ・インピーダンスになるのが望ま
しい。制御信号が入力されてからハイ・インピーダンス
になる時間が短ければ短い程、他のＩＣからパスライン
にデータを出力する時間を速く出来、システムの処理速
度が向上する。

このように、ある半導体メモリがσ下信号により制御さ
れ動作状態から待機状態になる時間が短い程速く、他の
半導体メモリが動作状態に移れる。

このなめ本実施例ではＣＥ信号がルベルから０レベルに
変化したとき遅延回路の出力信号であり、かつＯＥバッ
ファ回路の一人力信号であるＣＥ”“に所定の遅延がか
かり、０レベルからルベルに変化し、待機状態になると
ともに出力がハイ・インピーダンス状態になる時は、信
号ＣＥ６′に遅延がかからないようにしている。これは
ＣＥが０レベルからルベルに変化し、ＣＥバッファの出
力信号ＣＢ“１がルベルから０レベルに変化した場合、
第６図において遅延回路のノードＮ４６の電位にかかわ
らず、ＮチャンネルトランジスタＴ２７は非導通状態と
なり、ＰチャンネルトランジスタＴ２５が導通状態とな
るため、遅延がかかることなく、ＣＥ’“信号はルベル
からＯレベルに変化する。

また、内部制御信号ＣＥ’″は第８図のセンスアンプ回
路に供給されると同時に他のアドレスバッファ回路やプ
リデコーダ等の内部回路の多数のＭＯＳトランジスタの
ゲートに供給されるが、これらのゲート容量の和は数ｐ
Ｆとかなり大きい。このため、外部制御信号σ下が変化
してから内部制御信号ＣＥ’が変化するまでの遅延時間
は大きい。

これに対して、内部制御信号ＣＥ’　１が供給されるの
は、第６図の遅延回路のＭＯＳトランジスタＴＩＯ，Ｔ
ｌ　１．Ｔ２５．Ｔ２７であるため、その容量は０．１
ｐＦ以下と小さく、遅延時間は非常に小さい。従って、
外部制御信号ＣＥがＯレベルからルベルへと変化したと
き、内部制御信号ＣＢ”　１は内部制御信号ＣＥ１１と
比較し、速やかにルベルから０レベルに変化し、ＯＥバ
ッファ回路を介して速やかに出力を高インピーダンスに
することができる。そして、内部回路が内部制御信号Ｃ
Ｅ”の遅延のために待機状態となるのが遅くとも、出力
は迅速に高インピーダンス状態となるのである。

第１１図は本発明の更に別の実施例に係る半導体集積回
路の回路図である。

この実施例は、ＮチャンネルＭＯ３トランジスタで遅延
回路を構成しているものである。この遅延回路は、イン
バータ回路３１１と、トランスファゲート回路３１２と
、充放電コンデンサ回路３１３と、インバータ回路３１
４と、トランスファゲート回路３１５と、充放電コンデ
ンサ回路３１６と、出力回路３１７とから構成され、充
放電コンデンサ回路３１３および３１６にそれぞれ急速
充電用トランジスタＴ３０４が接続されている。

第１１図のインバータ回路３１１、トランスファゲート
回路３１２、充放電コンデンサ回路３１３、トランスフ
ァゲート回路３１５、充放電コンデンサ回路３１６はす
べてＮチャンネルＭＯ８トランジスタで構成されるが、
その作用は第６図のインバータ回路１、トランスファゲ
ート回路１２０、充放電コンデンサ回路１３０、トラン
スファゲート回路１５０、充放電コンデンサ回路１６０
と同じである。

前述した第６図の遅延回路では、外部制御信号ＣＥがル
ベルから０レベルに変化しなとき、遅延回路の出力信号
ＣＥ”に所定の遅延がかかり、このとき充放電コンデン
サ回路１３０のノードＮ一　　３２　− ２０はルベルから０レベルに変化し、逆に充放電コンデ
ンサ回路１６０のノードＮ４６は０レベルからルベルに
変化するようになっているが、これに対して第１１図の
実施例の遅延回路では、充放電コンデンサ回路３１３の
ノードＮ３５０は同様にルベルから０レベルに変化し、
充放電コンデンサ回路３１６のノードＮ３６０は第６図
の充放電コンデンサ回路１６０と逆にルベルから０レベ
ルに変化するようになっている。これはＮチャンネルＭ
ＯＳトランジスタにより構成されたインバータの回路し
きい値が一般に１ｖ以下と低いため、インバータの入力
信号がＯレベルからルベルに変化して出力が切り換わる
場合の遅延は入力信号がルベルから０レベルに変化して
出力が切り換わる場合の遅延に比較して非常に小さくな
るため、インバータ回路３１４の出力が入力と同相とな
るようにインバータ回路３１４を構成したものである。

更に、入力信号である内部制御信号ＣＥ’　１と出力信
号ＣＥ”が同相となり、外部制御信号面が０レベルから
ルベルに変化した−　　３４　　＝場合には、トランスファゲート回路の抵抗と充放電コン
デンサ回路の容量による遅延かがからないようにＮチャ
ンネルトランジスタにより出力回路３１７が構成されて
いる。また、第１１図のトランジスタＴ３０１．Ｔ３０
３．Ｔ３０５．Ｔ３０６、Ｔ３０７．Ｔ３０８はしきい
値が負のデプリッション型ＮチャンネルＭＯ８トランジ
スタで構成され、トランジスタＴ３０２．Ｔ３０４はし
きい値がＯＶ近傍のＮチャンネルＭＯ３トランジスタで
構成されている。第１２図はこの発明の更に他の実施例
を示す回路図である。この実施例は第６図の遅延回路の
遅延部（トランスファゲート回路と充放電コンデンサ回
路）をＣＭＯＳインバータを多段接続することにより構
成したものである。

第１２図において、ＣＭＯＳナントゲートＮＡＮＤ３と
ＣＭＯＳインバータＩＮＶ３は第６図の出力回路７と等
価である。ＣＥ’　１信号が“０″レベルから“′１”
レベルへと変化する場合、所定の遅延時間後、ノードＮ
４０４の電位が“０″レベルから“１”レベルへ変化す
るため、出力ＣＥ”も所定時間後゛′０″レベルから゛
′１″レベルへと変化する。

ＣＥ’　１信号が“′１″レベルから“０′°レベルへ
と変化する場合、ナントゲートＮＡＮＤ３の出力は迅速
に°゛１′″１′″レベル出力は迅速に“１″レベルか
ら゛０″レベルへと変化する。

ＣＢ”　１信号が第２図に示した入力信号Ｂのように短
い間“０°°レベルとなっていた場合でも、ナントゲー
トＮＡＮＤ１．ＮＡＮＤ２の出力であるノードＮ４０１
．Ｎ４０３は迅速に“′１′°レベルとなり、ノアゲー
トＮ０ＲＩ、Ｎ０Ｒ２の出力であるノードＮ４０２．Ｎ
４０４は迅速に°゛０′。

レベルとなるため、所定の遅延時間後、出力ＣＥ″１は
“′０″レベルから“１″レベルへ変化する。

［発明の効果］以上説明したように、本発明によれば、入力信号が所定
の方向に変化しなとき、所定時間遅延した出力信号を発
生し、入力信号が所定の方向と逆の方向に変化したとき
、遅延しない出力信号を発生しており、また制御信号が
所定の方向に変化したときには、制御信号を所定時間遅
延させ、所定時間後に出力バッファ回路の出力部を高イ
ンピーダンス状態から解除し、制御信号が前記所定の方
向と逆の方向に変化したときには、出力バッファ回路の
出力部を迅速に高インピーダンス状態に制御しているの
で、信号に雑音が混入しても確実に所定の遅延時間を得
ることができ、誤動作することなく安定に動作すること
ができる。また、半導体メモリに適用したときには、待
機状態から動作状態に変化する場合においても誤動作す
ることなく安定に動作することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体集積回路に適
用し得る遅延回路の回路図、第２図は第１図の遅延回路
の動作を説明する波形図、第３図はこの発明の他の実施
例の回路図、第４図はこの発明の更に他の実施例の回路
図、第５図ないし第９図はこの発明の別の実施例に係る
半導体集積回路の回路図、第１０図の（ａ）　（ｂ）は
前記半導体集積回路の動作を説明する波形図、第１１図
は本発明の更に別の実施例に係る半導体裁Ｖｔ回路の回
路図、第１２図は本発明の更に別の実施例に係る半導体
集積回路の回路図、第１３図は従来の遅延回路図、第１
４図および第１５図は第１３図の回路を説明するための
波形図である。１．４・・・ＣＭＯＳインバータ、２．５・・・トラン
スファゲート回路、３．６・・・充放電コンデンサ回路
、７・・・出力回路、Ｔ１６・・・急速充電用トランジ
スタ、Ｔ２３・・・急速放電用トランジスタ。

Claims

【特許請求の範囲】

（１）抵抗および容量を有し、入力信号が所定の方向に
変化したとき、前記抵抗および前記容量により、前記入
力信号を所定の時間遅延させ、前記入力信号が前記所定
の方向と反対の方向に変化する時は、前記抵抗を介さず
に前記容量を充電あるいは放電する遅延手段を有したこ
とを特徴とする半導体集積回路。
（２）抵抗と、この抵抗の一端に接続された容量と、ゲ
ート電極に入力信号が入力され、前記抵抗の他端と第１
の電源との間に接続され、且つ前記入力信号が所定の方
向に変化したとき前記抵抗の一端を前記抵抗を介して充
電または放電する第１のＭＯＳトランジスタと、前記抵
抗の一端と第１と第２のどちらか一方の電源との間に接
続され、且つ前記入力信号が前記所定の方向と反対の方
向に変化する時は前記抵抗を介さずに前記抵抗の一端を
放電あるいは充電する第２のＭＯＳトランジスタと、前
記抵抗の他端と第１の電源との間に接続され、且つ前記
入力信号が前記所定の方向と反対の方向に変化するとき
前記抵抗の他端を放電あるいは充電する第３のＭＯＳト
ランジスタとを具備したことを特徴とする半導体集積回
路。
（３）前記抵抗および前記容量はＭＯＳトランジスタで
構成されていることを特徴とする特許請求の範囲第１項
あるいは第２項に記載された半導体集積回路。
（４）前記第２のＭＯＳトランジスタは、しきい値がＯ
Ｖ近傍のＮチャンネル型ＭＯＳトランジスタにより構成
されていることを特徴とする特許請求の範囲第２項記載
の半導体集積回路。
（５）前記抵抗および容量は、それぞれ、並列もしくは
直列に接続された複数個の抵抗または容量により構成さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体集積回路。
（６）出力回路と、この出力回路と入力信号間に複数個
接続された論理ゲート回路と、入力信号が所定の方向に
変化した時、前記論理ゲート回路の出力を順次変化させ
ることにより入力信号を出力回路に伝達し、前記入力信
号が前記所定の方向と反対の方向に変化した時は、前記
入力信号あるいは、前記入力信号と逆相の信号により、
前記複数の論理ゲート回路の出力を変化させる手段を具
備したことを特徴とする半導体集積回路。
（７）前記論理ゲート回路は、前記入力信号と、前記入
力信号と同相の信号との論理積を出力する論理積回路と
、この論理積回路の出力信号と、前記入力信号と逆相の
信号との論理和を出力する論理和回路とにより構成され
ていることを特徴とする特許請求の範囲第６項記載の半
導体集積回路。
（８）外部制御信号により待機状態または動作状態とな
る半導体集積回路において、制御信号により制御される出力バッファ回路と、前記制
御信号が所定の方向に変化したとき、所定時間遅延した
制御信号に基づいて前記出力バッファ回路を制御して前
記出力バッファ回路の出力部を所定時間遅延させる遅延
手段と、前記制御信号が前記所定の方向と逆の方向に変
化したとき、前記出力バッファ回路の出力部を迅速に高
インピーダンス状態に制御する制御手段と、前記外部制
御信号に対応して制御信号を出力する制御信号供給回路
と、前記遅延手段は抵抗および容量を有し、前記制御信
号が前記所定の方向と反対の方向に変化する時は前記抵
抗を介さずに前記容量を充電あるいは放電する手段とを
具備したことを特徴とする半導体集積回路。
（９）前記制御信号供給回路は、前記制御信号以外にア
ドレスバッファ回路を制御する制御信号を出力すること
を特徴とする特許請求の範囲第８項に記載された半導体
集積回路。