JPS6139619A - クロツクパルス分配回路 - Google Patents
クロツクパルス分配回路Info
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- JPS6139619A JPS6139619A JP16010084A JP16010084A JPS6139619A JP S6139619 A JPS6139619 A JP S6139619A JP 16010084 A JP16010084 A JP 16010084A JP 16010084 A JP16010084 A JP 16010084A JP S6139619 A JPS6139619 A JP S6139619A
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンピュータシステムにおけるクロックパルス
分配回路に関するだのである。
分配回路に関するだのである。
従来の技術
従来この種のクロックパルス分配回路におけるクロック
スキューの調整は、オシロスコープ等により各出力の波
形観測を行い、その時間差を規定の値に調整する方法が
一般的であった。
スキューの調整は、オシロスコープ等により各出力の波
形観測を行い、その時間差を規定の値に調整する方法が
一般的であった。
しかし、オシロスコープ等の波形観測機器の誤差および
目視による誤差があシ、ある水準以上に精度を上げるこ
とができず、また調整時間も多くの時間を要するという
欠点があった。
目視による誤差があシ、ある水準以上に精度を上げるこ
とができず、また調整時間も多くの時間を要するという
欠点があった。
また従来クロックスキューを調整する方式の１つとして
、本出願人の出願にかかる昭和５８年特許願第１７６２
９１号「タイミング調整回路」があシ、ここには周波数
測定によってスキューの調整を行う回路が示されている
。しかし、この「タイミンク調整回路」では発振ループ
を構成するために、波形成形回路、切換回路等本来のク
ロック分配には不要な回路が必要でメジ、これらの回路
はクロックスキューの調整誤差を増加させる原因にもな
るという欠点があった。
、本出願人の出願にかかる昭和５８年特許願第１７６２
９１号「タイミング調整回路」があシ、ここには周波数
測定によってスキューの調整を行う回路が示されている
。しかし、この「タイミンク調整回路」では発振ループ
を構成するために、波形成形回路、切換回路等本来のク
ロック分配には不要な回路が必要でメジ、これらの回路
はクロックスキューの調整誤差を増加させる原因にもな
るという欠点があった。
発明が解決しようとする問題点
本発明の目的は、クロックスキー−の調整を行うに際し
、オシロスコープ等の波形観測機器を使用して行う場合
に発生する前述の欠点や、従来の周波数測定方式による
場合に発生する前述の欠点などを除去し、短時間で高精
度なスキュー調整がでさる新しい周波数測定方式による
クロックパルス分配回路を提供することにある。
、オシロスコープ等の波形観測機器を使用して行う場合
に発生する前述の欠点や、従来の周波数測定方式による
場合に発生する前述の欠点などを除去し、短時間で高精
度なスキュー調整がでさる新しい周波数測定方式による
クロックパルス分配回路を提供することにある。
問題点を解決するだめの手段
本発明においては、クロックパルス分配のタイミングを
規定値に設定するため、クロック分配回路の入力と出力
のうちのいずれかとを接続して□発振ループを構成し、
周波数測定によりクロソクス・キー−の調整を行うもの
である。
規定値に設定するため、クロック分配回路の入力と出力
のうちのいずれかとを接続して□発振ループを構成し、
周波数測定によりクロソクス・キー−の調整を行うもの
である。
本発明は、クロックパルスを入力するための入力端子お
よび発振起動用入力端子を持ち、発振起動回路を含んだ
第一のスキュー調整回路と、前記のスキー−調整回路の
出力を入力とするパルス幅調整回路と、前記のパルス幅
調整回路の出力を入力とする複数の第二のスキュー調整
回路とから構成される。
よび発振起動用入力端子を持ち、発振起動回路を含んだ
第一のスキュー調整回路と、前記のスキー−調整回路の
出力を入力とするパルス幅調整回路と、前記のパルス幅
調整回路の出力を入力とする複数の第二のスキュー調整
回路とから構成される。
実施例
第１図は本発明の一実施例を示す構成図であハ入力端子
１０．発振起動用端子１１を持ち１発振起動回路を含ん
だ粗調整ユニット１２、前記粗調整ユニットの出力を入
力とする複数のパルス幅調整回路１３、前記各パルス幅
調整回路１３の出力を入力とし、出力端子１５を持った
複数の微調整し、発振起動用端子１１に起動パルスを入
力することにより前記ループに発振を生じさせ、この発
振周波数を測定することにより、出力端子１５間のタイ
ミングの差を求め、各微調整ユニソ）１４によ多出力端
子１５間のタイミングを任意の値に精度良く調整するこ
とができる。
１０．発振起動用端子１１を持ち１発振起動回路を含ん
だ粗調整ユニット１２、前記粗調整ユニットの出力を入
力とする複数のパルス幅調整回路１３、前記各パルス幅
調整回路１３の出力を入力とし、出力端子１５を持った
複数の微調整し、発振起動用端子１１に起動パルスを入
力することにより前記ループに発振を生じさせ、この発
振周波数を測定することにより、出力端子１５間のタイ
ミングの差を求め、各微調整ユニソ）１４によ多出力端
子１５間のタイミングを任意の値に精度良く調整するこ
とができる。
第２図は第１図における粗調整回路１２の詳細を示す図
であり、２０はＡＮＤゲート、２１はＮＡＮＤゲー）グ
ー２．２３は粗調整用の可変遅延素子であシ他のクロッ
ク分配系とのタイミング調整に用いられる。
であり、２０はＡＮＤゲート、２１はＮＡＮＤゲー）グ
ー２．２３は粗調整用の可変遅延素子であシ他のクロッ
ク分配系とのタイミング調整に用いられる。
第３図は第２図における発振起動時のタイミング図であ
る。発振起動用端子１１に論理１０１→論理Ｊｌとなる
波形を入力すると、ゲート１段分遅れてＡ点は論理ＩＱ
Ｗ→論理１１１に切）換わる。入力端子１０を論理１１
１としておけば、Ｂ点はＡ点の切シ換わシからさらにゲ
ート１段分および可変遅延素子２３の遅れ分だけ遅れて
論理管１１→論理１０１に切シ換わる。出力端子２４は
Ａ、ＢのＮＡＮＤであるから、論理１１′からＡ、Ｂが
共に論理１１１となる間（ゲート１段分十可変遅延素子
２３の遅れ分）のみ論理Ｉ Ｑ Ｉとなシ、再び論理１
１″に戻る。この論理Ｗ Ｉ Ｗ→＠理１０１→論理”
ｌ′の単パルスが発振起動用のパルスとなる。
る。発振起動用端子１１に論理１０１→論理Ｊｌとなる
波形を入力すると、ゲート１段分遅れてＡ点は論理ＩＱ
Ｗ→論理１１１に切）換わる。入力端子１０を論理１１
１としておけば、Ｂ点はＡ点の切シ換わシからさらにゲ
ート１段分および可変遅延素子２３の遅れ分だけ遅れて
論理管１１→論理１０１に切シ換わる。出力端子２４は
Ａ、ＢのＮＡＮＤであるから、論理１１′からＡ、Ｂが
共に論理１１１となる間（ゲート１段分十可変遅延素子
２３の遅れ分）のみ論理Ｉ Ｑ Ｉとなシ、再び論理１
１″に戻る。この論理Ｗ Ｉ Ｗ→＠理１０１→論理”
ｌ′の単パルスが発振起動用のパルスとなる。
また、第２図において１１を入力とするゲート２０およ
びＡ−０間の接続を除去し、ＡまたはＣに直接パルスジ
ェネレータ等で論理１１１→論理ＩＱＩ→論理Ｉｌ″の
単パルスを入力することにより、起動用のパルスとする
こともできる。
びＡ−０間の接続を除去し、ＡまたはＣに直接パルスジ
ェネレータ等で論理１１１→論理ＩＱＩ→論理Ｉｌ″の
単パルスを入力することにより、起動用のパルスとする
こともできる。
第４図は第１図におけるパルス幅調整回路１３の詳細を
示す図でちゃ、４２はＡＮＤ／ＮＡＮＤゲート、４２１
はＮＡＮＤゲート、４３はゲート２段分以上の遅延時間
を持つ遅延素子、４４はパルス幅調整用の可変遅延素子
である。
示す図でちゃ、４２はＡＮＤ／ＮＡＮＤゲート、４２１
はＮＡＮＤゲート、４３はゲート２段分以上の遅延時間
を持つ遅延素子、４４はパルス幅調整用の可変遅延素子
である。
第５図は第４図のタイミング図である。入力４０に論理
１０１→論理１１２が入力されると、Ｄ点は論理１１１
から遅延素子４３の遅延時間分論理１０”となシ、再び
論理“１”に戻る。Ｄ点が論理“Ｏｌになると、Ｆ点は
ゲート１段分遅れて論理１０５→論理Ｊｌとな）、Ｅ点
はさらに可変遅延素子４４の遅延時間分遅れて論理１１
１→論理ＩＱＩとなる。Ｇ点はＥ点とＦ点のＮＡＮＤ出
力であるから、Ｆ点とＥ点が共に論理ＷＯＷである間の
み論理１０′となる◇出力端子４１はＤ点の論理１１１
→論理１０′の変化に従がって論理１１″となり、０点
０ｍＲ１’ Ｏ”−＋論理’ ｌ ”ノ変化に従がって
論理ｗ□ｗに戻る。
１０１→論理１１２が入力されると、Ｄ点は論理１１１
から遅延素子４３の遅延時間分論理１０”となシ、再び
論理“１”に戻る。Ｄ点が論理“Ｏｌになると、Ｆ点は
ゲート１段分遅れて論理１０５→論理Ｊｌとな）、Ｅ点
はさらに可変遅延素子４４の遅延時間分遅れて論理１１
１→論理ＩＱＩとなる。Ｇ点はＥ点とＦ点のＮＡＮＤ出
力であるから、Ｆ点とＥ点が共に論理ＷＯＷである間の
み論理１０′となる◇出力端子４１はＤ点の論理１１１
→論理１０′の変化に従がって論理１１″となり、０点
０ｍＲ１’ Ｏ”−＋論理’ ｌ ”ノ変化に従がって
論理ｗ□ｗに戻る。
以上の説明によシ明らかなように、入力４０に論理＠０
＠→論理″１１の波形が入力されると、出力４１には論
理１０１→論理１１１→論理１０１のパルスが生成され
る。ここで注意すべきことは、Ｇ点の論理１１１−＋論
理ＩＱＩの変化はＤ点の論理′０１→論理１１″の変化
の前でなければならないことである。Ｇ点の論理１１１
→論理１０１の変化は、Ｄ点の論理１１１→論理１０１
の変化よりグー１２段分遅れるので、遅延素子４３の遅
延時間はゲート２段分以上が必要である。出力４１のパ
ルス幅は、ゲート１段分十可変遅延素子４４の遅延時間
で決まるので、可変遅延素子４４の遅延時間を適当に設
定することにより、所望のパルス幅を得ることができる
。
＠→論理″１１の波形が入力されると、出力４１には論
理１０１→論理１１１→論理１０１のパルスが生成され
る。ここで注意すべきことは、Ｇ点の論理１１１−＋論
理ＩＱＩの変化はＤ点の論理′０１→論理１１″の変化
の前でなければならないことである。Ｇ点の論理１１１
→論理１０１の変化は、Ｄ点の論理１１１→論理１０１
の変化よりグー１２段分遅れるので、遅延素子４３の遅
延時間はゲート２段分以上が必要である。出力４１のパ
ルス幅は、ゲート１段分十可変遅延素子４４の遅延時間
で決まるので、可変遅延素子４４の遅延時間を適当に設
定することにより、所望のパルス幅を得ることができる
。
第６図は第１図における微調整回路１４の詳細を示す図
であシ、５２はＮＡＮＤゲート、５３は可変遅延素子で
ある。可変遅延素子５３によ）出力１５のタイミングの
調整を行う。
であシ、５２はＮＡＮＤゲート、５３は可変遅延素子で
ある。可変遅延素子５３によ）出力１５のタイミングの
調整を行う。
第１図において、出力端子１５と入力端子１１を同軸ケ
ーブル等で接続し、発振起動入力端子１１に論理“０１
→論理″１”の起動信号を入力すると、発振起動パルス
がパルス幅調整回路に伝搬し。
ーブル等で接続し、発振起動入力端子１１に論理“０１
→論理″１”の起動信号を入力すると、発振起動パルス
がパルス幅調整回路に伝搬し。
このパルスの論理１０１→論理１１６のエツジによシ、
論理１０′→論理１１１→論理Ｍ０１のパルスが生成さ
れる。パルス幅調整回路で生成されたパルスは、微調整
回路１４から出力１５を経て入力１０に伝搬され、再び
パルス幅調整回路に入力され、再びパルスが生成される
。この繰シ返しの周波数を人力１０に接続されていない
他の出力端子１５において測定する。他の出力端子も同
様の方法で周波数を測定し、各々のループの周波数の差
によシ出力間のタイミング差を求めることができる。
論理１０′→論理１１１→論理Ｍ０１のパルスが生成さ
れる。パルス幅調整回路で生成されたパルスは、微調整
回路１４から出力１５を経て入力１０に伝搬され、再び
パルス幅調整回路に入力され、再びパルスが生成される
。この繰シ返しの周波数を人力１０に接続されていない
他の出力端子１５において測定する。他の出力端子も同
様の方法で周波数を測定し、各々のループの周波数の差
によシ出力間のタイミング差を求めることができる。
発明の効果
以上に説明したように、本発明によれば、クロック分配
回路の各々の出力と入力とを接続し、このループの発振
周波数を測定することにより、クロックスキューの調整
を短時間で精度よく行うことができるという効果がある
。
回路の各々の出力と入力とを接続し、このループの発振
周波数を測定することにより、クロックスキューの調整
を短時間で精度よく行うことができるという効果がある
。
第１図は本発明の実施例を示す構成図、第２図。
第４図、第６図は第１図の各ブロックの詳細図、第３図
は第２図の、第５図は第４図のタイミング図である。 １０・・・・・・入力端子、１１・・・・・・発振起動
用入力端子、１２・・・・・・発振起動回路を含む粗調
整回路、１３・・・・・・パルス幅調整回路、１４・・
・・・・微調整回路、１５・・・・・・出力端子。 ミ填襖 モ屯モ 契ミ契 ソ填拗 國ｐ糟 ３力ｐＣ
つ 怖 ぬ リ ロ 鴨 （壷 手続補正書（方式） 昭和６０年７月１０日 昭和５９年特許願第１６０１００号 ２、発明の名称 クロックパルス分配回路 ３、補正をする者 事件との関係 特許出願人 東京都港区芝五丁目３３番１号 （４２３）日本電気株式会社 代表者 関本忠弘 ４６代理人 ５、補正命令の日付 （不受理通知の日付２発送日） 昭和６０年６月２５日 ６、補正の対象 明細書および図面 ７、補正の内容 別紙のとおシ。 明 細 書 １、発明の名称 クロックパルス分配回路 ２、特許請求の範囲 一連の反復的クロックパルスを分配するコンピュータシ
ステムのクロックパルス分配回路において、前記一連の
反復的パルスを入力するための入力端子および発振起動
用入力端子を持ち、発振起動回路を含んだ第一のクロッ
クスキュー調整回路と、前記クロックスキュー調整回路
の出力を入力とする単数または複数のパルス幅調整回路
と、前記パルス幅調整回路の出力を入力とする複数の第
二のクロックスキュー調整回路からなり、前記第二のク
ロックスキュー調整回路の出力と前記第一のクロックス
キー−調整回路の入力とを接続することによりリングオ
シレータを構成し、このリングオシレータの周波数を用
いてクロックスキューを調整することを特徴としたクロ
ックパルス分配回路。 ３、発明の詳細な説明 産業上の利用分野 本発明はコンピータシステムにおけるクロックパルス分
配回路に関するものである。 従来の技術 従来この棟のクロックパルス分配回路におけるクロック
スキューの調整は、オシロスコープ等ニよシ各出力の波
形様側を行い、その時間差を規定の値に調整する方法が
一般的であった。 しかし、オシロスコープ等の波形観測機器の誤差および
目視による誤差があ夛、ある水準以上に精度を上げるこ
とができず、また調整時間も多くの時間を要するという
欠点があった。 また従来クロックスキューを調整する方式の１つとして
、本出願人の出願にかかる昭和５８年特許願第１７６２
９１号「タイミング調整回路」があシ、ここには周波数
測定によってスキューの調整を行う回路が示されている
。しかし、この［タイミンク調整回路」では発振ループ
を構成するだめに、波形成形回路、切換回路等本来のク
ロック分配には不要な回路が必要であシ、これらの回路
はクロックスキューの調整誤差を増加させる原因にもな
るという欠点があった。 発明が解決しようとする問題点 本発明の目的は、クロックスキューのｉｉｌ！ｌ唖を行
うに際し、オシロスコープ等の波形篭側機器を使用して
行う場合に発生する前述の欠点や、従来の周波数測定方
式による場合に発生する前述の欠点などを除去し、短時
間で高精度なスキュー調整ができる新しい周波数測定方
式によるクロックパルス分配回路を提供することにある
。 問題点を解決するだめの手段 本発明においては、クロックパルス分配のタイミングを
規定値に設定するため、クロック分配回路の入力と出力
のうちのいずれかとを接続して発振ループを構成し、周
波数測定によシクロツクスキー−の調整を行うものであ
る。 本発明は、クロックパルスを入力するだめの入力端子お
よび発掘起動用入力端子を持ち、全部起動回路を含んだ
第一のスキュー調整回路と、前記のスキニー調整回路の
出力を入力とするパルス幅調整回路と、前記のパルス幅
調整回路の出力を入力とする複数の第二のスキュー調整
回路とから構成される。 実施例 第１図は本発明の一実施例を示す構成図であシ、入力端
子１０．発振起動用端子１１を持ち１発振起動回路を含
んだ粗調整ユニット１２、前記粗調整ユニットの出力を
入力とする複数のパルス幅調整回路１３、前記各パルス
幅調整回路１３の出力を入力とし、出力端子１５を持っ
た複数の微調整ユニット１４よシなシ、出力端子１５の
うちのいずれか１つを入力端子１０に接続してループを
構成し、発振起動用端子１１に起動パルスを入力するこ
とにより前記ループに発振を生じさせ、この発振周波数
を測定することにより、出力端子１５間のタイミングの
差を求め、各微調整ユニット１４によシ出力端子１５間
のタイミングを任意の値に精変良く調整するととができ
る。 第２図は第１図における粗調整回路１２の詳細を示す図
であり、２０はＡＮＤゲート、２１はＮＡＮＤゲート、
２２，２３は粗調整用の可変遅延素子で、３ Ｄ他のク
ロック分配系とのタイミング調整に用いられる。 第３１スは第２図における発振起動時のタイミング図で
ある。発振起動用端子１１に論理ｍｏｌ→論理°１°と
なる波形を入力すると、ゲート１段分遅れてＡ点は論理
１０ ｌ→論理Ｍｌに切り換わる。入力端子１０を論理
“１１としておけば、Ｂ点はＡ点の切り換わりからさら
にゲート１段分および可変遅延素子２３の遅れ分だけ遅
れて論理°１′→論理”０”に切り換わる。出力端子２
４はＡ、ＢのＮ Ａ Ｎ ］）であるから、論理１１１
からＡ、Ｂが共に論理°１′となる間（ゲート１段分＋
可変遅延素子２３の遅れ分）のみ論理“０・となり、再
び論理“１”に戻る。この論理Ｉｌｌ→論理°０“→論
理１１°の単パルスが発根起動用のパルスとなる。 また、第２図において１１を入力とするゲート２０およ
びＡ−０間の接続を除去し、ＡまたはＣに直接パルスジ
ェネレータ等で論理”ＩＩ→論理Ｓｏｌ→論理”１“の
単パルスを入力することにより、起動用のパルスとする
こともできる。 第４図は第１図におけるパルス幅調整回路１３の詳細を
示す図であり、４２はＡＮＤ／ＮＡＮＤゲート、４２′
はＮＡＮＤゲート、４３はゲート２段分以上の遅延時間
を持つ遅延素子、４４はパルス幅調整用の可変遅延素子
である。 第５図は第４図のタイミング図である。入力４゜に論理
″０”→論理′１°が入力されると、Ｄ点は論理′１１
から遅延素子４３の遅延時間分論理ＩＱＩとなシ、再び
論理”１′に戻る。Ｄ点が論理−〇−になると、Ｆ点は
ゲート１段分遅れて論理Ｓｏｌ→論理′１°となり、Ｅ
点はさらに可変遅延素子４４の遅延時間分遅れて論理１
】−→論理１０１となる。Ｇ点はＥ点とＦ点のＮＡＮＤ
出力であるから、Ｆ点とＥ点が共に論理“１＠である間
のみ論理°０“となる。出力端子４１はＤ点６一 の論理１１°→論理°０”の変化に従がって論理−１′
となＪ、Ｇ点の論理”０°→論理°１°の変化に従がっ
て論理ｌｏｔに戻る。 以上の説明により明らかなように、入力４０に論理゛０
°→論理１１１の波形が入力されると、出力４１には論
理１０１→論理１１″→論理１０１のパルスが生成され
る。ここで注意すべきことは、Ｇ点の論理Ｉｌｌ→論理
°０１の変化はＤ点の論理°０°→論理′１°の変化の
前でなければならないことである。Ｇ点の論理１１１→
論理１０“の変化は、Ｄ点の論理１１ｗ→論理１０”の
変化よシグート２段分遅れるので、遅延素子４３の遅延
時間はゲート２段分以上が必要である。出力４１のパル
ス幅は、ゲート１段分十可変遅延素子４４の遅延時間で
決まるので、可変遅延素子４４の遅延時間を適当に設定
することにより、所望のパルス幅を得ることができる。 第６図は第１図における微調整回路１４の詳細を示す図
であシ、５２はＮＡＮＤゲート、５３は可変遅延素子で
ある。可変遅延素子５３によシ出力１５のタイミングの
調整を行う。 第１図において、出力端子１５と入力端子１１を同軸ケ
ーブル等で接続し、発掘起動入力端子１１に論理”Ｏ１
→論理ＩＩＩの起動信号を入力すると、発振起動パルス
がパルス幅調整回路に伝搬し、このパルスの論理１０１
→論理ｗ１ｍのエツジによシ、論理ｆ □ ｌ→論理＠
１“→論理ＩＯ°のパルスが生成される。パルス幅調整
回路で生成されたパルスは、微調整回路１４から出力１
５を経て入力１０に伝搬され、再びパルス幅調整回路に
入力され、再びパルスが生成される。この繰り返しの周
波数を入力１０に接続されていない他の出力端子１５に
おいて測定する。他の出力端子も同様の方法で周波数を
測定し、各々のループの周波数の差によシ出力間のタイ
ミング差を求めることができる。 発明の効果 以上に説明したように、本発明によれば、クロック分配
回路の各々の出力と入力とを接続し、この−ループの発
根周波数を測定することにより、クロックスキューの調
整を短時間で精度よく行うことができるという効果があ
る。 ４、図面の簡単な説明 第１図は本発明の実施例を示す構成図、第２図。 第４図、第６図は第１図の各ブロックの詳細図、第３図
は第２図の、第５図は第４図のタイミング図である。 １０・・・・・・入力端子、１１・・・・・・発振起動
用入力端子、１２・・・・・・発振起動回路を含む粗調
整回路、１３・・・・・・パルス幅調整回路、１４・・
・・・・微調整回路、１５・・・・・・出力端子。
は第２図の、第５図は第４図のタイミング図である。 １０・・・・・・入力端子、１１・・・・・・発振起動
用入力端子、１２・・・・・・発振起動回路を含む粗調
整回路、１３・・・・・・パルス幅調整回路、１４・・
・・・・微調整回路、１５・・・・・・出力端子。 ミ填襖 モ屯モ 契ミ契 ソ填拗 國ｐ糟 ３力ｐＣ
つ 怖 ぬ リ ロ 鴨 （壷 手続補正書（方式） 昭和６０年７月１０日 昭和５９年特許願第１６０１００号 ２、発明の名称 クロックパルス分配回路 ３、補正をする者 事件との関係 特許出願人 東京都港区芝五丁目３３番１号 （４２３）日本電気株式会社 代表者 関本忠弘 ４６代理人 ５、補正命令の日付 （不受理通知の日付２発送日） 昭和６０年６月２５日 ６、補正の対象 明細書および図面 ７、補正の内容 別紙のとおシ。 明 細 書 １、発明の名称 クロックパルス分配回路 ２、特許請求の範囲 一連の反復的クロックパルスを分配するコンピュータシ
ステムのクロックパルス分配回路において、前記一連の
反復的パルスを入力するための入力端子および発振起動
用入力端子を持ち、発振起動回路を含んだ第一のクロッ
クスキュー調整回路と、前記クロックスキュー調整回路
の出力を入力とする単数または複数のパルス幅調整回路
と、前記パルス幅調整回路の出力を入力とする複数の第
二のクロックスキュー調整回路からなり、前記第二のク
ロックスキュー調整回路の出力と前記第一のクロックス
キー−調整回路の入力とを接続することによりリングオ
シレータを構成し、このリングオシレータの周波数を用
いてクロックスキューを調整することを特徴としたクロ
ックパルス分配回路。 ３、発明の詳細な説明 産業上の利用分野 本発明はコンピータシステムにおけるクロックパルス分
配回路に関するものである。 従来の技術 従来この棟のクロックパルス分配回路におけるクロック
スキューの調整は、オシロスコープ等ニよシ各出力の波
形様側を行い、その時間差を規定の値に調整する方法が
一般的であった。 しかし、オシロスコープ等の波形観測機器の誤差および
目視による誤差があ夛、ある水準以上に精度を上げるこ
とができず、また調整時間も多くの時間を要するという
欠点があった。 また従来クロックスキューを調整する方式の１つとして
、本出願人の出願にかかる昭和５８年特許願第１７６２
９１号「タイミング調整回路」があシ、ここには周波数
測定によってスキューの調整を行う回路が示されている
。しかし、この［タイミンク調整回路」では発振ループ
を構成するだめに、波形成形回路、切換回路等本来のク
ロック分配には不要な回路が必要であシ、これらの回路
はクロックスキューの調整誤差を増加させる原因にもな
るという欠点があった。 発明が解決しようとする問題点 本発明の目的は、クロックスキューのｉｉｌ！ｌ唖を行
うに際し、オシロスコープ等の波形篭側機器を使用して
行う場合に発生する前述の欠点や、従来の周波数測定方
式による場合に発生する前述の欠点などを除去し、短時
間で高精度なスキュー調整ができる新しい周波数測定方
式によるクロックパルス分配回路を提供することにある
。 問題点を解決するだめの手段 本発明においては、クロックパルス分配のタイミングを
規定値に設定するため、クロック分配回路の入力と出力
のうちのいずれかとを接続して発振ループを構成し、周
波数測定によシクロツクスキー−の調整を行うものであ
る。 本発明は、クロックパルスを入力するだめの入力端子お
よび発掘起動用入力端子を持ち、全部起動回路を含んだ
第一のスキュー調整回路と、前記のスキニー調整回路の
出力を入力とするパルス幅調整回路と、前記のパルス幅
調整回路の出力を入力とする複数の第二のスキュー調整
回路とから構成される。 実施例 第１図は本発明の一実施例を示す構成図であシ、入力端
子１０．発振起動用端子１１を持ち１発振起動回路を含
んだ粗調整ユニット１２、前記粗調整ユニットの出力を
入力とする複数のパルス幅調整回路１３、前記各パルス
幅調整回路１３の出力を入力とし、出力端子１５を持っ
た複数の微調整ユニット１４よシなシ、出力端子１５の
うちのいずれか１つを入力端子１０に接続してループを
構成し、発振起動用端子１１に起動パルスを入力するこ
とにより前記ループに発振を生じさせ、この発振周波数
を測定することにより、出力端子１５間のタイミングの
差を求め、各微調整ユニット１４によシ出力端子１５間
のタイミングを任意の値に精変良く調整するととができ
る。 第２図は第１図における粗調整回路１２の詳細を示す図
であり、２０はＡＮＤゲート、２１はＮＡＮＤゲート、
２２，２３は粗調整用の可変遅延素子で、３ Ｄ他のク
ロック分配系とのタイミング調整に用いられる。 第３１スは第２図における発振起動時のタイミング図で
ある。発振起動用端子１１に論理ｍｏｌ→論理°１°と
なる波形を入力すると、ゲート１段分遅れてＡ点は論理
１０ ｌ→論理Ｍｌに切り換わる。入力端子１０を論理
“１１としておけば、Ｂ点はＡ点の切り換わりからさら
にゲート１段分および可変遅延素子２３の遅れ分だけ遅
れて論理°１′→論理”０”に切り換わる。出力端子２
４はＡ、ＢのＮ Ａ Ｎ ］）であるから、論理１１１
からＡ、Ｂが共に論理°１′となる間（ゲート１段分＋
可変遅延素子２３の遅れ分）のみ論理“０・となり、再
び論理“１”に戻る。この論理Ｉｌｌ→論理°０“→論
理１１°の単パルスが発根起動用のパルスとなる。 また、第２図において１１を入力とするゲート２０およ
びＡ−０間の接続を除去し、ＡまたはＣに直接パルスジ
ェネレータ等で論理”ＩＩ→論理Ｓｏｌ→論理”１“の
単パルスを入力することにより、起動用のパルスとする
こともできる。 第４図は第１図におけるパルス幅調整回路１３の詳細を
示す図であり、４２はＡＮＤ／ＮＡＮＤゲート、４２′
はＮＡＮＤゲート、４３はゲート２段分以上の遅延時間
を持つ遅延素子、４４はパルス幅調整用の可変遅延素子
である。 第５図は第４図のタイミング図である。入力４゜に論理
″０”→論理′１°が入力されると、Ｄ点は論理′１１
から遅延素子４３の遅延時間分論理ＩＱＩとなシ、再び
論理”１′に戻る。Ｄ点が論理−〇−になると、Ｆ点は
ゲート１段分遅れて論理Ｓｏｌ→論理′１°となり、Ｅ
点はさらに可変遅延素子４４の遅延時間分遅れて論理１
】−→論理１０１となる。Ｇ点はＥ点とＦ点のＮＡＮＤ
出力であるから、Ｆ点とＥ点が共に論理“１＠である間
のみ論理°０“となる。出力端子４１はＤ点６一 の論理１１°→論理°０”の変化に従がって論理−１′
となＪ、Ｇ点の論理”０°→論理°１°の変化に従がっ
て論理ｌｏｔに戻る。 以上の説明により明らかなように、入力４０に論理゛０
°→論理１１１の波形が入力されると、出力４１には論
理１０１→論理１１″→論理１０１のパルスが生成され
る。ここで注意すべきことは、Ｇ点の論理Ｉｌｌ→論理
°０１の変化はＤ点の論理°０°→論理′１°の変化の
前でなければならないことである。Ｇ点の論理１１１→
論理１０“の変化は、Ｄ点の論理１１ｗ→論理１０”の
変化よシグート２段分遅れるので、遅延素子４３の遅延
時間はゲート２段分以上が必要である。出力４１のパル
ス幅は、ゲート１段分十可変遅延素子４４の遅延時間で
決まるので、可変遅延素子４４の遅延時間を適当に設定
することにより、所望のパルス幅を得ることができる。 第６図は第１図における微調整回路１４の詳細を示す図
であシ、５２はＮＡＮＤゲート、５３は可変遅延素子で
ある。可変遅延素子５３によシ出力１５のタイミングの
調整を行う。 第１図において、出力端子１５と入力端子１１を同軸ケ
ーブル等で接続し、発掘起動入力端子１１に論理”Ｏ１
→論理ＩＩＩの起動信号を入力すると、発振起動パルス
がパルス幅調整回路に伝搬し、このパルスの論理１０１
→論理ｗ１ｍのエツジによシ、論理ｆ □ ｌ→論理＠
１“→論理ＩＯ°のパルスが生成される。パルス幅調整
回路で生成されたパルスは、微調整回路１４から出力１
５を経て入力１０に伝搬され、再びパルス幅調整回路に
入力され、再びパルスが生成される。この繰り返しの周
波数を入力１０に接続されていない他の出力端子１５に
おいて測定する。他の出力端子も同様の方法で周波数を
測定し、各々のループの周波数の差によシ出力間のタイ
ミング差を求めることができる。 発明の効果 以上に説明したように、本発明によれば、クロック分配
回路の各々の出力と入力とを接続し、この−ループの発
根周波数を測定することにより、クロックスキューの調
整を短時間で精度よく行うことができるという効果があ
る。 ４、図面の簡単な説明 第１図は本発明の実施例を示す構成図、第２図。 第４図、第６図は第１図の各ブロックの詳細図、第３図
は第２図の、第５図は第４図のタイミング図である。 １０・・・・・・入力端子、１１・・・・・・発振起動
用入力端子、１２・・・・・・発振起動回路を含む粗調
整回路、１３・・・・・・パルス幅調整回路、１４・・
・・・・微調整回路、１５・・・・・・出力端子。
Claims (1)
- 一連の反復的クロックパルスを分配するコンピュータシ
ステムのクロックパルス分配回路において、前記一連の
反復的パルスを入力するための入力端子および発振起動
用入力端子を持ち、発振起動回路を含んだ第一のクロッ
クスキュー調整回路と、前記クロックスキュー調整回路
の出力を入力とする単数または複数のパルス幅調整回路
と、前記パルス幅調整回路の出力を入力とする複数の第
二のクロックスキュー調整回路からなり、前記第二のク
ロックスキュー調整回路の出力と前記第一のクロックス
キュー調整回路の入力とを接続することによりリングオ
シレータを構成し、このリングオシレータの周波数を用
いてクロックスキューを調整することを特徴としたクロ
ックパルス分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16010084A JPS6139619A (ja) | 1984-07-30 | 1984-07-30 | クロツクパルス分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16010084A JPS6139619A (ja) | 1984-07-30 | 1984-07-30 | クロツクパルス分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139619A true JPS6139619A (ja) | 1986-02-25 |
Family
ID=15707847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16010084A Pending JPS6139619A (ja) | 1984-07-30 | 1984-07-30 | クロツクパルス分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| US5184027A (en) * | 1987-03-20 | 1993-02-02 | Hitachi, Ltd. | Clock signal supply system |
| WO2008114354A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | クロックスキュー測定装置，クロックスキュー調整装置，および集積回路 |
| JP2011160318A (ja) * | 2010-02-03 | 2011-08-18 | Sony Corp | デューティ補正回路、遅延同期ループ回路、カラムａ／ｄ変換器、固体撮像素子およびカメラシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283041A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Timing generation circuit |
| JPS5814622A (ja) * | 1981-07-20 | 1983-01-27 | Advantest Corp | 遅延回路 |
-
1984
- 1984-07-30 JP JP16010084A patent/JPS6139619A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283041A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Timing generation circuit |
| JPS5814622A (ja) * | 1981-07-20 | 1983-01-27 | Advantest Corp | 遅延回路 |
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|---|---|---|---|---|
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| WO2008114354A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | クロックスキュー測定装置，クロックスキュー調整装置，および集積回路 |
| JP2011160318A (ja) * | 2010-02-03 | 2011-08-18 | Sony Corp | デューティ補正回路、遅延同期ループ回路、カラムａ／ｄ変換器、固体撮像素子およびカメラシステム |
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