JPS6028166B2 - カウンタ - Google Patents

Description

【発明の詳細な説明】 デジタル計数回路は大抵の場合、或る計数段が論理的‘
‘１’’から“０”へ切換える度にその次の計数段の状
態が変わる様に状態が次々と伝播するりング状につなが
れたフリツプフロツプを用いて実現される。

デジタル計数回路の他の一般的な例は、カウンタが進め
られるべき量をカウンタ内の現在のカウント値に加算す
る加算器を用いる例である。

しかしこれら周知の計数回路は論理決定を行なうのに各
ダイナミック論理ゲート内でかなりの時間を必要とする
ためにダイナミック論理回路を用いた回路例には通さな
い。フリップフロップ・リングカウンタを上述のダイナ
ミック論理回路に用いた場合、極めて低速度でしか動作
しない。上述の加算器式のカウン外まリング式カウンタ
よりしぱいま遠く動作しうるが、それでも所望の速度よ
りもいまいま遅い事があり、又相当多数の論理決定回路
を必要とし、従って所望のものより遥かに多くの領域を
集積回路チップ内で占める。この分野において知られて
いる第３番目のダイナミック論理カウンタは、適切な計
数段の状態を変えてカウンタを次のカウント値へ進める
ために並列的な論理決定を可能ならしめるよう全ての計
数段からの入力を有する相当複雑なステアリング論理回
路を用いている。

全ての論理決定は実質的に並列的になされ、従ってほぼ
同時間内になされるので、ステアリング回路で制御され
るカウンタは歩進動作に対して極めて短時間しか必要と
しない。

この様な第３のものの例としては、米国特許第３６５４
４４１号がある。しかしながら、ステアリング回路で制
御されるカウンタは複雑な論理回路を必要とするという
重大な欠点がある。更に多数の計数段を有するカウン夕
は製作不可能である。なぜなら、全ての論理決定が同時
になされるように、ダイナミック論理回路を接続すれば
、使用されるダイナミック論理回路ファミリーに割当て
られたアンド・ゲート入力の最大数をすぐに超えてしま
うからである。或る論理回路に接続可能な入力の最大数
は勿論デバイスの直列インピーダンスデバイスの容量等
を考慮して決定される。本発明の目的は、ダイナミック
論理デジタルカウンタの計数速度を高めると共に、カウ
ンタを構成するに必要なダイナミック論理回路の数を最
４・限に維持するにある。

本発明の他の目的は、カウンタ内のカウント値を前進さ
せるための信号をカゥンタの各ダイナミック論理再循環
メモリ段の内容の循環と同期して伝播させるシフト段に
おいて、ダイナミック論理回路が論理決定を行なうのに
必要な固有の遅れ時間を利用するにある。

本発明の他の目的は、ステアリング回路で制御されるカ
ウンタの速度を高めると共に、多段式メモリ段若しくは
補助カウンタの如きカウンタを、ダイナミック論理シフ
ト回路と組合わせて用い、シフト回路のそれぞれの補助
カウンタが所定の状態則ちカウント値に達した時、後続
の補助カウンタの状態即ちカウント値を進めるようにす
ることによりこの種のカゥンタの欠点を克服するにある
。

本発明の上記及びその他の目的は、シフト回路に関連す
る夫々の記憶段のカウント値が所定の値に等しくなった
時に前進信号を後続の記憶段へ伝播さすようにダイナミ
ック論理シフト回路をダイナミック論理記憶段と同期し
て且つ並列動作で用いる事で達成される。

本発明の良好な実施例は電界効果トランジスタのダイナ
ミック論理回路を用いているので、電界効果トランジス
タのダイナミック論理回路の一例を示す第３及び第４図
を参照する事により本発明を一層明白に理解する事がで
きよう。

これらの回路そのものは本発明を構成するものではない
。しかし、これらが本発明の回路につながれた場合、こ
れら回路固有の遅延特性が利点をもたらす。下記に述べ
られているダイナミック論理回路に対する種々の代表が
本発明から逸脱することなく選択可能なことは当業者に
とって明らかであるつｏダイナミック論理回路は夫々最
少３つの電界効果トランジスタデバイスを有し、それら
のうちの少なくとも２つは４つの重複しない位相のクロ
ック信号Ｑ，，Ｑ２，Ｑ及びＱのいずれかにつながれて
いる。

例えば、第４図に示された第３図のィンバ−夕−３５０
は、ドレイン及びソースが正の電源電圧ＴＶ及び接続点
４５２に夫々つながれ、ゲートが第３位相クロツクパル
ス◇３につながれている電界効果トランジスタ４５１を
有する。トランジスタ４５１は、各々の第３位相パルス
ぐ３の期間中接続点４５２を正電位に予め充電する。ト
ランジスタ４５３及び４５５は第４図に示されるように
、接続点４５２とアース電位の間で直列につながれてい
る。かくて、正電位の信号Ｆがトランジスタ４５３のゲ
ートにあらわれると、トランジスタ４５３は導通され、
第４位相時間の論理決定期間中、接続点４５２をトラン
ジスタ４５５を通してアース電位に放電し、この期間中
トランジスタ４５５は導適する。次の第１及び第２位相
時間の間に、前の第４位相時間中に接続点４４４に現わ
れたアップ・レベル信号Ｆによって、ダウン・レベル信
号Ｇが接続点４５２に現われる。この様にして、インバ
ーター３５０は信号がそこを通過する時にその信号を反
転させ且つ遅延させる。同様に、トランジスタ４４１及
び４４３は、正の電源と接続点４４６及び４４４の夫々
の間にドレインとソースをつながれている。

よって第１位相パルスＪＩの期間中、接続点４４６及び
４４４は正電位に充電される。同様にトランジスタ４４
５及び４４９は夫々接続点４４４及び４４６の間、並び
に４４８及びアースの間にドレインとソースをつながれ
ている。その結果、もし接続点４４６及び４４８の間の
トランジスタが電路を与えるならば第２位相パルスぐ２
の論理決定時間の間接続点４４４及び４４６の電荷は、
アース電位に導かれる。接続点４４６と４４８の間のト
ランジスタは、論理アンド回路３２０及び３３０並びに
論理オァ回路３１０を構成する。例えば、正電位の信号
Ａ及びＢをトランジスタ４３１及び４３３のゲートに印
加すると、これらのトランジスタは導通状態になり、接
続点４４６と接続点４４８の間に亀路が完成され、アン
ド機能が達成される。同様に、正電位の信号Ｃ及び正電
位の信号Ｄ若しくは正電位の信号Ｂをトランジスタ３２
１及びトランジスタ４１１若し〈はトランジスタ４１３
の各々に印加すると、接続点４４６から接続点４４８に
第２の電路が形成され、それによって回路３２０の論理
アンド機能及びオア・インバート回路３１０のオア・ィ
ンバート機能が達成される。トランジスタ４１１若しく
はトランジスタ４１３が接続点４１２と接続点４４８の
間に導通路を形成することによってオア・ゲート３１０
のオア機能が遂行される。もしオア・インバート回路３
４０につながれたアンド回路３２０も３３０も先に述べ
た接続点４４６と接続点４４８の間に導通路を形成しな
いならば、次の第３及び第４位相パルスマ３及び◇４の
時間の間アップ・レベル信号Ｆが発生される。本発明に
従って、作られた３段の２進カウンタが第１図に示され
ている。

第１図のカウンタは、論理アンド、オア、ィンバートラ
ッチ回路を用いる複数個のダイナミック論理循環記憶段
１１，３３及び３９よりなる。

各々の記憶段のラッチは真数出力「十ビット１」「十ビ
ット２」及び「十ビット３」を有する。同様に、各々の
ラツチ回路は、補数出力「ービット１ハ「ービット２」
及び「ービツト３」を有する。各々の記憶段のラツチ回
路は、歩進信号を受取るための循環補数入力と、リセッ
ト信号を受取るための再循環禁止真数入力を有する。ラ
ッチＩ１の真数及び補数出力は夫々１３及び１５で示さ
れ、再循環補数入力及び再循環禁止真数入力は夫々１７
及び１９で示される。上述のラツチ回路の各々は、アン
ド／オァ・ゲート回路と２つのインバート回路で構成さ
れる。

例としては、記憶段１１のラッチ回路は出力がオア／イ
ンバート回路４１の入力につながれたアンド回路４３及
び４５からなるアンドノオア・ゲ−ト回路を含む。オア
ーインバート回路４１の出力は、インバート回路４７の
入力につながれる。インバート回路４７の出力はラツチ
１１の真数出力であり、これはアンド回路４３へつなが
れてゲート付き正帰還路を構成し、これによりラッチ機
能を遂行する。インバート回路４７の出力は、インバー
ト回路４９の入力へつながれ、その出力は記憶段１１の
ラッチ回路の補数出力である。ィンバート回路４９の出
力はアンド回路４５の入力へつながれ、これは、アンド
回路４５を条件付けるための能動的な歩進信号が入力１
７に受け取れ、且つァンド回路４３の条件付けを解除す
るための能動的なりセット信号が入力１９に受け取られ
た時に、ラッチ１１の状態を変えるための負荷還路を形
成する。これにより正帰還路を開くと共に負帰還路を閉
じる。上記の各々の記憶段はこの分野で周知のように、
２進数の１，２，４，８等の桁値を有するビット位置の
２進数値を貯蔵する働きをする。

本発明が先行技術と異なる主な点は、上述の記憶段に貯
蔵されたカウント値を歩進させる点にある。第１図のカ
ゥンタ内に貯蔵されたカウント値を歩進するよう適切な
記憶段の状態を変化させるために、各々の記憶段は関連
するシフト段を有する。例をあげれば、ビット位置１の
ラッチ回路３３は関連するシフト段３５を有し、ラッチ
回路１１は関達すシフト段２１を、ラツチ回路３９は関
連するシフト段３７を有する。各々のシフト段は、カウ
ンタを進めるための信号を受取るための前進入力を持っ
ている。例をあげればシフト段２１への前進入力は２３
で示される。各々のシフト段は前進入力信号を遅らせ且
つ適当な条件のもとで前進入力信号を禁止するためのダ
イナミック論理回路を含んでいる。遅延された前進入力
信号が禁止されない場合、これは出力２５の如き歩進出
力へ供孫舎され、再循環補数信号をその関連するラツチ
回路へ与えて、ラツチ回路の補数出力からの帰還路を完
成し、論理的“１”から“０”へ又は“０”から“１”
へ状態を変化させる。或るシフト段に関連するメモリ段
のラッチ回路の状態の変化は、シフト段の出力、例えば
出力２７からのＩＪセット信号により、ラッチの真数出
力からの帰還路を禁止することにより完成される。各シ
フト段は、それに関連する記憶段の状態を変化させるの
に加えて、その入力に受取られた前進信号をダイナミッ
ク論理ラツチ回路の１循環に必要な時間だけ遅らせた後
に出力へ伝える。

この様な方法で前進信号は、次のシフト段へと伝播され
る。各々のシフト段、例えばシフト段２１は入力３１の
如き禁止入力を１つ前の記憶段３３の真数出力につなが
れている。各々のシフト段に対する禁止入力は、その前
段の記憶段が歩進前に論理的“０”を含んでいる時には
、シフト段からの歩進、リセット及び前進伝播の各出力
を禁止する。この様な方法により、或るビット位置の記
憶段が夫々のシフト段により論理的“０”から論理的“
１”に変化されると、伝播された前進信号は、次に高位
のビット位置の記憶段の状態を変化させることを禁止さ
れる。再度第１図を参照するに、ラッチ１１に関連する
シフト段の詳細な論理回路が確線２１の内部に示される
。

前述の前進信号はオア・インバート・ゲート５１の一方
の入力へつながれ、又前進の禁止入力３１はィンバート
回路５３を介してオア・ィンバート・ゲート５１の他方
の入力へつながれる。オア・インバート・ゲート５１へ
の２つの入力が共に負の場合、即ち２進“０”の場合、
オア・ィンバート・ゲート５１は正の孫ち２進“１”の
出力を歩進信号として発生する。この世力は、線２５及
びインバータ回路５５，５７の入力へつながっている。
ィンバータ回路５７の出力は線２７につながれてリセッ
ト信号を伝えると共に、インバート回路５５の出力は線
２９へつながれて、次段のシフト段、例えばシフト段３
７で使用するための遅延された伝播された前進信号を与
える。第２図を参照しながら、第１図のカウンタの動作
を順に説明する。

説明上第１図のカウンタは２進数１００を有しているも
のと仮定すれば、ビット位置１は論理的“１”を含み、
ビット位置２及び３は論理的に“０”を含む。第３及び
第４図のダイナミック論理回路の例に関して、先に述べ
たように各々のダイナミック論理回路は反復して生じる
一連の非重複的位相時間１乃至４の間動作する。第２図
の波形「十ビット１」を参照すると、第１図のィンバー
タ６１は、位相時間３の間常に「十ビット１」ラインを
正の電位に充電している。このため、ィンバータ６１の
ブロック線図には数字３が示されている。ラッチ回路３
３が論理的“１”を含むようにセットされていると仮定
したので、インバータ６１の出力は位相時間４の論理決
定時間２０２の間は放電されず、よって次の位相時間１
及び２の間、第１図のラッチ回路３３の「十ビット１」
出力ラインに正の信号が得られる。ラッチ回路１１は“
０”を含んでいるものと仮定したので、第２図の「十ビ
ット２」の波形は、各々の位相時間３の間正の電位に充
電された出力を与え、又位相時間４の論理決定時間２０
２及び２０６の間は、アース電位へ放電された出力を与
える。よって、次の位相時間１及び２の間、「十ビット
２」の波形はアース電位にある。同様に第２図の「ービ
ット１」及び「ービット２」の波形は夫々「十ビット１
」及び「十ビット２」の波形に対して反転され且つ１位
相時間だけ遅延されている。第２図に示されるようにラ
ッチ回路３３及び１１内で論理的“１”と“０”が連続
的に循環されることに留意して、シフト段３５からの出
力である第２図の「ビット１歩進一なる波形に注目しよ
う。シフト段３５は、カウンタの第１番目の段であるの
で、ラッチ回路３３の状態は前進パルスが受け取られる
度に変化する。よって、禁止入力若しくは禁止ゲートは
不要であり、前進入力は位相時間４の間に論理決定時間
が生じる限りは「ビット１歩進一出力として直接に使用
される。位相時間１の時間２０３の間「ビット１歩進一
の波形が正の電位にある結果、第１図のィンバータ６７
からの出力「ビット１リセット」はアース電位にされる
。よって第２図の「ビット１歩進」及び「ビット１リセ
ット」は位相時間２の時間２０４の間、夫々正電位及び
アース電位にある。この時間２０４は第１図のカウンタ
に関する第１の論理決定時間である。第２図の「ビット
１歩進一の波形は、ァンド回路７３に作用して位相時間
２の論理決定時間２０４の間、再循環ダイナミック論理
ラッチ回路３３の補数出力「−ビット１」からの帰還路
を完成する。

真数出力「十ビット１」からの帰還路は、位相時間２の
論理決定時間２０４の間、波形「ビット１リセツト」が
アース電位にあるため、アンド回路７１において禁止さ
れる。従って、第２図に「ビット１ゲート」と示される
オア・ゲート６３の出力は、位相時間３及び４の夫々の
論理決定時間２０５及び２０６の間は、アンド回路７１
もアンド回路７３も位相時間２の論理決定時間２０４の
間に導電路を与えなかったので、正しベルに留まる。よ
ってラツチ回路３３は、論理的“１”から論理的“０”
の状態に変化いまじめている。ラッチ回路３３は、最初
の論理決定時間２０４の間に状態を変化いまじめたが、
その出力信号である「十ビット１」及び「一ビット１」
は夫々依然として正電位及びアース電位にある。よって
、この同じ最初の論理決定時間２０４の間シフト段２１
のィンバート回路５３は、第一記憶段３３からの正電位
の算数出力を反転し、負電位が発生され、これにより前
進信号がシフト段２１のオア・ィンバート・ゲート５１
を通って伝播される。この同じ最初の論理決定時間２０
４の間、シフト段２１に対してインバート回路６９によ
って前進信号が与えられる。論理決定時間２０４の間、
ィンバート回路５３及び６９はその入力に正電位レベル
の信号を有する結果第２図の「伝播禁止」なる波形によ
り示されるようにィンバート回路５３及び６９の出力は
、位相時間３の時間２０５及び位相時間４の時間２０６
の間アース電位になる。第１図のカゥンタに関する第２
の論理決定時間は位相時間４の時間２０６である。この
時間２０６中オア・インバート・ゲート５１の入力はい
ずれも正しベルにないので、オア・インバート・ゲート
５１の出力は、正電位レベルに留まり、それによって第
２図に示されるように「ビット２歩進一の波形が発生さ
れる。第２図の「ビット２歩進一の波形は第３の論理決
定時間の間、即ち位相時間１の時間２０７の間ィンバー
ト回路５７によって反転されて第２図の「ビット２リセ
ツト」なる波形を発生する。第２図を参照すれば明らか
なように、「ビット２歩進」及び「ビット２リセット」
の波形は、第１図のカウンタに対する第４の論理決定時
間、即ち位相時間２のクロック時間２０８の間夫々正電
位及び負電位にある。従って、それらの波形は、第４論
理決定時間２０８の間段１１の補助出力である「一ビッ
ト２一世力からアンド・ゲ−ト４５を通る帰還路を完成
すると共に、真数出力である「十ビット２」出力からア
ンド・ゲート４３を通る帰還路を禁止する状態にある。
ラツチ回路３３が２進“１”から２進“０”へ歩進され
るのと同じ第１論理決定時間２０４の間に、ラツチ回路
３３に貯蔵されていた２進“１”ビットが伝播された前
進信号をシフト段３５からシフト段２１へゲートするこ
とができたのと丁度同じように、ラツチ段１ １が２進
“１”に歩進されるのと同じ第４論理決定時間の間ラッ
チ段１１に貯蔵されていた２進“０”ビットは前進信号
がシフト段３７へ伝播するのを禁止する。前進信号はシ
フト段２１からィンバート回路５５を経て伝播されるが
、第５論理決定時間２１０の間「ビット３歩進一ライン
をアース電位に放電させるインバート回路７１により与
えられる正電位レベルの信号により、記憶段のラッチ３
９の状態変化を禁止する。ラッチ段１１は第４論理決定
時間２０８の間に状態の変化をいまじめているが、第６
及び第７論理決定時間までは完全には状態を変化しない
。

この第６及び第７論理決定時間では、新しい「十ビット
２」及び「ービツト２」出力がラツチ１１の新しい内容
が循環されるにつれて出力される。本発明のこの実施例
の各々の段の状態を変化させるには、約４位相時間艮０
ち１つの完全なクロック・サイクルが必要なことがわか
る。かくて図示の３段カウンタに対して、最初の２段を
１００から０１０に歩進させるのにｌｑ立相時間即ち２
．５クロック・サイクルを要する。１４段カウンタに対
しては、全ての段の状態を変えるのに１４．５クロック
・サイクル（各サイクルは４位相時間）を要する。

複数段のカゥンタを完全に歩進させるのには、１クロツ
ク・サイクル（４位相時間より成る）より多く必要であ
るが、カウンタが再び歩進されるまでに全ての状態変化
されなくてもよい。

これは本発明のカウンタを歩進させるシフト段により与
えられる伝播機構のためである。最下位段が完全に状態
変化している限り、カゥンタは再び前進されることがで
きる。かくて任意の段数の複数段カウンタで１クロツク
・サイクルで１回の歩進率が可能である。勿論、そのよ
うな複数段カゥンタの全ての出力は最後の前進パルスが
伝播され、これが２進“０”を含む段に出くわしたその
段を２進“１”に切替えるまでは有効にならない。更に
高速のダイナミック論理計数回路を以下に説明する。

これは前述の実施例のシフト論理段とステアリング論理
回路で制御された補助カウンタとの組合せを用いたもの
である。本発明のこの変更例即ち第２実施例は複雑さを
減少させる利点をもち、且つ実質的に無限の計数段を有
するカウンタの使用を可能にすると同時に前途の実施例
のカゥンタを上まわる動作速度を有する。単なる例にす
ぎないが、この変更例はダイナミック論理回路を用いた
多数のデジタルカウンタで用いられるような命令カウン
タ（ＩＣ）であると考える。

よって信号「ＩＣ歩進」は「命令カウンタ前進」と同期
している。同様に、信号「歩進禁止」は、最後の利用可
能な論理決定時間で禁止されるような論理決定がいまい
まなされるダイナミック論理回路と共に、本発明のカウ
ンタが実際に使用される様子を説明するために、説明中
に入れられている。論理決定を行ない、これを後に禁止
する手法は、ダイナミック論理回路がもともと他の形式
のデジタル論理回路より遅いことからダイナミック論理
回路においては、特に有用である。第５図を参照するに
、ステアリング回路で制御される３段のダイナミック論
理記憶段を有する第１乃至第５の補助カウンタ５０１乃
至５０９は−ＩＣ‐１４乃至−ＩＣ−０で示される最下
位桁から最高位桁までの夫々の橘数出力を有する。例と
して、第７図においてステアリング回路で制御される２
つのアンド回路、１つのオア・インバート回路及び２つ
のィンバート回路を含む３段のダイナミック論論記憶段
を有する補助カウンタ５０９が示されている。第５図は
５つのそのような補助カウン外こよって構成される。補
助カウンタ５０１乃至５０９は、それらのダイナミック
論理回路が論理決定をなすクロック時間位相のみが異な
っている。よって第７図のアンド・オア・ィンバート・
ゲート７０１，７１１及び７２１は位相時間２のクロッ
ク時間の間論理決定を行なう。よって、第３、第４図及
びそれらに関する前述の説明を参照すると、ゲート７１
３，７１５及び７３１はオア・ィンバート・ゲート７１
１と関連して動作する。よって、位相時間２の間にこれ
らの全てが論理決定をなす。同様に、ゲート７０３，７
０５及び７２３，７２５，７３３は各々オア・インバー
ト・ゲート７０１及び７２１と関連して動作する。同様
にィンバート回路７０７，７１７及び７２７は、位相時
間４の間論理決定をなし、ィンバート回路７０９，７１
９及び７２９は、位相時間１の間論理決定をなす。

第７図中に示されたクロック位相時間中、補助カゥンタ
５０１及び５０９のダイナミック論理回路が論理決定を
なす。説明を簡単にするために、補助カウンタ５０１の
アンドノオア・ィンバート・ゲートが論理決定をなす時
間である位相時間２は以後クロツク２、位相２、若しく
は第４番目の論理決定と呼ばれる。同様に、補助カウン
タ５０９のアンドノオア・ィンバート・ゲートが論理決
定をなす時間である位相時間２は以後クロック３、位相
２、若しくは第８番目の論理決定時間と呼ばれる。第５
図を更に参照するに、補助カゥンタ５０３のアンドノオ
ア・ィンバート・ゲートは、第５番目の論理決定時間、
即ちクロツク２、位相３時間の間論理決定をなす。

補助カウンタ５０５のアンド／オア・ィンバート・ゲー
トは、第６番目の論理決定時間クロック２、位相４の間
論理決定をなす。補助カウンタ５０７のアンドノオア・
ィンバート・ゲートは、第７番目の論理決定時間のクロ
ツク３位相１の間、論理決定をなす。カウンタ５０９の
インバート回路７０７と７０９がアンド／オア・ィンバ
ート・ゲート７０１の論理決定から夫々２及び３位相時
間後にそれらの論理決定をなすのと同じく、カウンタ５
０１乃至５０７のインバート回路の論理決定時間は、再
循環ラツチ記憶段の動作を達成させるようにアンドノオ
ァ・ィンバート・ゲートの論理決定時間から遅らされる
。ダイナミック論理回路の分野の通常の技術知識を考え
れば、補助カウンタ５０１乃至５０９の詳細を述べるこ
とは無駄であろう。但し、前に述べたステアリング回路
は第７図ではオア・ゲート７３１及び７３３並びにアン
ド・ゲート７１５及び７２５の形で図示のように接続さ
れて示されている。第１時間間隔の間、第１補助カウン
タ５０１の内容を第１のサンプリング論理回路（ノア・
ゲート６０１及びィンバート回路６１１を含む）によっ
てサンプルすることについては、第６図のシフト論理回
路５１１の詳細を示す第６図を参照して説明する。

第６図において、ダイナミック論理／ア・ゲート６０１
乃至６０７よりなるサンプリングゲートが設けられてい
る。ゲート６０１乃至６０７の各々の入力は、下位４桁
の補助カウンタ５０１乃至５０７の各々の３つの補数出
力につながれている。よってオア・ゲート６０１の入力
は補助カウンタ５０１の出力−ＩＣ−１２、一ＩＣ−１
３及び一ＩＣ−１４につながれる。かくて、補助カウン
タ５０１が７なる所定の２進数カウント値を有する場合
、補助カウンタ５０１の補数出力である−ＩＣ−１２乃
至一ＩＣ−１４は、全て論理“０”状態即ちアース電位
にある。よって、第１時間間隔の間、即ちク。ック１、
位相３の時間中、オア・ゲート６０１の出力接続点を放
電させる入力はオア・ゲート６０１には与えられない。
よって、アース電位の「伝播禁止」信号が第３及び第４
の時間間隔中、即ちクロツク２、位相１及び２の間ィン
バート回路６１１の出力に発生され前進信号が伝播され
る。サンプリングゲート６０３乃至６０７及び夫々のィ
ンバータ６１３乃至６１７は第６図に示されたのと同様
な方法で互いに対して及び第５図のカウンタ５０３乃至
５０７につながれている。「十ＩＣ歩進」と示される前
進信号に応じて、第１補助カウンタ５０１を前進させる
ために、ノアゲート６２１及びインバート回路６２３が
設けられている。

ノアゲート６２１の出力は「ＧＩ歩進」と呼ばれ第５図
中の同様の名称の信号線に対応する。ノアゲート６２１
の出力は又、ィンバ−タ回路６２３入力につながれ、ィ
ンバート回路６２３の出力は第５図に示される「ＧＩリ
セット」信号である。本発明のこの変更例の動作速度を
更に改良するため、前進信号はシフト論理回路５１１を
通って２つの並列電路中を伝播される。各電路は漸次高
位桁に向う補助カウンタ段５０１乃至５０９を逐次的伝
播方式で制御するためのダイナミック論理ノア回路及び
インバート回路を含む。「十ＩＣ歩進」前進信号がイン
バータ６１９及び６２５の入力に受取られる。ィンバー
タ６１９及び６２５は、前進信号が第２時間間隔である
クロック１、位相４の間ゲート６２１を制御し、そして
第３時間間隔であるクロック２、位相１の間ゲート６２
７を制御するように適切なタイミング関係を与える。こ
の目的のために、ィンバー夕回路６１９及び６２５の出
力は当然ノアゲート６２１及び６２７につながっている
。／アゲ−ト６２１の出力は、第６図の右端のィンバー
ト回路６４１の入力へ、インバート回路６２３、ノアゲ
ート６３１、ィンバート回路６３３及びノアゲート６３
９を直列に通って接続され、第４、第６、第８時間間隔
の間、補助カウンタ５０１，５０５及び５０９を制御す
る。

これらの時間間隔はクロツク２位相２、クロック２位相
４及びクロック３位相２に対応する。同様に、ィンバー
ト回路６２５の出力はノアゲート６２７、インバート回
路６２９、／アゲート６３５を直列に通りィンバート回
路６３７の入力につながれ、第５及び第７時間間隔の間
補助カゥンタ５０３及び５０７を制御している。これら
の時間間隔は、各々クロック２位相３及びクロック３位
相１とに対応する。第５、第６、第７図のカウンタ動作
に関する以下説明は項目別でなされる。

各々の項は論理決定時間で見出しをつけられ、カウンタ
回路の重要な論理決定ブロックによりなされる論理決定
が述べられている。この説明の目的として、カウンタは
ＩＣ−０よりＩＣ−１４の各々の計数段に、２進計数値
０００００１１１１１１１１１１を各々含み、単一の「
ＩＣ歩進」なる前進信号がカウンタを前進させるように
受取られるものとする。従って、補助カゥンタ５０１，
５０３，５０５及び５０７のが状態変化を必要とされる
。第１論理決定時間ークロック１、位相３ ゲート６０１及び６０３は補助カウンタ５０１及び５０
３をサンプルし、この例で仮定したように各々の補助カ
ウンタ内に２進の７なる所定のカウント値を見出す。

補助カウンタ５０３のアンド／オア・ィンバート・ゲー
トは論理決定を行ない真数を循環させる。

第２論理決定時間−クロックー、位相４ ゲート６２１は前進信号であるｒ＋に歩進」に応答して
、もし「十歩進禁止」信号が存在しなければ、第４論理
決定時間の間、論理決定をなし補助カウンンタ５０１を
歩進させる。

ィンバート回路６１１は第３及び第４論理決定時間の間
論理決定を行ない、アース電位出力信号を発生する。

これにより、前進信号の伝播は禁止されない。補助カゥ
ンタ５０１及び５０９のィンバート回路７０７，７０１
及び７２７は、第３及び第４の論理決定時間の間論理決
定を行ない、各々のラツチの真数出力を発生させる。

即ち、接続点＋ＩＣ−１４ 十ＩＣ−１３及び十ＩＣ−
１２をアース電位に放電させず、十ＩＣ−２、十ＩＣ−
１、十ＩＣ−０を放電させる。補助カウンタ５０７のィ
ンバート回路７０９，７１９及び７２９は、第３及び第
４論理決定時間の間論理決定を行ない、各々のラッチの
補数出力を発生させる。

即ち、接続点一ＩＣ−５をアース電位に放電させ、一Ｉ
Ｃ−４及び−ＩＣ−３をア−ス電位に放電させない。第
３論理決定時間−クロック２、位相１ ゲート６０５及び６０７は夫々補助カウン夕５０５及び
５０７をサンブルし、補助カウンタ５０５には７なる所
定のカウントが存在するが、補助カウン夕５０７には７
より小さいカウントが存在することを見出す。

ィンバート回路６１３は、第４及び第５論理決定時間の
間論理決定を行ないアース電位出力を発生する。

これにより、前進信号の伝播は禁止されない。ィンバー
ト回路６２３は第４論理決定時間の間論理決定を行ない
アース電位出力を発生し、よってカゥンタ５０１の各々
のラッチの真数出力の再循環を禁止し、且つ前進信号を
伝播させる。

／ァゲート６２７は第４及び第５論理決定時間の間論理
決定をなし、正の電位出力を発生し、第５論理決定時間
の間各ラツチの複数出力を再循環させることによりカウ
ンタ５０３を前進させる。第４論理決定時間ークロック
２、位相２補助カウン夕５０１は各ラッチの補数出力を
循環させることによりカウント値７からカウント値０へ
前進する。

前進信号はゲート６３１を通って伝播され、ゲート６３
１は第５及び第６論理決定時間の間正電位の出力を発生
し、第６論理決定時間の間補助カウソタ５０５を歩進さ
せる。ィンバート回路６１５及び６１７は第５及び第６
論理決定時間の間論理決定をなし、夫々アース電位及び
正電位の出力を発生し、ゲ−ト６３５を禁止せず、ゲー
ト６３９を禁止する。

これにより前進信号がゲート６３９を通って伝播するの
が禁止される。第５論理決定時間ークロック２、位相３ 補助カウンタ５０３は、カウント値７よりカウント値０
へ歩進し、そのラッチの補数出力は全て循環される。

前進信号はゲート６３５を通って伝播され、ゲート６３
５は第６及び第７論理決定時間の間論理決定をなし、正
電位出力を発生し、第７論理決定時間の間補助カウンタ
５０７を歩進させる。

補助カウンタ５０５のィンバート回路７０９，７１９及
び７２９は第６及び第７論理決定時間の間論理決定をな
し、補数出力一ＩＣ−８、一ＩＣ−７及び−ＩＣ−６を
発生しこれらの出力をアース電位へ放電させる。補助カ
ウンタ５０７のィンバート回路７０７，７１７及び７２
７は第６及び第７論理決定時間の間論理決定をなし、真
数出力＋に−５、十ＩＣ−４及び十ＩＣ−３を発生し、
これにより回路７０７の出力を放電させず、回路７１７
及び７２７の出力を放電させる。

第６論理決定時間−クロック２、位相４ 補助カウンタ５０５はカウント値７からカウント値０へ
歩進する。

補助カゥンタ５０７が値７よりづ・さし、カウント値を
含むことをサンプリングゲート６０７が検知する結果、
歩進信号はィンバート回路６１７の出力によりゲート６
３９を通って伝播するのを禁止される。

補助カゥンタ５０７のィンバート回路７０９，７１９及
び７２９は第７及び第８論理決定時間の間論理決定をな
し、補数出力−に−５、−ＩＣ−４及び−ＩＣ−３を発
生し、これにより回路７０９の出力を放電させ、回路７
１９及び７２９の出力を放電させない。桶数カウンタ５
０１及び５０９のィンバート回路７０７，７１７及び７
２７は第７及び第８論理決定時間の間論理決定をなし、
真数出力十ＩＣ−１４十に−１３及び十に−１２並びに
十ＩＣ−２、十ＩＣ−１及び十に−０を発生する。

補助カウンタ５０１は第４論理決定時間の間に０に歩進
されたので両補助カゥンタ回路７０７，７１７及び７２
７の出力は全てアース電位に放電する。ゲート６２１は
既に充されており、この論理決定時間には第２の前進信
号を受けとる事が可能であり、よって第５図のカウンタ
を、現在高位桁の補助カウンタへ伝播されている先行す
る前進パルスを妨げることなく、各サイクルに１回の割
合で歩進させる。

第７論理決定時間−クロック３、位相１ 補助カウンタ５０７は、その出力十に−５、十ＩＣ−４
及び十ＩＣ−３の各々において２進カウント値１からカ
ウン値２に歩進する。

この歩進は、アンド回路７０３を通しての真数出力＋に
−５の再循環を防止すると共にアンド回路７０５を通し
て補数出力一ＩＣ−６を再循環させる事によりなしとげ
られる。同様に、論理的“１”の正電位にある補数出力
−に−４は、十に−５と「Ｇ４歩進一の信号が両方とも
正電位であるという事実により、アンド回路７１５を介
してゲートされる。−ＩＣ−５信号も「Ｇ４リセツト」
信号も正電位にはないので、オア回路７３１はアンド回
路７１３に直列導電路を与えない。よって、真数出力十
ＩＣ−４は再循環するのを禁止される。上述の説明を理
解する手助けとして、再度第３図及び第４図を参照する
。ステアリング回路７２５及び７３３はアンド・オア・
インバート・ゲート７２１が補数出力一ＩＣ−３を再循
環させないようにし、よって補助カゥンタ５０７の最高
位桁段のラッチはその状態を変化しない。補助カウンタ
５０１及び５０９のィンバート回路７０９，７１９及び
７２９は第８及び第９論理決定時間の間論理決定をなし
、正電位出力一ＩＣ−１４、一ＩＣ−１３ −ＩＣ−１
２及び−ＩＣ−２、一に−１、一ＩＣ−０を夫々発生す
る。

同様に、補助カゥンタ５０３のィンバート回路７０７，
７１７及び７２７は第８及び第９論理決定時間の間論理
決定を行ない、補助カウンタ５０３は０に歩進されてい
るので、アース電位出力十に−１１、十ＩＣ−１０及び
十ＩＣ−９を夫々発生する。

第８論理決定時間−クロツク３−位相２ 前進信号がゲート６３９を通って伝播されなかったで補
助カウンタは歩進しない。

補助カリン夕５０５のィソバート回路７０７，７０１及
び７２７はその出力十に一８、十ＩＣ−７及び十ＩＣ−
６をアースへ放電させ、第９論理決定時間の最初の間補
助カウンタ５０５内の新しいカウント値０を出力する。

補助カウンタ５０３のィンバート回路７０９，７１９及
び７２９はそれらの出力−に−１１、一ＩＣ‐１０及び
一に−９を放電させず、よって第９論理決定時間の最初
の間補助カウンタ５０３内の新しいカウント値０の補数
を出力する。第９論理決定時間−クロック３、位相３ 補助カウンタ５０７のィンバート回路７０７，７２７及
び７１７は、この時夫々出力十に−５、十ＩＣ−３を放
電させており、十ＩＣ−４は放電しておらず、第１０及
び第１１論理決定時間の間補助カウンタ５０７の真数出
力が発生される。

第１幅論理決定時間ークロック３、位相４補助カウンタ
５０９のィンバート回路７０７，７１７及び７２７はこ
の時夫々出力＋に−２、十ＩＣ−１及び十ＩＣ−０を放
電させており、第１１及び第１蜜論理決定時間の間補助
カウンタ５０９の真数出力を提供する。

上述の変更実施例の動作例の説明より明らかなように、
第５図のカウンタは２．５クロック・サイクル（各サイ
クルは４位相よりなる）内で最高位補助カウンタに出力
を発生させるように、前進信号で完全に歩進される。

ダイナミック論理設計の分野に精通した人にとって明白
なように、単一の直列路状につながれたシフト段を示す
第１実施例の思想が第２実施例の補助カウンタの思想に
適用された場合、第１実施例と第２実施例の中間の速度
で動作しうるカゥンタを提供することができる。

同様に、当該者にとって明らかなように、直列接続され
たシフト段よりなる並列路の数を増し、第２実施例に関
して上に示されたものより更に速度を増大させることが
できる。当業者は単にスイッチング・デバイス・インピ
ーダンス及びキャパシタンスに関してダイナミック論理
アンド回路及びオア回路に与えられる入力の最大数を知
って、第６及び第７図に示された教えに従うのみでよい
。例えば、夫々４つのラッチ記憶段をもっている２進化
１Ｇ隻式補数カゥンタを歩進させるよう動作する３つの
前進信号伝播通路は周知の２進化ＩＱ隼システム技術と
前述の教えを組み合わせる事で容易に実施できる。本発
明の構成を第５図ないし第７図に示す実施例と対応させ
て総括的に説明すると、本発明のカウンタは、【ィーダ
ィナミック論理記憶段（第７図のアンド回路、オア・イ
ンバート回路及びインバート回路よりなる）を有する複
数個の補助カウンタ（例えば、第５図の５０１及び５０
３で示すカウンタ）と、‘ロー 上記カウンタを前進さ
せるための前進信号を受取る入力を備えたシフト論理回
路（同５１１）とよりなり、該シフト論理回路が、風
上記複数個の補助カウンタのうちの第１補助カウンタ５
０１の出力状態が変化する前に上記第１補助カウンタの
内容をサンプリングするために、上記第１補助カウソタ
の出力へ接続される入力を有する第１サンプリング論理
回路（第６図の６０１及び６１１で示す回路よりなる）
と、曲 上記前進信号を受取る入力及び上記第１補助カ
ウンタの入力へ接続される出力を有し、上記前進信号に
応答して上第１補助カウンタを歩進させると共に、上記
前進信号を伝播させる様に上記第１補助カウン夕のダイ
ナミック論理記憶段と同期される第１歩進論理回路（第
６図の６１９，６２１，６２３よりなる）と、 に’上記前進信号を受取る入力、上記第１サンプリング
論理回路の出力に接続される入力並びに第２補助カウン
タ５０３の入力へ援続される出力を有し、上記第１補助
カウンタの上記サンプリングされた内容が所定のカウン
トに等しい場合に上記第２補助カウンタを歩進させると
共に、上記前進信号を伝播させる様に上記第２補助カウ
ンタのダイナミック論理記憶段と同期される第２歩進論
理回路（第６図の６２５，６２７，６２９で示す回路よ
りなる）とを含む事を特徴とするカウンタである。

【図面の簡単な説明】

第１図は論理ブロック線図型式による本発明の良好な実
施例に従ったカウンタの最初の３段を示す図、第２図は
第１図の線図の関連する回路接続点の電圧の波形を示す
図、第３図は第１，５，６及び７図に具体的に用いられ
ている論理的アンド・オア・ィンバート回路の例を示す
図、第４図は第３図の論理ブ。 ック線図を電界効果トランジスタを用いて構成した詳細
図式回路図、第５図は本発明の第２の実施例のブロック
線図、第６図は第５図のシフト回路の論理的ブロック線
図、第７図は３段補助カウンタの論理的ブロック線図で
ある。２１，３５，３７…ダイナミック論理シフト段、
１１，３３，３９…ダイナミック論理循環記憶段。 第１図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. １ 下記構成を有するカウンタであつて、（イ） ダイ
   ナミツク論理記憶段を有する複数個の補助カウンタと、
   （ロ） 上記カウンタを前進させるための前進信号を受
   取る入力を備えたシフト論理回路とを有し、該シフト論
   理回路が、（Ａ） 上記複数個の補助カウンタのうちの
   第１補助カウンタの出力状態が変化する前に上記第１補
   助カウンタの内容をサンプリングするために、上記第１
   補助カウンタの出力へ接続される入力を有する第１サン
   プリング論理回路と、（Ｂ） 上記前進信号を受取る入
   力及び上記第１補助カウンタの入力へ接続される出力を
   有し、上記前進信号に応答して上記第１補助カウンタを
   歩進させると共に、上記前進信号を伝播させる様に上記
   第１補助カウンタのダイナミツク論理記憶段と同期され
   る第１歩進論理回路と、（Ｃ） 上記前進信号を受取る
   入力、上記第１サンプリング論理回路の出力に接続され
   る入力並びに第２補助カウンタの入力へ接続される出力
   を有し、上記第１補助カウンタの上記サンプルされた内
   容が所定のカウントに等しい場合に上記第２補助カウン
   タを歩進させると共に、上記前進信号を伝播させる様に
   上記第２補助カウンタのダイナミツク論理記憶段と同期
   される第２歩進論理回路を含む事を特徴とするカウンタ
   。